JPH0259806A - 電源電圧変換回路 - Google Patents
電源電圧変換回路Info
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- JPH0259806A JPH0259806A JP63211227A JP21122788A JPH0259806A JP H0259806 A JPH0259806 A JP H0259806A JP 63211227 A JP63211227 A JP 63211227A JP 21122788 A JP21122788 A JP 21122788A JP H0259806 A JPH0259806 A JP H0259806A
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- power supply
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 34
- 230000004913 activation Effects 0.000 claims abstract description 9
- 230000009849 deactivation Effects 0.000 claims description 6
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- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 5
- 230000002779 inactivation Effects 0.000 abstract 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は外部電源から与えられた電圧を変換しである値
の電圧を得る電源電圧変換回路に関する。
の電圧を得る電源電圧変換回路に関する。
従来よく知られている差動増幅器を用いた電源電圧変換
回路はファレンス電圧発生回路と差動増幅器およびドラ
イバ回路により構成されている。
回路はファレンス電圧発生回路と差動増幅器およびドラ
イバ回路により構成されている。
第２図は従来のかかる一例を説明するための電源電圧変
換回路図である。
換回路図である。
第２図に示すように、差動増幅器２′としてオペアンプ
が用いられている。この回路は例えば大負荷容量を持つ
パスラインのある電圧値への充電およびその電圧値の維
持といったような用途に用いられる。まず、レファレン
ス電圧発生回路１は外部電源電圧（Ｖｃｃ）をある所望
の値（ＶＲＥｐ）に変換する。そのレファレンス電圧を
オペアンプ２′の反転入力端子に供給し、そのオペアン
プ２′と負荷ドライバ［図ではソースがＶｃｃ、ゲート
がオペアンプの出力、ドレインが電源電圧変換回路の出
力たる変換電圧ノード（ｉｎｔＶｃｃ）に接続されたＰ
チャネル型ＭＯＳトランジスタ］３からなる回路がパス
ライン等の充電および定電圧の維持を行う。
が用いられている。この回路は例えば大負荷容量を持つ
パスラインのある電圧値への充電およびその電圧値の維
持といったような用途に用いられる。まず、レファレン
ス電圧発生回路１は外部電源電圧（Ｖｃｃ）をある所望
の値（ＶＲＥｐ）に変換する。そのレファレンス電圧を
オペアンプ２′の反転入力端子に供給し、そのオペアン
プ２′と負荷ドライバ［図ではソースがＶｃｃ、ゲート
がオペアンプの出力、ドレインが電源電圧変換回路の出
力たる変換電圧ノード（ｉｎｔＶｃｃ）に接続されたＰ
チャネル型ＭＯＳトランジスタ］３からなる回路がパス
ライン等の充電および定電圧の維持を行う。
例えば、ノード１ｎｔＶｃｃの電位が■■Ｆよりも低く
なるとオペアンプ２′の出力はＬＯＷレベルへと向い、
従ってドライバ２量ＯＳトランジスタが導通しノード１
ｎｔＶｃｃへ電流が供給され１ｎｔＶｃｃの電位があが
る。逆に、１ｎｔＶｃｃの電位がＶ Ｒ，、よりも高く
なるとオペアンプ２′の出力が高電位になり１ｎｔＶｃ
ｃへの電流の供給が止まる。この一連の動作により１ｎ
ｔＶｃｃレベルが変換電圧に保たれる。
なるとオペアンプ２′の出力はＬＯＷレベルへと向い、
従ってドライバ２量ＯＳトランジスタが導通しノード１
ｎｔＶｃｃへ電流が供給され１ｎｔＶｃｃの電位があが
る。逆に、１ｎｔＶｃｃの電位がＶ Ｒ，、よりも高く
なるとオペアンプ２′の出力が高電位になり１ｎｔＶｃ
ｃへの電流の供給が止まる。この一連の動作により１ｎ
ｔＶｃｃレベルが変換電圧に保たれる。
しかし、第２図に示されるような従来の電源電圧変換回
路を用いて大きな負荷容量をもつパスライン等を定電圧
に充電あるいは維持を行う時には、差動増幅器２′に多
大な電流を供給していなければならない。従って、この
差動増幅器２′に電流を供給するトランジスタも電流駆
動能力のあるものにする必要がある。例えば、この電源
電圧変換回路をＤＲＡＭのビット線のハイレベルの供給
に応用するときなど、実際に変換電圧が必要とされるの
はセンスアンプ起動時である。すなわち、変換電圧を必
要とするのが全回路動作のうちのある特定の期間だけで
ある場合には、スタンバイ時の消費電力の浪費につなが
る。
路を用いて大きな負荷容量をもつパスライン等を定電圧
に充電あるいは維持を行う時には、差動増幅器２′に多
大な電流を供給していなければならない。従って、この
差動増幅器２′に電流を供給するトランジスタも電流駆
動能力のあるものにする必要がある。例えば、この電源
電圧変換回路をＤＲＡＭのビット線のハイレベルの供給
に応用するときなど、実際に変換電圧が必要とされるの
はセンスアンプ起動時である。すなわち、変換電圧を必
要とするのが全回路動作のうちのある特定の期間だけで
ある場合には、スタンバイ時の消費電力の浪費につなが
る。
この問題の解決策としては、既に用いられている方法と
して、１９８６年発行のアイ・イー・イー、ジャーナル
・オブ・ソリッド・ステート・サーキットの第２１巻の
５ （ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆＳｏ！ｉｄ ５
ｔａｔｅ Ｃ１ｒｃｕｉｔ ｖｏｌ、５ｃ−２１Ｎ［Ｌ
５）６０８ページのＦｉｇ、７等に示されている６すな
わち、上記文献の例は前述のように電源電圧変換回路を
ＤＲＡＭのビット線電位の供給に応用したものである。
して、１９８６年発行のアイ・イー・イー、ジャーナル
・オブ・ソリッド・ステート・サーキットの第２１巻の
５ （ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆＳｏ！ｉｄ ５
ｔａｔｅ Ｃ１ｒｃｕｉｔ ｖｏｌ、５ｃ−２１Ｎ［Ｌ
５）６０８ページのＦｉｇ、７等に示されている６すな
わち、上記文献の例は前述のように電源電圧変換回路を
ＤＲＡＭのビット線電位の供給に応用したものである。
第３図は第２図に示す変換回路を低消費電力化するため
の改造を行った電源電圧変換回路図である。
の改造を行った電源電圧変換回路図である。
第３図に示すように、かかる例は上述した文献に示す回
路の概念を示している。まず、センスアンプ起動時、す
なわち変換電圧（本例では３．５Ｖ）が必要な時には、
クロックφをＬＯＷレベルにおとすことにより、レファ
レンス電圧発生回路１に接続されたトランジスタＱｌ（
コンダクタンス大）を導通させ、アンプ２′に大電流を
供給してドライバ回路３により大負荷の駆動を行う。−
方、センス動作が終了し、もはや変換電圧を必要としな
い時には、クロックφをＨＩＧＨレベルにすることによ
り、アンプ２′に流れる電流をトランジスタＱ２（コン
ダクタンス小）による分のみにし、消費電流を小さくし
ている。
路の概念を示している。まず、センスアンプ起動時、す
なわち変換電圧（本例では３．５Ｖ）が必要な時には、
クロックφをＬＯＷレベルにおとすことにより、レファ
レンス電圧発生回路１に接続されたトランジスタＱｌ（
コンダクタンス大）を導通させ、アンプ２′に大電流を
供給してドライバ回路３により大負荷の駆動を行う。−
方、センス動作が終了し、もはや変換電圧を必要としな
い時には、クロックφをＨＩＧＨレベルにすることによ
り、アンプ２′に流れる電流をトランジスタＱ２（コン
ダクタンス小）による分のみにし、消費電流を小さくし
ている。
上述した第３図に示す変換回路においては、トランジス
タＱ１が非導通状態となった瞬間に、ドライバ回路３を
構成するトランジスタＱＤを駆動するＯＵＴのノードの
電位がさがってしまう。しかも、この時トランジスタＱ
２の電流供給能力が小さいため、ノードＯＵＴのレベル
がＨＩＧＨになるのに長時間を必要とする。このため、
トランジスタＱＤの導通時に１ｎｔＶｃｃレベルが所望
の変換電圧を越える高電位になってしまうという欠点が
ある。
タＱ１が非導通状態となった瞬間に、ドライバ回路３を
構成するトランジスタＱＤを駆動するＯＵＴのノードの
電位がさがってしまう。しかも、この時トランジスタＱ
２の電流供給能力が小さいため、ノードＯＵＴのレベル
がＨＩＧＨになるのに長時間を必要とする。このため、
トランジスタＱＤの導通時に１ｎｔＶｃｃレベルが所望
の変換電圧を越える高電位になってしまうという欠点が
ある。
本発明の目的は、スタンバイ時の消費電力を零とし、且
つ変換電圧として必要以上の高電圧を供給しないように
する電源電圧変換回路を提供することにある。
つ変換電圧として必要以上の高電圧を供給しないように
する電源電圧変換回路を提供することにある。
本発明の電源電圧変換回路は、レファレンス電圧を発生
ずるレファレンス電圧発生回路と、二つの入力端子を有
しその一方の入力端子に前記レファレンス電圧発生回路
の出力を印加するとともに内部に活性化および非活性化
を制御するための第一のスイッチを備えた差動増幅器と
、前記差動増幅器の出力により駆動され前記差動増幅器
のもう一方の入力端子に出力をフィードバックする負荷
ドライブ回路と、前記負荷ドライブ回路の活性化および
非活性化を制御する第二のスイッチとを有して構成され
る。
ずるレファレンス電圧発生回路と、二つの入力端子を有
しその一方の入力端子に前記レファレンス電圧発生回路
の出力を印加するとともに内部に活性化および非活性化
を制御するための第一のスイッチを備えた差動増幅器と
、前記差動増幅器の出力により駆動され前記差動増幅器
のもう一方の入力端子に出力をフィードバックする負荷
ドライブ回路と、前記負荷ドライブ回路の活性化および
非活性化を制御する第二のスイッチとを有して構成され
る。
本発明の電源電圧変換回路は、変換電圧必要時には第一
の内部スイッチによって差動増幅器を活性化して定電圧
を供給する。逆に、変換電圧を要しない場合には前記内
部スイッチを遮断して非活性化するとともに、その時第
二の内部スイッチにより負荷ドライブ部の回路を遮断し
、非活性時に必要以上の高電位を本回路の出力たる変換
電圧ノー・ドに与えないようにする。このことにより、
消費電力削減をはかるとともに本電源電圧変換回路を内
蔵する回路の正常な動作を保証するものである。
の内部スイッチによって差動増幅器を活性化して定電圧
を供給する。逆に、変換電圧を要しない場合には前記内
部スイッチを遮断して非活性化するとともに、その時第
二の内部スイッチにより負荷ドライブ部の回路を遮断し
、非活性時に必要以上の高電位を本回路の出力たる変換
電圧ノー・ドに与えないようにする。このことにより、
消費電力削減をはかるとともに本電源電圧変換回路を内
蔵する回路の正常な動作を保証するものである。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例を説明するための電源電圧変
換回路の構成図である。
換回路の構成図である。
第１図に示すように、本実施例は差動増幅器としてオペ
アンプを例示しているが、実際には差動増幅器であれば
それに限ることはない。本実施例はレファレンス電圧を
発生するレファレンス電圧発生回路１と、このレファレ
ンス電圧（ＶＲＥｐ）発生回路１からの出力を一方の入
力とし、且つ１ｎｔＶｃｃ出力をフィードバックして他
方の入力とし、その差電圧を増幅して出力する差動増幅
器２と、１ｎｔＶｃｃのノードへ電流を供給し負荷を駆
動するドライバ回路３とを備えている。このレファレン
ス電圧発生回路１は外部より与えられる電源電圧ＶＣＣ
を変換しである値の電圧値を提供する回路であれば任意
の形式の回路でよい、また、負荷ドライバ回路３は外部
電源Ｖｃｃより内部電源線１ｎｔＶｃｃに電流を供給す
る回路であり、第１図ではＰチャネル型ＭＯ３ＦＥＴで
例示しているが、これも前記目的を果たすものであれば
Ｎチャネル型ＭＯ３ＦＥＴでも、バイポーラトランジス
タでも、あるいは複数のトランジスタよりなる回路を用
いてもよい。
アンプを例示しているが、実際には差動増幅器であれば
それに限ることはない。本実施例はレファレンス電圧を
発生するレファレンス電圧発生回路１と、このレファレ
ンス電圧（ＶＲＥｐ）発生回路１からの出力を一方の入
力とし、且つ１ｎｔＶｃｃ出力をフィードバックして他
方の入力とし、その差電圧を増幅して出力する差動増幅
器２と、１ｎｔＶｃｃのノードへ電流を供給し負荷を駆
動するドライバ回路３とを備えている。このレファレン
ス電圧発生回路１は外部より与えられる電源電圧ＶＣＣ
を変換しである値の電圧値を提供する回路であれば任意
の形式の回路でよい、また、負荷ドライバ回路３は外部
電源Ｖｃｃより内部電源線１ｎｔＶｃｃに電流を供給す
る回路であり、第１図ではＰチャネル型ＭＯ３ＦＥＴで
例示しているが、これも前記目的を果たすものであれば
Ｎチャネル型ＭＯ３ＦＥＴでも、バイポーラトランジス
タでも、あるいは複数のトランジスタよりなる回路を用
いてもよい。
ここで、本発明の特徴的な点は、差動増幅器２に内蔵さ
れたトランジスタＱＳＷＩと、負荷ドライブ回路３を構
成するＰチャネルＭＩＳＦＥＴのゲートに接続されるト
ランジスタＱＳＷ２とを設けることにある。これらのト
ランジスタは、ＱＳＷＩが非動作時に差動増幅器２を非
活性化するように設けられたスイッチであり、ＱＳＷ２
が非動作時に負荷ドライバ回路３を遮断するように設け
られたスイッチである。制御信号ＣＬＫＩによって差動
増幅器２を活性化／非活性化させるスイッチ（ＱＳＷＩ
）を、前述したように、差動増幅器内部に設け、また制
御信号ＣＬＫ２によりドライバ回路３を制御するスイッ
（ＱＳＷ２）として差動増幅器２の出力ノードＯＵＴと
電源ＶＣＣの間にトランスファゲートを設けている。本
例では、ドライバ回路３がＰＭＯ３ＦＥＴであるので、
このトラスファゲートＱＳＷ２を閉じ、ドライバ３を構
成するＰＭＯ３ＦＥＴのゲートにＶ ｃｃ＝ ５ Ｖを
かけることによってドライバ３を非活性化できる。
れたトランジスタＱＳＷＩと、負荷ドライブ回路３を構
成するＰチャネルＭＩＳＦＥＴのゲートに接続されるト
ランジスタＱＳＷ２とを設けることにある。これらのト
ランジスタは、ＱＳＷＩが非動作時に差動増幅器２を非
活性化するように設けられたスイッチであり、ＱＳＷ２
が非動作時に負荷ドライバ回路３を遮断するように設け
られたスイッチである。制御信号ＣＬＫＩによって差動
増幅器２を活性化／非活性化させるスイッチ（ＱＳＷＩ
）を、前述したように、差動増幅器内部に設け、また制
御信号ＣＬＫ２によりドライバ回路３を制御するスイッ
（ＱＳＷ２）として差動増幅器２の出力ノードＯＵＴと
電源ＶＣＣの間にトランスファゲートを設けている。本
例では、ドライバ回路３がＰＭＯ３ＦＥＴであるので、
このトラスファゲートＱＳＷ２を閉じ、ドライバ３を構
成するＰＭＯ３ＦＥＴのゲートにＶ ｃｃ＝ ５ Ｖを
かけることによってドライバ３を非活性化できる。
もちろん、本発明の変換回路としては、上述した回路に
限ることなく、ＱＳＷＩは差動増幅器２の活性化／非活
性化の制御を、ＱＳＷ２はドライバ回路３の活性化／非
活性化の制御を、それぞれ行なう機能を果たすことがで
きるスイッチであればよい。このＱＳＷＩ、ＱＳＷ２の
スイッチの設は方等は実際の差動増幅器やドライバ回路
の構造等により異なる。また、ＱＳＷＩおよびＱＳＷ２
の制御信号ＣＬＫＩ、ＣＬＫ２は同じ信号を用いてもよ
いし、別の信号を用いてもよい。この制御信号ＣＬＫＩ
、ＣＬＫ２のタイミングも回路により異なるが、基本は
動作時にスイッチＱＳＷＩを導通状態に、ＱＳＷ２を非
導通状態にして働かせ、非動作時には逆にＱＳＷＩを非
導通状態に、ＱＳＷ２を導通状態として電源電圧変換回
路を非活性化するという点である。
限ることなく、ＱＳＷＩは差動増幅器２の活性化／非活
性化の制御を、ＱＳＷ２はドライバ回路３の活性化／非
活性化の制御を、それぞれ行なう機能を果たすことがで
きるスイッチであればよい。このＱＳＷＩ、ＱＳＷ２の
スイッチの設は方等は実際の差動増幅器やドライバ回路
の構造等により異なる。また、ＱＳＷＩおよびＱＳＷ２
の制御信号ＣＬＫＩ、ＣＬＫ２は同じ信号を用いてもよ
いし、別の信号を用いてもよい。この制御信号ＣＬＫＩ
、ＣＬＫ２のタイミングも回路により異なるが、基本は
動作時にスイッチＱＳＷＩを導通状態に、ＱＳＷ２を非
導通状態にして働かせ、非動作時には逆にＱＳＷＩを非
導通状態に、ＱＳＷ２を導通状態として電源電圧変換回
路を非活性化するという点である。
かかる構成の電源電圧変換回路により、待機時の低消費
電力化をはかるとともに、その際に不必要な電流を供給
せず、電源電圧変換回路の出力である定電圧のノードに
必要以上の高電位を与えないようにすることができる。
電力化をはかるとともに、その際に不必要な電流を供給
せず、電源電圧変換回路の出力である定電圧のノードに
必要以上の高電位を与えないようにすることができる。
以上説明したように、本発明の電源電圧変換回路は第一
のスイッチおよび第二のスイッチを用いることにより、
差動増幅器の非活性化時にはスタンバイ時の消費電力を
零とするので、消費電力の大幅な削減がはかれるという
効果があるとともに、非活性時に負荷ドライバ回路を働
かさないので、必要以上の高電位を供給することがない
という効果がある。
のスイッチおよび第二のスイッチを用いることにより、
差動増幅器の非活性化時にはスタンバイ時の消費電力を
零とするので、消費電力の大幅な削減がはかれるという
効果があるとともに、非活性時に負荷ドライバ回路を働
かさないので、必要以上の高電位を供給することがない
という効果がある。
第１図は本発明の一実施例を説明するための電源電圧変
換回路図、第２図は従来の一例を説明するための電源電
圧変換回路図、第３図は第２図に示す電圧変換回路を低
消費電力化するための改善を行なった電源電圧変換回路
図である。 １・・・レファレンス電圧発生回路、２・・・差動増幅
器、３・・・負荷ドライバ回路、ＱＳＷＩ・・・第一の
スイッチ、ＱＳＷ２・・・第二のスイッチ、ＣＬＫＩ。 ＣＬＫ２・・・制御信号。 代理人 弁理士 内 原 晋 月
換回路図、第２図は従来の一例を説明するための電源電
圧変換回路図、第３図は第２図に示す電圧変換回路を低
消費電力化するための改善を行なった電源電圧変換回路
図である。 １・・・レファレンス電圧発生回路、２・・・差動増幅
器、３・・・負荷ドライバ回路、ＱＳＷＩ・・・第一の
スイッチ、ＱＳＷ２・・・第二のスイッチ、ＣＬＫＩ。 ＣＬＫ２・・・制御信号。 代理人 弁理士 内 原 晋 月
Claims (1)
- レファレンス電圧を発生するレファレンス電圧発生回路
と、二つの入力端子を有しその一方の入力端子に前記レ
ファレンス電圧発生回路の出力を印加するとともに内部
に活性化および非活性化を制御するための第一のスイッ
チを備えた差動増幅器と、前記差動増幅器の出力により
駆動され前記差動増幅器のもう一方の入力端子に出力を
フィードバックする負荷ドライブ回路と、前記負荷ドラ
イブ回路の活性化および非活性化を制御する第二のスイ
ッチとを有することを特徴とする電源電圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211227A JP2737943B2 (ja) | 1988-08-24 | 1988-08-24 | 電源電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211227A JP2737943B2 (ja) | 1988-08-24 | 1988-08-24 | 電源電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0259806A true JPH0259806A (ja) | 1990-02-28 |
| JP2737943B2 JP2737943B2 (ja) | 1998-04-08 |
Family
ID=16602390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211227A Expired - Lifetime JP2737943B2 (ja) | 1988-08-24 | 1988-08-24 | 電源電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737943B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7095273B2 (en) | 2001-04-05 | 2006-08-22 | Fujitsu Limited | Voltage generator circuit and method for controlling thereof |
| JP2011198845A (ja) * | 2010-03-17 | 2011-10-06 | Fujitsu Ltd | 半導体回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240195A (ja) * | 1988-07-29 | 1990-02-08 | Sony Corp | 内部降圧回路 |
-
1988
- 1988-08-24 JP JP63211227A patent/JP2737943B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240195A (ja) * | 1988-07-29 | 1990-02-08 | Sony Corp | 内部降圧回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7095273B2 (en) | 2001-04-05 | 2006-08-22 | Fujitsu Limited | Voltage generator circuit and method for controlling thereof |
| KR100732130B1 (ko) * | 2001-04-05 | 2007-06-27 | 후지쯔 가부시끼가이샤 | 전압 발생 회로 및 그 제어 방법 |
| US7474143B2 (en) | 2001-04-05 | 2009-01-06 | Fujitsu Limited | Voltage generator circuit and method for controlling thereof |
| JP2011198845A (ja) * | 2010-03-17 | 2011-10-06 | Fujitsu Ltd | 半導体回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737943B2 (ja) | 1998-04-08 |
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