JP2000151379A - 半導体回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 階層電源構成を有する半導体回路装置におい
てサブスレッショルドリーク電流の低減効果を維持しつ
つスタンバイ状態初期の動作遅延を防止する。 【解決手段】 メイン電源線１０、メイン接地線１４中
に抵抗素子５０，５２を挿入し、その両端の電圧をオフ
セット差動増幅器５４，５６で受け、サブ電源線１２、
サブ接地線１６に接続されたトランジスタ５８，６０を
制御する。これにより、サブ電源線１２からメイン接地
線１４に流れるリーク電流、メイン電源線１０からサブ
接地線１６に流れるリーク電流Ｉｌｅａｋは、常に一定
に維持される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体回路装置
に関し、さらに詳しくは、ＳＣＲＣ（Subthreshold lea
kage Current Reduced Control）技術による階層電源構
成を有する半導体回路装置に関する。

【０００２】

【従来の技術】階層電源構成を有する半導体回路装置に
おいては、メイン電源線とサブ電源線とが設けられ、こ
れらの間にＰチャネルＭＯＳトランジスタが接続され
る。また、メイン接地線とサブ接地線とが設けられ、こ
れらの間にＮチャネルＭＯＳトランジスタが接続され
る。スタンバイ状態でＨ（論理ハイ）レベルの信号を出
力するインバータのような論理回路はメイン電源線とサ
ブ接地線との間に接続され、スタンバイ状態でＬ（論理
ロー）レベルの信号を出力するインバータのような論理
回路はサブ電源線とメイン接地線との間に接続される。

【０００３】アクティブ状態ではＰおよびＮチャネルＭ
ＯＳトランジスタはいずれもオンにされるので、サブ電
源線の電圧はメイン電源線と同じ電源電圧となり、サブ
接地線の電圧はメイン接地線と同じ接地電圧となる。し
たがって、上記論理回路は通常どおり入力信号に応答し
てＨまたはＬレベルの信号を出力する。

【０００４】一方、スタンバイ状態ではＰおよびＮチャ
ネルＭＯＳトランジスタはいずれもオフにされるので、
電源電圧はサブ電源線に供給されず、また、接地電圧は
サブ接地線に供給されない。メイン電源線に接続された
論理回路はＨレベルの信号を正常に出力することができ
るが、サブ接地線はメイン接地線から切り離されている
ので、この論理回路中に流れるサブスレッショルド電流
は低減される。また、メイン接地線に接続された論理回
路はＬレベルの信号を正常に出力することができるが、
サブ電源線はメイン電源線から切り離されているので、
この論理回路中に流れるサブスレッショルドリーク電流
も低減される。

【０００５】

【発明が解決しようとする課題】しかしながら、スタン
バイ状態でサブ電源線およびサブ接地線はそれぞれメイ
ン電源線およびメイン接地線から切り離されているた
め、サブ電源線の電圧が下降し、これによりメイン電源
線とサブ電源線との間の電位差が大きくなる。また、サ
ブ接地線の電圧は上昇し、これによりメイン接地線とサ
ブ接地線との間の電位差も大きくなる。そのため、この
半導体回路装置がスタンバイ状態からアクティブ状態に
移行し、サブ電源線がメイン電源線に短絡されてもサブ
電源線の電圧が電源電圧まで到達するのに時間がかか
り、また、サブ接地線がメイン接地線と短絡されてもサ
ブ接地線の電圧が接地電圧まで到達するのにも時間がか
かる。その結果、論理回路の動作速度が遅くなるという
問題があった。

【０００６】このような問題を解決するものとして、特
開平８−８３４８７号公報（米国特許第５，６５９，５
１７号）には、サブ電源線を基準電圧Ｖｒｅｆ１に設定
し、サブ接地線を基準電圧Ｖｒｅｆ２に設定する電圧設
定回路が開示されている。この電圧設定回路はスタンバ
イ状態におけるサブ電源線の電圧下降およびサブ接地線
の電圧上昇を防止することができるが、論理回路中に流
れるサブスレッショルドリーク電流が増大するという問
題が生じる。すなわち、サブ電源線およびサブ接地線を
メイン電源線およびメイン接地線から切り離したことに
よるサブスレッショルドリーク電流の低減効果が十分に
得られない。

【０００７】また、特開平９−２３１７５６号公報（米
国特許第５，７２４，２９７号）には、消費電流を低減
するために、内部回路がアクティブ状態からスタンバイ
状態になるとき一時的にサブ電源線とサブ接地線とを短
絡するトランジスタが開示されている。しかしながら、
この公報にはサブ電源線およびサブ接地線を充電するた
めの手段は開示されていない。

【０００８】この発明の目的は、サブスレッショルドリ
ーク電流の低減効果を維持しながら、スタンバイ状態か
らアクティブ状態に移行する際のサブ電源線の電圧下降
およびサブ接地線の電圧上昇を防止し、ひいては論理回
路の動作遅延を防止することができる半導体回路装置を
提供することである。

【０００９】この発明のもう１つの目的は、消費電力を
低減した半導体回路装置を提供することである。

【００１０】

【課題を解決するための手段】この発明の１つの局面に
従うと、アクティブ状態およびスタンバイ状態を有する
半導体回路装置は、第１のメイン電源線と、第１のサブ
電源線と、第１のスイッチング素子と、第２のメイン電
源線と、第１の論理回路と、第１の定電流回路とを備え
る。第１のメイン電源線は、第１の電源電圧を受ける。
第１のスイッチング素子は、第１のメイン電源線と第１
のサブ電源線との間に接続され、アクティブ状態でオン
になりかつスタンバイ状態でオフになる。第２のメイン
電源線は、第２の電源電圧を受ける。第１の論理回路
は、第２のメイン電源線および第１のサブ電源線の間に
接続され、スタンバイ状態で第２の電源電圧に対応する
第１の論理レベルを出力する。第１の定電流回路は、第
１のサブ電源線に一定の電流を供給する。

【００１１】好ましくは、上記半導体回路装置はさら
に、第２のサブ電源線と、第２のスイッチング素子と、
第２の論理回路と、第２の定電流回路とを備える。第２
のスイッチング素子は、第２のメイン電源線と第２のサ
ブ電源線との間に接続され、アクティブ状態でオンにな
りかつスタンバイ状態でオフになる。第２の論理回路
は、第１のメイン電源線および第２のサブ電源線の間に
接続され、スタンバイ状態で第１の電源電圧に対応する
第２の論理レベルを出力する。第２の定電流回路は、第
２のサブ電源線に一定の電流を供給する。

【００１２】この半導体回路装置においては、一定の電
流が第１のサブ電源線に供給されるので、スタンバイ状
態でも第１のサブ電源線の電圧が第１の電源電圧から大
幅に離れることはない。また、この電流は一定であるた
め、第１の論理回路中に流れるサブスレッショルドリー
ク電流は必要以上に増加しない。一方、一定の電流は第
２のサブ電源線にも供給されるので、第２のサブ電源線
の電圧が第２の電源電圧から大幅に離れることはない。
また、この電流も一定であるため、第２の論理回路中に
流れるサブスレッショルドリーク電流は必要以上に増加
することはない。その結果、消費電流の増加を抑えつつ
アクティブ状態初期における動作速度の遅延を防止する
ことができる。

【００１３】この発明のもう１つの局面に従うと、アク
ティブ状態およびスタンバイ状態を有する半導体回路装
置は、メイン電源線と、サブ電源線と、第１のスイッチ
ング素子と、メイン接地線と、サブ接地線、第２のスイ
ッチング素子と、第１の論理回路と、第２の論理回路
と、第１の定電流回路と、第２の定電流回路とを備え
る。メイン電源線は、電源電圧を受ける。第１のスイッ
チング素子は、メイン電源線とサブ電源線との間に接続
され、アクティブ状態でオンになりかつスタンバイ状態
でオフになる。メイン接地線は、接地電圧を受ける。第
２のスイッチング素子は、メイン接地線とサブ接地線と
の間に接続され、アクティブ状態でオンになりかつスタ
ンバイ状態でオフになる。第１の論理回路は、メイン電
源線およびサブ接地線の間に接続され、スタンバイ状態
で論理ハイレベルを出力する。第２の論理回路は、サブ
電源線およびメイン接地線の間に接続され、スタンバイ
状態で論理ローレベルを出力する。第１の定電流回路
は、サブ電源線に一定の電流を供給する。第２の定電流
回路は、サブ接地線に一定の電流を供給する。

【００１４】この半導体回路装置においては、一定の電
流がサブ電源線に供給されるので、スタンバイ状態でも
サブ電源線の電圧が電源電圧から大幅に下降することは
ない。また、この電流は一定であるため、第２の論理回
路中に流れるサブスレッショルドリーク電流は必要以上
に増加しない。一方、一定の電流はサブ接地線にも供給
されるので、サブ接地線の電圧が接地電圧から大幅に上
昇することはない。また、この電流も一定であるため、
第１の論理回路中に流れるサブスレッショルドリーク電
流が必要以上に増加することはない。その結果、消費電
流の増加を抑えつつアクティブ状態初期における動作速
度の遅延を防止することができる。

【００１５】好ましくは、上記第１の定電流回路は、第
１の充電手段と、第１のモニタ手段と、第１の制御手段
とを含む。第１の充電手段は、サブ電源線を充電する。
第１のモニタ手段は、第１の充電手段からサブ電源線に
供給される電流をモニタする。第１の制御手段は、第１
のモニタ手段によりモニタされる電流を一定に維持する
よう第１の充電手段を制御する。上記第２の定電流回路
は、第２の充電手段と、第２のモニタ手段と、第２の制
御手段とを含む。第２の充電手段は、サブ接地線を充電
する。第２のモニタ手段は、第２の充電手段からサブ接
地線に供給される電流をモニタする。第２の制御手段
は、第２のモニタ手段によりモニタされる電流を一定に
維持するよう第２の充電手段を制御する。

【００１６】さらに好ましくは、上記第１のモニタ手段
は、メイン接地線に流れる電流をモニタする。上記第２
のモニタ手段は、メイン電源線に流れる電流をモニタす
る。

【００１７】さらに好ましくは、上記第１のモニタ手段
は、メイン接地線中に挿入された第１の抵抗素子を含
む。上記第１の制御手段は、第１の抵抗素子の両端の間
に生じる電圧を受けかつオフセット電圧を有する第１の
差動増幅器を含む。上記第１の充電手段は、第１の差動
増幅器の出力電圧を受けるゲートを有する第１のトラン
ジスタを含む。上記第２のモニタ手段は、メインで電源
線中に挿入された第２の抵抗素子を含む。上記第２の制
御手段は、第２の抵抗素子の両端の間に生じる電圧を受
けかつオフセット電圧を有する第２の差動増幅器を含
む。上記第２の充電手段は、第２の差動増幅器の出力電
圧を受けるゲートを有する第２のトランジスタを含む。

【００１８】あるいは、上記第１のモニタ手段は、サブ
電源線に流れる電流をモニタする。上記第２のモニタ手
段は、サブ接地線に流れる電流をモニタする。

【００１９】好ましくは、上記第１のモニタ手段は、サ
ブ電源線中に挿入された第１の抵抗素子を含む。上記第
１の制御手段は、第１の抵抗素子の両端の間に生じる電
圧を受けかつオフセット電圧を有する第１の差動増幅器
を含む。上記第１の充電手段は、第１の差動増幅器の出
力電圧を受けるゲートを有する第１のトランジスタを含
む。上記第２のモニタ手段は、サブ接地線中に挿入され
た第２の抵抗素子を含む。上記第２の制御手段は、第２
の抵抗素子の両端の間に生じる電圧を受けかつオフセッ
ト電圧を有する第２の差動増幅器を含む。上記第２の充
電手段は、第２の差動増幅器の出力電圧を受けるゲート
を有する第２のトランジスタを含む。

【００２０】上記半導体回路においては、サブ電源線か
らメイン接地線に流れる電流が第１の抵抗素子によりモ
ニタされ、この電流が一定になるようにサブ電源線の充
電が制御される。その結果、サブ電源線のための充電電
流を常に一定に維持することができる。また、メイン電
源線からサブ接地線に流れる電流は第２の抵抗素子によ
りモニタされ、この電流が一定になるようにサブ接地線
の充電が制御される。その結果、サブ接地線のための充
電電流を常に一定に維持することができる。

【００２１】さらに好ましくは、上記半導体回路装置は
さらに、第３の差動増幅器と、ＰチャネルＭＯＳトラン
ジスタと、第４の差動増幅器と、ＮチャネルＭＯＳトラ
ンジスタとを備える。第３の差動増幅器は、メイン電源
線およびサブ電源線の間に生じる電圧を受けかつオフセ
ット電圧を有する。ＰチャネルＭＯＳトランジスタは、
メイン電源線およびサブ電源線の間に接続され、第３の
差動増幅器の出力電圧を受けるゲートを有する。第４の
差動増幅器は、メイン接地線およびサブ接地線の間に生
じる電圧を受けかつオフセット電圧を有する。Ｎチャネ
ルＭＯＳトランジスタは、メイン接地線およびサブ接地
線の間に接続され、第４の差動増幅器の出力電圧を受け
るゲートを有する。

【００２２】上記半導体回路装置においては、メイン電
源線およびサブ電源線の間の電圧がオフセット電圧に等
しくなるようＰチャネルＭＯＳトランジスタが第３の差
動増幅器により制御される。また、メイン接地線および
サブ接地線の間の電圧がオフセット電圧に等しくなるよ
うＮチャネルＭＯＳトランジスタが第４の差動増幅器に
より制御される。その結果、メイン電源線およびサブ電
源線間の電位差、ならびにメイン接地線およびサブ接地
線間の電位差を常に一定に維持することができる。

【００２３】あるいは、上記第１の定電流回路は、第１
のカレントミラー回路と、第１の電流源とを含む。第１
のカレントミラー回路は、サブ電源線に接続された第１
のＰチャネルＭＯＳトランジスタと、第１のＰチャネル
ＭＯＳトランジスタに接続された第２のＰチャネルＭＯ
Ｓトランジスタとからなる。第１の電流源は、第２のＰ
チャネルＭＯＳトランジスタに接続される。上記第２の
定電流回路は、第２のカレントミラー回路と、第２の電
流源とを含む。第２のカレントミラー回路は、サブ接地
線に接続された第１のＮチャネルＭＯＳトランジスタ
と、第１のＮチャネルＭＯＳトランジスタに接続された
第２のＮチャネルＭＯＳトランジスタとからなる。第２
の電流源は、第２のＮチャネルＭＯＳトランジスタに接
続される。

【００２４】上記半導体回路装置においては、第１のカ
レントミラー回路から一定の電流がサブ電源線に供給さ
れ、第２のカレントミラー回路から一定の電流がサブ接
地線に供給される。その結果、論理回路に流れるサブス
レッショルドリーク電流の増加を抑えながらスタンバイ
状態初期における動作速度の遅延を防止することができ
る。

【００２５】さらに好ましくは、上記半導体回路装置は
さらに、第１の差動増幅器と、第３のＰチャネルＭＯＳ
トランジスタと、第２の差動増幅器と、第３のＮチャネ
ルＭＯＳトランジスタとを備える。第１の差動増幅器
は、メイン電源線およびサブ電源線の間に生じる電圧を
受けかつオフセット電圧を有する。第３のＰチャネルＭ
ＯＳトランジスタは、第１のＰチャネルＭＯＳトランジ
スタおよびサブ電源線の間に接続され、第１の差動増幅
器の出力電圧を受けるゲートを有する。第２の差動増幅
器は、メイン接地線およびサブ接地線の間に生じる電圧
を受けかつオフセット電圧を有する。第３のＮチャネル
ＭＯＳトランジスタは、第１のＮチャネルＭＯＳトラン
ジスタおよびサブ接地線の間に接続され、第２の差動増
幅器の出力電圧を受けるゲートを有する。

【００２６】上記半導体回路装置においては、メイン電
源線およびサブ電源線の間の電圧がオフセット電圧に等
しくなるよう第３のＰチャネルＭＯＳトランジスタが第
１の差動増幅器により制御される。また、メイン接地線
およびサブ接地線の間の電圧がオフセット電圧に等しく
なるよう第３のＮチャネルＭＯＳトランジスタが第２の
差動増幅器により制御される。その結果、メイン電源線
およびサブ電源線間の電位差、ならびにメイン接地線お
よびサブ接地線間の電位差を常に一定に維持することが
できる。

【００２７】好ましくは、上記半導体回路装置はさら
に、スタンバイ状態でサブ電源線とサブ接地線とを短絡
する短絡手段を備える。

【００２８】さらに好ましくは、上記第１のスイッチン
グ素子は第１のＰチャネルＭＯＳトランジスタである。
上記第２のスイッチング素子は第１のＮチャネルＭＯＳ
トランジスタである。上記半導体回路装置はさらに、短
絡信号発生回路を備える。上記短絡信号発生回路は、ア
クティブ状態で論理ローレベルに変化しかつスタンバイ
状態で論理ハイレベルに変化する第１の短絡信号を発生
して第１のＰチャネルＭＯＳトランジスタのゲートに供
給し、第１の短絡信号と相補的な第２の短絡信号を発生
して第１のＮチャネルＭＯＳトランジスタのゲートに供
給する。上記短絡手段は、第２のＮチャネルＭＯＳトラ
ンジスタと、第２のＰチャネルＭＯＳトランジスタとを
含む。第２のＮチャネルＭＯＳトランジスタは、サブ電
源線およびサブ接地線の間に接続され、第１の短絡信号
を受けるゲートを有する。第２のＰチャネルＭＯＳトラ
ンジスタは、サブ電源線およびサブ接地線の間に接続さ
れ、第２の短絡信号を受けるゲートを有する。

【００２９】上記半導体回路装置においては、スタンバ
イ状態でサブ電源線がサブ接地線と短絡されるので、サ
ブ電源線の放電電流がサブ接地線の充電電流として利用
される。その結果、消費電流を低減することができる。

【００３０】この発明のもう１つの局面に従うと、アク
ティブ状態およびスタンバイ状態を有する半導体回路装
置は、メイン電源線と、サブ接地線と、スイッチングＰ
チャネルＭＯＳトランジスタと、メイン接地線と、サブ
接地線と、スイッチングＮチャネルＭＯＳトランジスタ
と、第１の論理回路と、第２の論理回路と、第１のバッ
クゲート電圧供給手段と、第２のバックゲート電圧供給
手段とを備える。メイン電源線は、電源電圧を受ける。
スイッチングＰチャネルＭＯＳトランジスタは、メイン
電源線とサブ電源線との間に接続され、アクティブ状態
でオンになりかつスタンバイ状態でオフになる。メイン
接地線は、接地電圧を受ける。スイッチングＮチャネル
ＭＯＳトランジスタは、メイン接地線とサブ接地線との
間に接続され、アクティブ状態でオンになりかつスタン
バイ状態でオフになる。第１の論理回路は、メイン電源
線およびサブ接地線の間に接続され、スタンバイ状態で
論理ハイレベルを出力する。第２の論理回路は、サブ電
源線およびメイン接地線の間に接続され、スタンバイ状
態で論理ローレベルを出力する。第１のバックゲート電
圧供給手段は、アクティブ状態でスイッチングＰチャネ
ルＭＯＳトランジスタのバックゲートに電源電圧を供給
し、スタンバイ状態でスイッチングＰチャネルＭＯＳト
ランジスタのバックゲートに電源電圧よりも高い電圧を
供給する。第２のバックゲート電圧供給手段は、アクテ
ィブ状態でスイッチングＮチャネルＭＯＳトランジスタ
のバックゲートに接地電圧を供給し、スタンバイ状態で
スイッチングＮチャネルＭＯＳトランジスタのバックゲ
ートに接地電圧よりも低い電圧を供給する。

【００３１】上記半導体回路装置においては、アクティ
ブ状態のとき、電源電圧がＰチャネルＭＯＳトランジス
タのバックゲートに供給され、接地電圧がＮチャネルＭ
ＯＳトランジスタのバックゲートに供給されるので、基
板効果が小さくなり、その結果、これらトランジスタの
動作速度が速くなる。一方、スタンバイ状態のとき、電
源電圧よりも高い電圧がＰチャネルＭＯＳトランジスタ
のバックゲートに供給され、接地電圧よりも低い電圧が
ＮチャネルＭＯＳトランジスタのバックゲートに供給さ
れるので、基板効果が大きくなり、その結果、これらト
ランジスタのサブスレッショルドリーク電流が低減され
る。

【００３２】さらに好ましくは、上記半導体回路装置は
さらに、短絡信号発生回路を備える。短絡信号発生回路
は、アクティブ状態で電源電圧よりも高い電圧レベルに
変化しかつスタンバイ状態で接地電圧よりも低い電圧レ
ベルに変化する第１の短絡信号を発生してスイッチング
ＰチャネルＭＯＳトランジスタのゲートに供給し、第１
の短絡信号と相補的な第２の短絡信号を発生してスイッ
チングＮチャネルＭＯＳトランジスタのゲートに供給す
る。上記第１のバックゲート電圧供給手段は、最大値回
路を含む。最大値回路は、メイン電源線およびスイッチ
ングＰチャネルＭＯＳトランジスタのゲートに接続さ
れ、メイン電源線の電源電圧およびスイッチングＰチャ
ネルＭＯＳトランジスタのゲートの電圧のうち高い方の
電圧を選択してスイッチングＰチャネルＭＯＳトランジ
スタのバックゲートに供給する。上記第２のバックゲー
ト電圧供給手段は、最小値回路を含む。最小値回路は、
メイン接地線およびスイッチングＮチャネルＭＯＳトラ
ンジスタのゲートに接続され、メイン接地線の接地電圧
およびスイッチングＮチャネルＭＯＳトランジスタのゲ
ートの電圧のうち低い方の電圧を選択してスイッチング
ＮチャネルＭＯＳトランジスタのバックゲートに供給す
る。

【００３３】さらに好ましくは、上記最大値回路は、第
１の差動増幅器を含む。第１の差動増幅器の一方の入力
ＮチャネルＭＯＳトランジスタのゲートはメイン電源線
に接続される。第１の差動増幅器の当該他方の入力Ｎチ
ャネルＭＯＳトランジスタのゲートは最大値回路の出力
ノードに接続される。上記最大値回路はさらに、Ｎチャ
ネルＭＯＳトランジスタを含む。ＮチャネルＭＯＳトラ
ンジスタは、第１の差動増幅器の一方の入力Ｎチャネル
ＭＯＳトランジスタと並列に接続され、スイッチングＰ
チャネルＭＯＳトランジスタのゲートに接続されたゲー
トを有する。上記最小値回路は、第２の差動増幅器を含
む。第２の差動増幅器の一方の入力ＰチャネルＭＯＳト
ランジスタのゲートはメイン接地線に接続される。第２
の差動増幅器の当該他方の入力ＰチャネルＭＯＳトラン
ジスタのゲートは最小値回路の出力ノードに接続され
る。上記最小値回路はさらに、ＰチャネルＭＯＳトラン
ジスタを含む。ＰチャネルＭＯＳトランジスタは、第２
の差動増幅器の一方の入力ＰチャネルＭＯＳトランジス
タと並列に接続され、スイッチングＮチャネルＭＯＳト
ランジスタのゲートに接続されたゲートを有する。

【００３４】さらに好ましくは、上記最大値回路はさら
に、駆動ＰチャネルＭＯＳトランジスタを含む。駆動Ｐ
チャネルＭＯＳトランジスタは、電源電圧よりも高い電
圧を受けるソースと、最大値回路の出力ノードに接続さ
れたドレインと、第１の差動増幅器の出力ノードに接続
されたゲートとを有する。上記最小値回路はさらに、駆
動ＮチャネルＭＯＳトランジスタを含む。駆動Ｎチャネ
ルＭＯＳトランジスタは、接地電圧よりも低い電圧を受
けるソースと、最小値回路の出力ノードに接続されたド
レインと、第２の差動増幅器の出力ノードに接続された
ゲートとを有する。

【００３５】上記半導体回路装置においては、最大値回
路および最小値回路はいずれも駆動用のトランジスタを
備えているので、スイッチング用のトランジスタのバッ
クゲート駆動能力が大きくなる。

【００３６】好ましくは、上記最大値回路は、第１の差
動増幅器を含む。第１の差動増幅器の一方の入力Ｎチャ
ネルＭＯＳトランジスタのゲートはスイッチングＰチャ
ネルＭＯＳトランジスタのゲートに接続される。第１の
差動増幅器の当該他方の入力ＮチャネルＭＯＳトランジ
スタのゲートは最大値回路の出力ノードに接続される。
上記最大値回路はさらに、ＰチャネルＭＯＳトランジス
タを含む。ＰチャネルＭＯＳトランジスタは、最大値回
路の出力ノードとメイン電源線との間に接続され、スイ
ッチングＰチャネルＭＯＳトランジスタのゲートに接続
されたゲートを有する。上記最小値回路は、第２の差動
増幅器を含む。第２の差動増幅器の一方の入力Ｎチャネ
ルＭＯＳトランジスタのゲートはスイッチングＮチャネ
ルＭＯＳトランジスタのゲートに接続される。第２の差
動増幅器の当該他方の入力ＮチャネルＭＯＳトランジス
タのゲートは最小値回路の出力ノードに接続される。上
記最小値回路はさらに、ＮチャネルＭＯＳトランジスタ
を含む。ＮチャネルＭＯＳトランジスタは、最小値回路
の出力ノードとメイン接地線との間に接続され、スイッ
チングＮチャネルＭＯＳトランジスタのゲートに接続さ
れたゲートを有する。

【００３７】上記半導体回路装置においては、Ｐチャネ
ルＭＯＳトランジスタが最大値回路の出力ノードとメイ
ン電源線との間に接続されているため、アクティブ状態
のとき電源電圧をスイッチングＰチャネルＭＯＳトラン
ジスタのバックゲートに速やかに供給することができ
る。また、ＮチャネルＭＯＳトランジスタが最小値回路
の出力ノードとメイン接地線との間に接続されているた
め、アクティブ状態のとき電源電圧をスイッチングＮチ
ャネルＭＯＳトランジスタのバックゲートに速やかに供
給することができる。

【００３８】この発明のさらにもう１つの局面に従う
と、半導体回路装置は、第１の階層ブロックと、複数の
第２の階層ブロックと含む。第１の階層ブロックは、第
１の電源系と、第１の受信回路と、複数の第１の送信回
路とを含む。第１の電源系は、第１の階層ブロック中の
内部回路に所定電圧を供給する。第１の受信回路は、外
部から供給された第１の要求信号を受信して第１の電源
系を活性化する。複数の第１の送信回路は、複数の第２
の階層ブロックに対応して設けられる。第１の送信回路
の各々は、第２の要求信号をその対応する第２の階層ブ
ロックに送信する。第２の階層ブロックの各々は、第２
の電源線と、第２の受信回路とを含む。第２の電源系
は、第２の階層ブロック中の内部回路に所定電圧を供給
する。第２の受信回路は、第２の要求信号を受信して第
２の電源系を活性化する。

【００３９】上記半導体回路装置においては、外部から
の第１の要求信号に応じて第１の電源系が活性化され、
続いて第１の階層ブロックからの第２の要求信号に応じ
て第２の電源系が活性化される。その結果、不必要な電
源系が活性化されることはなく、消費電力を低減するこ
とができる。

【００４０】好ましくは、上記第１の受信回路は、第１
の電源系が活性化された後、第１の応答信号を外部に返
信する。上記第２の受信回路は、第２の電源系が活性化
された後、第２の応答信号をその対応する送信回路に返
信する。上記第１の階層ブロック中の内部回路は、外部
から供給された第１のコマンド信号に応答して第２の要
求信号を活性化／非活性化し、かつ送信回路のいずれか
が第２の応答信号を受信したときその対応する第２の階
層ブロック中の内部回路に第２のコマンド信号を供給す
る。

【００４１】上記半導体回路装置においては、送信回路
が第２の応答信号を受信したとき、第１の階層ブロック
中の内部回路が第２の階層ブロック中の内部回路に第２
のコマンド信号を供給するので、第２の電源系から十分
な電圧を受けた状態で第２の階層ブロック中の内部回路
は第２のコマンド信号を処理することができる。

【００４２】好ましくは、上記第１の受信回路は、第１
の階層ブロック中の内部回路が動作を終了してから所定
期間が経過しても第１の要求信号を受信しないとき第１
の電源系を非活性化する。上記第２の受信回路は、第２
の階層ブロック中の内部回路が動作を終了してから所定
期間が経過しても第２の要求信号を受信しないとき第２
の電源系を非活性化する。

【００４３】上記半導体回路装置においては、内部回路
の動作終了直後に再び受信回路が要求信号を受信した場
合であっても電源系が活性化され続けているので、内部
回路は直ちに動作を再開することができる。

【００４４】あるいは、上記送信回路が第２の要求信号
を送信してから所定期間経過後に、上記第１の階層ブロ
ック中の内部回路は第２の階層ブロック中の内部回路に
コマンド信号を送信する。

【００４５】上記半導体回路装置においては、要求信号
の送信から所定期間経過後に内部回路がコマンド信号を
送信するので、上記のような応答信号の送受信のための
回路を必要としない。

【００４６】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。

【００４７】［実施の形態１］図１は、この発明の実施
の形態１による半導体回路装置の構成を示す回路図であ
る。図１を参照して、この半導体回路装置は、メイン電
源線１０と、サブ電源線１２と、メイン接地線１４と、
サブ接地線１６と、ＰチャネルＭＯＳトランジスタ１８
と、ＮチャネルＭＯＳトランジスタ２０と、内部回路２
２と、電圧ダウンコンバータ（ＶＤＣ）２４と、電圧ア
ップコンバータ（ＶＵＣ）２６と、短絡信号発生回路２
８とを備える。

【００４８】この半導体回路装置は、通常動作を行なう
アクティブ状態と、パワーダウンモード、セルフリフレ
ッシュモードなどの低消費電力モードにおいて必要最小
限の動作のみを行なうスタンバイ状態とを有する。Ｐチ
ャネルＭＯＳトランジスタ１８はアクティブ状態でオン
になりかつスタンバイ状態でオフになるスイッチング素
子であり、メイン電源線１０とサブ電源線１２との間に
接続される。ＮチャネルＭＯＳトランジスタ２０はアク
ティブ状態でオンになりかつスタンバイ状態でオフにな
るスイッチング素子であり、メイン接地線１４とサブ接
地線１６との間に接続される。

【００４９】内部回路２２は、多数のインバータ３０，
３２を含む。内部回路２２はさらに、ＮＡＮＤゲート、
ＮＯＲゲートのような多数の論理回路を含み、これらの
相互接続された論理回路が所定の動作を行なう。各イン
バータ３０はＰチャネルＭＯＳトランジスタ３４とＮチ
ャネルＭＯＳトランジスタ３６とを含み、トランジスタ
３４のソースはメイン電源線１０に接続され、トランジ
スタ３６のソースはサブ接地線１６に接続される。各イ
ンバータ３２はＰチャネルＭＯＳトランジスタ３８とＮ
チャネルＭＯＳトランジスタ４０とを含み、トランジス
タ３８のソースはサブ電源線１２に接続され、トランジ
スタ４０のソースはメイン接地線１４に接続される。イ
ンバータ３０，３２はアクティブ期間中には通常どおり
入力信号に応答してＨまたはＬレベルの信号を出力する
が、スタンバイ期間中にはインバータ３０はＬレベルの
入力信号に応答してＨレベルの信号を出力し、インバー
タ３２はＨレベルの入力信号に応答してＬレベルの信号
を出力する。スタンバイ期間中には、メイン電源線１０
とサブ接地線１６との間に接続されたＮＡＮＤゲートま
たはＮＯＲゲートはＨレベルの信号を出力し、サブ電源
線１２とメイン接地線１４との間に接続されたＮＡＮＤ
ゲートまたはＮＯＲゲートはＬレベルの信号を出力す
る。

【００５０】電圧ダウンコンバータ２４は駆動用のＰチ
ャネルＭＯＳトランジスタ４２と、差動増幅器４４とを
含み、外部電源電圧ＥＶＣＣに基づいてそれよりも低い
内部電源電圧ＩＶＣＣをメイン電源線１０に供給する。
そのために、差動増幅器４４は、内部電源電圧ＩＶＣＣ
が基準電圧Ｖｒｅｆｃと等しくなるようにトランジスタ
４２を制御する。電圧アップコンバータ２６は駆動用の
ＮチャネルＭＯＳトランジスタ４６と差動増幅器４８と
を含み、外部接地電圧ＥＶＳＳに基づいてそれよりも高
い内部接地電圧ＩＶＳＳをメイン接地線１４に供給す
る。そのために、差動増幅器４８は、内部接地電圧ＩＶ
ＳＳが基準電圧Ｖｒｅｆｓと等しくなるようにトランジ
スタ４６を制御する。

【００５１】短絡信号発生回路２８は、短絡信号ＳＴお
よびこれと相補的な短絡信号／ＳＴを発生し、短絡信号
／ＳＴをＰチャネルＭＯＳトランジスタ１８のゲートに
供給し、短絡信号ＳＴをＮチャネルＭＯＳトランジスタ
２０のゲートに供給する。短絡信号ＳＴは、図２に示さ
れるように、アクティブ期間にＨレベルに変化しかつス
タンバイ期間にＬレベルに変化する。短絡信号／ＳＴ
は、逆に、アクティブ期間にＬレベルに変化しかつスタ
ンバイ期間にＨレベルに変化する。短絡信号ＳＴのＨレ
ベルは外部電源電圧ＥＶＣＣに相当し、Ｌレベルは外部
接地電圧ＥＶＳＳに相当する。短絡信号／ＳＴのＬレベ
ルは外部接地電圧ＥＶＳＳに相当し、Ｈレベルは外部電
源電圧ＥＶＣＣに相当する。

【００５２】したがって、アクティブ状態においては、
Ｌレベルの短絡信号／ＳＴに応答してトランジスタ１８
がオンになり、これによりサブ電源線１２がメイン電源
線１０に短絡される。また、Ｈレベルの短絡信号ＳＴに
応答してトランジスタ２０がオンになり、これによりサ
ブ接地線１６がメイン接地線１４に短絡される。そのた
め、サブ電源線１２の電圧はメイン電源線１０と同じ内
部電源電圧ＩＶＣＣとなり、サブ接地線１６の電圧はメ
イン接地線１４と同じ内部接地電圧ＩＶＳＳとなる。そ
の結果、内部回路２２は通常どおり動作する。一方、ス
タンバイ状態においては、Ｈレベルの短絡信号／ＳＴに
応答してトランジスタ１８がオフになり、これによりサ
ブ電源線１２がメイン電源線１０から切り離される。ま
た、Ｌレベルの短絡信号ＳＴに応答してトランジスタ２
０がオフになり、これによりサブ接地線１６がメイン接
地線１４から切り離される。そのため、内部接地電圧Ｉ
ＶＳＳはインバータ３０に供給されないが、インバータ
３０はスタンバイ状態でＬレベルの入力信号を受けるの
で、内部電源電圧ＩＶＣＣに相当する正常なＨレベルの
信号を出力することができる。また、内部電源電圧ＩＶ
ＣＣはインバータ３２に供給されないが、インバータ３
２はスタンバイ状態でＨレベルの入力信号を受けるの
で、内部接地電圧ＩＶＳＳに相当する正常なＬレベルの
信号を出力することができる。

【００５３】このようなスタンバイ状態では、サブ電源
線１２がメイン電源線１０から切り離されるため、イン
バータ３２中のＰチャネルＭＯＳトランジスタ３８に流
れるサブスレッショルドリーク電流が低減される。ま
た、サブ接地線１６がメイン接地線１４から切り離され
るため、インバータ３０中のＮチャネルＭＯＳトランジ
スタ３６に流れるサブスレッショルドリーク電流が低減
される。

【００５４】ところで、アクティブ状態からスタンバイ
状態に移行した直後においては、サブ電源線１２の電圧
は内部電源電圧ＩＶＣＣと等しいが、インバータ３２中
のトランジスタ３８のサブスレッショルドリーク電流に
よりサブ電源線１２の電圧は下降する。また、サブ接地
線１６の電圧は内部接地電圧ＩＶＳＳと等しいが、イン
バータ３０中のトランジスタ３６のサブスレッショルド
リーク電流によりサブ接地線１６の電圧は上昇する。も
しサブ電源線１２の電圧が下降し過ぎ、サブ接地線１６
の電圧が上昇し過ぎると、上述したようにスタンバイ状
態からアクティブ状態に移行した際に内部回路２２は直
ちに動作することができない。

【００５５】このような内部回路２２の動作遅延を防止
するため、この半導体回路装置はさらに、抵抗素子５０
および５２と、オフセット差動増幅器５４および５６
と、ＰチャネルＭＯＳトランジスタ５８と、Ｎチャネル
ＭＯＳトランジスタ６０とを備える。

【００５６】抵抗素子５２、トランジスタ５８および差
動増幅器５４は、サブ電源線１２に一定の電流を供給す
る定電流回路を形成する。また、抵抗素子５０、トラン
ジスタ６０および差動増幅器５６は、サブ接地線１６に
一定の電流を供給する定電流回路を形成する。

【００５７】抵抗素子５２はメイン接地線１４中に挿入
され、トランジスタ５８からサブ電源線１２に供給され
る電流をモニタする。抵抗素子５０はメイン電源線１０
中に挿入され、トランジスタ６０からサブ接地線１６に
供給される電流（負）をモニタする。抵抗素子５０，５
２としては、メイン電源線１０およびメイン接地線１４
を形成するアルミニウム線の途中に挿入された実際の抵
抗器を用いる必要は必ずしもなく、アルミニウム線の一
部分を用いてもよい。

【００５８】差動増幅器５４は、抵抗素子５２の両端の
間に生じる電圧を受けかつオフセット電圧を有し、抵抗
素子５２によりモニタされる電流を一定に維持するよう
トランジスタ５８を制御する。また、差動増幅器５６
は、抵抗素子５０の両端の間に生じる電圧を受けかつオ
フセット電圧を有し、抵抗素子５０によりモニタされる
電流を一定に維持するようトランジスタ６０を制御す
る。

【００５９】トランジスタ５８は、外部電源電圧ＥＶＣ
Ｃを受けるソースと、サブ電源線１２に接続されたドレ
インと、差動増幅器５４の出力電圧を受けるゲートとを
有し、サブ電源線１２を充電する。また、トランジスタ
６０は、外部接地電圧ＥＶＳＳを受けるソースと、サブ
接地線１６に接続されたドレインと、差動増幅器５６の
出力電圧を受けるゲートとを有し、サブ接地線１６を放
電する。

【００６０】上述したようにスタンバイ状態において
は、リーク電流Ｉｌｅａｋがサブ電源線１２からインバ
ータ３２を通してメイン接地線１４に流れる。このリー
ク電流Ｉｌｅａｋは、インバータ３２中のＰチャネルＭ
ＯＳトランジスタ３８に流れる総サブスレッショルドリ
ーク電流に等しい。また、リーク電流Ｉｌｅａｋはメイ
ン電源線１０からインバータ３０を通してサブ接地線１
６にも流れる。このリーク電流Ｉｌｅａｋは、インバー
タ３０中のＮチャネルＭＯＳトランジスタ３６に流れる
総サブスレッショルドリーク電流に等しい。

【００６１】仮にサブ電源線１２からメイン接地線１４
に流れるリーク電流Ｉｌｅａｋが増加したとすると、抵
抗素子５２の両端の間に生じる電圧が増加し、これに応
じて差動増幅器５４はトランジスタ５８をオフにするよ
う動作する。逆に、このリーク電流Ｉｌｅａｋが減少し
たとすると、抵抗素子５２の両端の間に生じる電圧は減
少し、これに応じて差動増幅器５４はトランジスタ５８
をオンにするよう動作する。その結果、トランジスタ５
８は常に一定のリーク電流Ｉｌｅａｋをサブ電源線１２
に供給することになる。

【００６２】一方、仮にメイン電源線１０からサブ接地
線１６に流れるリーク電流Ｉｌｅａｋが増加したとする
と、抵抗素子５０の両端の間に生じる電圧が増加し、こ
れに応じて差動増幅器５６はトランジスタ６０をオフに
するよう動作する。逆に、このリーク電流Ｉｌｅａｋが
減少したとすると、抵抗素子５０の両端の間に生じる電
圧は減少し、これに応じて差動増幅器５６はトランジス
タ６０をオンにするよう動作する。その結果、トランジ
スタ６０は常に一定のリーク電流Ｉｌｅａｋをサブ接地
線１６から引抜くことになる。

【００６３】ここで、抵抗素子５０，５２の値をＲと
し、差動増幅器５４，５６のオフセット電圧をＶｏｆｆ
とすると、リーク電流Ｉｌｅａｋは次の式（１）で表わ
される。

【００６４】 Ｉｌｅａｋ＝Ｖｏｆｆ／Ｒ …（１） この式（１）からも明らかなように、ＶｏｆｆおよびＲ
は一定であるから、リーク電流Ｉｌｅａｋは一定にな
る。このように、インバータ３２に流れる総サブスレッ
ショルドリーク電流に等しいリーク電流Ｉｌｅａｋがサ
ブ電源線１２に定常的に供給されているため、スタンバ
イ期間中にサブ電源線１２の電圧が大幅に下降すること
はない。また、インバータ３０に流れる総サブスレッシ
ョルドリーク電流に等しいリーク電流Ｉｌｅａｋがサブ
接地線１６から定常的に引抜かれているため、スタンバ
イ期間中にサブ接地線１６の電圧が大幅に上昇すること
はない。その結果、スタンバイ状態からアクティブ状態
に移行した際にも内部回路２２は直ちに正常な動作を行
なうことができる。

【００６５】［オフセット差動増幅器の例］図３は、図
１に示されたオフセット差動増幅器５４の一例を示す回
路図である。図３を参照して、この差動増幅器５４は、
ＰチャネルＭＯＳトランジスタ５４１，５４２と、Ｎチ
ャネルＭＯＳトランジスタ５４３〜５４５とを含む。こ
こで、トランジスタ５４３のしきい値電圧はトランジス
タ５４４のしきい値電圧よりも大きくされている。この
しきい値電圧の差がオフセット電圧Ｖｏｆｆとなる。な
お、トランジスタ５４５のゲートには、この半導体回路
装置の動作中にＨレベルとなるチップイネーブル信号Ｅ
Ｎが与えられている。

【００６６】図４は、図１に示されたオフセット差動増
幅器５６の一例を示す回路図である。図４を参照して、
この差動増幅器５６は、ＮチャネルＭＯＳトランジスタ
５６１，５６２と、ＰチャネルＭＯＳトランジスタ５６
３〜５６５とを含む。ここで、トランジスタ５６３のし
きい値電圧はトランジスタ５６４のしきい値電圧よりも
大きくされている。このしきい値電圧の差がオフセット
電圧Ｖｏｆｆとなる。なお、トランジスタ５６５のゲー
トには、上記チップイネーブル信号ＥＮと相補的なチッ
プイネーブル信号／ＥＮが与えられている。

【００６７】また、この半導体回路装置においては、ス
タンバイ時に、Ｈレベルの短絡信号／ＳＴ、つまり外部
電源電圧ＥＶＣＣがＰチャネルＭＯＳトランジスタ１８
のゲートに与えられ、Ｌレベルの短絡信号ＳＴ、つまり
外部接地電圧ＥＶＳＳがＮチャネルＭＯＳトランジスタ
２０のゲートに与えられる。したがって、トランジスタ
１８においてはゲート電圧（ＥＶＳＳ）がソース電圧
（ＩＶＣＣ）よりも高くなるので、トランジスタ１８中
にサブスレッショルドリーク電流はほとんど流れない。
また、トランジスタ２０においてはゲート電圧（ＥＶＳ
Ｓ）がソース電圧（ＩＶＳＳ）よりも低くなるので、ト
ランジスタ２０中にサブスレッショルドリーク電流はほ
とんど流れない。その結果、スタンバイ時にサブ電源線
１２またはサブ接地線１６に流れるリーク電流Ｉｌｅａ
ｋは、内部回路２２中に流れるサブスレッショルドリー
ク電流だけから形成される。

【００６８】また、これらトランジスタ１８，２０のサ
ブスレッショルドリーク電流をより低減するために、こ
の半導体回路装置はさらに、最大値回路６２と、最小値
回路６４とを備える。

【００６９】最大値回路６２は、メイン電源線１０およ
びＰチャネルＭＯＳトランジスタ１８のゲートに接続さ
れ、メイン電源線１０の内部電源電圧ＩＶＣＣおよびト
ランジスタ１８のゲート電圧のうち高い方の電圧を選択
してトランジスタ１８のバックゲートに供給する。アク
ティブ状態では外部接地電圧ＥＶＳＳがトランジスタ１
８のゲートに与えられるので、最大値回路６２は内部電
源電圧ＩＶＣＣをトランジスタ１８のバックゲートに供
給する。一方、スタンバイ状態では外部電源電圧ＥＶＣ
Ｃがトランジスタ１８のゲートに与えられるため、最大
値回路６２は内部電源電圧ＩＶＣＣよりも高い、この外
部電源電圧ＥＶＣＣをトランジスタ１８のバックゲート
に供給する。

【００７０】したがって、アクティブ期間中にメイン電
源線１０の電圧がサブ電源線１２の電圧よりも下降した
場合であっても、ソースおよびドレインを形成するｐ型
拡散領域とバックゲートを形成するｎ型基板領域との間
のｐｎ接合は順方向にバイアスされない。また、スタン
バイ期間中は外部電源電圧ＥＶＣＣがバックゲートに与
えられるため、基板効果が大きくなり、サブスレッショ
ルドリーク電流はさらに低減される。

【００７１】一方、最小値回路６４は、メイン接地線１
４およびＮチャネルＭＯＳトランジスタ２０のゲートに
接続され、メイン接地線１４の内部電源電圧ＩＶＳＳお
よびトランジスタ２０のゲート電圧のうち低い方の電圧
を選択してトランジスタ２０のバックゲートに供給す
る。アクティブ状態では外部電源電圧ＥＶＣＣがトラン
ジスタ２０のゲートに与えられるので、最小値回路６４
は内部接地電圧ＩＶＳＳをトランジスタ２０のバックゲ
ートに供給する。一方、スタンバイ状態では外部接地電
圧ＥＶＳＳがトランジスタ２０のゲートに与えられるの
で、最小値回路６４は内部接地電圧ＩＶＳＳよりも低
い、この外部接地電圧ＥＶＳＳをトランジスタ２０のバ
ックゲートに供給する。

【００７２】したがって、上記と同様にアクティブ期間
中にメイン接地線１４の電圧がサブ接地線１６の電圧よ
りも上昇した場合であっても、バックゲートを形成する
ｐ型基板領域とソースおよびドレインを形成するｎ型拡
散領域との間のｐｎ接合は順方向にバイアスされない。
また、スタンバイ期間中は外部接地電圧ＥＶＳＳがトラ
ンジスタ２０のバックゲートに与えられるため、基板効
果が大きくなり、サブスレッショルドリーク電流がさら
に低減される。

【００７３】［最大値回路の例］図５は、図１に示され
た最大値回路６２の一例を示す回路図である。図５を参
照して、この最大値回路６２は、ＰチャネルＭＯＳトラ
ンジスタ６２１，６２２およびＮチャネルＭＯＳトラン
ジスタ６２３〜６３５からなる差動増幅器と、差動増幅
器の一方の入力トランジスタ６２３と並列に接続された
ＮチャネルＭＯＳトランジスタ６２６とを含む。この一
方の入力トランジスタ６２３のゲートはメイン電源線１
０に接続され、もう一方の入力トランジスタ６２４のゲ
ートはこの最大値回路６２の出力ノード６２７に接続さ
れる。また、トランジスタ６２６のゲートはトランジス
タ１８のゲートに接続される。なお、トランジスタ６２
５のゲートにはチップイネーブル信号ＥＮが与えられ
る。

【００７４】アクティブ期間中は外部接地電圧ＥＶＳＳ
がトランジスタ６２６のゲートに与えられるので、トラ
ンジスタ６２６はオフになり機能しない。したがって、
メイン電源線１０からトランジスタ６２３のゲートに与
えられた内部電源電圧ＩＶＣＣに等しい電圧がこの最大
値回路６２から出力される。

【００７５】一方、スタンバイ期間中は外部電源電圧Ｅ
ＶＣＣがトランジスタ６２６のゲートに与えられるの
で、これよりも低い内部電源電圧ＩＶＣＣを受けるトラ
ンジスタ６２３はほとんど機能しない。その結果、外部
電源電圧ＥＶＣＣにほぼ等しい電圧がこの最大値回路６
２から出力される。なお、スタンバイ時に出力される電
圧は厳密には外部電源電圧ＥＶＣＣよりも僅かに低くな
るが、内部電源電圧ＩＶＣＣよりも高いので、トランジ
スタ１８のサブスレッショルドリーク電流は十分に低減
される。

【００７６】［最小値回路の例］図６は、図１に示され
た最小値回路６４の一例を示す回路図である。図６を参
照して、この最小値回路６４は、ＮチャネルＭＯＳトラ
ンジスタ６４１，６４２およびＰチャネルＭＯＳトラン
ジスタ６４３〜６４５からなる差動増幅器と、一方の入
力トランジスタ６４３と並列に接続されたＰチャネルＭ
ＯＳトランジスタ６４６とを含む。この一方の入力トラ
ンジスタ６４３のゲートはメイン接地線１４に接続さ
れ、もう一方の入力トランジスタ６４４のゲートはこの
最小値回路６４の出力ノード６４７に接続される。ま
た、トランジスタ６４６のゲートはトランジスタ２０の
ゲートに接続される。なお、トランジスタ６４５のゲー
トにはチップイネーブル信号／ＥＮが与えられる。

【００７７】アクティブ期間中は外部電源電圧ＥＶＣＣ
がトランジスタ６４６のゲートに与えられるので、この
トランジスタ６４６はオフになり機能しない。その結
果、メイン接地線１４からトランジスタ６４３のゲート
に与えられる内部接地電圧ＩＶＳＳに等しい電圧がこの
最小値回路６４から出力される。

【００７８】一方、スタンバイ期間中は外部接地電圧Ｅ
ＶＳＳがトランジスタ６４６のゲートに与えられるの
で、これよりも高い内部接地電圧ＩＶＳＳを受けるトラ
ンジスタ６４３はほとんど機能しない。その結果、外部
接地電圧ＥＶＳＳにほぼ等しい電圧がこの最小値回路６
４から出力される。ここで、スタンバイ時に出力される
電圧は厳密には外部接地電圧ＥＶＳＳよりも僅かに高く
なるが、内部接地電圧ＩＶＳＳよりも低いので、トラン
ジスタ２０のサブスレッショルドリーク電流は十分に低
減される。

【００７９】［最大値回路の他の例］図７は、図１に示
された最大値回路６２の他の例を示す回路図である。図
７を参照して、この最大値回路６２は、上記図５の構成
に加えて、駆動用のＰチャネルＭＯＳトランジスタ６２
８を含む。このトランジスタ６２８は、内部電源電圧Ｉ
ＶＣＣよりも高い外部電源電圧ＥＶＣＣを受けるソース
と、この最大値回路６２の出力ノード６２７に接続され
たドレインと、差動増幅器（６２１〜６２５）の出力ノ
ード６２９に接続されたゲートとを有する。

【００８０】この図７に示された最大値回路６２は駆動
用のトランジスタ６２８を備えているため、上記図５に
示された最大値回路６２よりも大きい駆動能力を有す
る。

【００８１】［最小値回路の他の例］図８は、図１に示
された最小値回路６４の他の例を示す回路図である。図
８を参照して、この最小値回路６４は、上記図６の構成
に加えて、駆動用のＮチャネルＭＯＳトランジスタ６４
８を備える。このトランジスタ６４８は、内部接地電圧
ＩＶＳＳよりも低い外部接地電圧ＥＶＳＳを受けるソー
スと、この最小値値回路６４の出力ノード６４７に接続
されたドレインと、差動増幅器（６４１〜６４５）の出
力ノード６４９に接続されたゲートとを有する。

【００８２】この図８に示された最小値回路６４は、駆
動用のトランジスタ６４８を備えているため、上記図６
に示された最小値回路６４よりも大きい駆動能力を有す
る。

【００８３】［最大値回路のさらに他の例］図９は、図
１に示された最大値回路６２のさらに他の例を示す回路
図である。図９を参照して、この最大値回路６２は、上
記図５に示されたトランジスタ６２６を備えておらず、
その代わり短絡用のＰチャネルＭＯＳトランジスタ６３
０を備える。差動増幅器（６２１〜６２５）の一方の入
力トランジスタ６２３のゲートはトランジスタ１８のゲ
ートに接続される。トランジスタ６３０はこの最大値回
路６２の出力ノード６２７とメイン電源線１０との間に
接続される。このトランジスタ６３０のゲートはトラン
ジスタ１８のゲートに接続される。

【００８４】アクティブ期間中は外部接地電圧ＥＶＳＳ
がトランジスタ６２３および６３０のゲートに与えられ
るので、トランジスタ６３０がオンになり、これにより
メイン電源線１０から供給された内部電源電圧ＩＶＣＣ
がこの最大値回路６２から出力される。

【００８５】一方、スタンバイ期間中は外部電源電圧Ｅ
ＶＣＣがトランジスタ６２３および６３０のゲートに与
えられるので、トランジスタ６３０はオフになる。その
結果、外部電源電圧ＥＶＣＣに等しい電圧がこの最大値
回路６２から出力される。

【００８６】この図９に示された最大値回路６２は短絡
用のトランジスタ６３０を備えているため、アクティブ
期間中に内部電源電圧ＩＶＣＣを速やかにトランジスタ
１８のバックゲートに供給することができる。

【００８７】［最小値回路のさらに他の例］図１０は、
図１に示された最小値回路６４のさらに他の例を示す回
路図である。図１０を参照して、この最小値回路６４
は、上記図６に示されたトランジスタ６４６を備えてお
らず、その代わり短絡用のＮチャネルＭＯＳトランジス
タ９５０を備える。差動増幅器（６４１〜６４５）の一
方の入力トランジスタ６４３のゲートはトランジスタ２
０のゲートに接続される。また、トランジスタ６５０は
最小値回路６４の出力ノード６４７とメイン接地線１４
との間に接続される。このトランジスタ６５０のゲート
はトランジスタ２０のゲートに接続される。

【００８８】アクティブ期間中は外部電源電圧ＥＶＣＣ
がトランジスタ６４３および６５０のゲートに与えられ
るので、トランジスタ６５０がオンになる。その結果、
メイン接地線１４から供給された内部接地電圧ＩＶＳＳ
がこの最小値回路６４から出力される。

【００８９】一方、スタンバイ期間中は外部接地電圧Ｅ
ＶＳＳがトランジスタ６４３および６５０のゲートに与
えられるので、トランジスタ６５０はオフになる。その
結果、外部接地電圧ＥＶＳＳに等しい電圧がこの最小値
回路６４から出力される。

【００９０】この図１０に示された最小値回路６４は短
絡用のトランジスタ６５０を備えているため、アクティ
ブ期間中に内部接地電圧ＩＶＳＳを速やかにトランジス
タ２０のバックゲートに供給することができる。

【００９１】この実施の形態１では最大値および最小値
回路を用いたが、実際はメイン電源とサブ電源以外の第
３の電源を最大値または最小値として用いても構わな
い。重要なことは、スイッチトランジスタのインピーダ
ンスをアクティブ状態で低く、スタンバイ状態で高くで
きる構成を提供することである。

【００９２】［実施の形態２］図１１は、この発明の実
施の形態２による半導体回路装置の構成を示す回路図で
ある。図１１を参照して、この半導体回路装置は、図１
の構成に加えて、差動増幅器６６，６８と、Ｐチャネル
ＭＯＳトランジスタ７０と、ＮチャネルＭＯＳトランジ
スタ７２とを備える。

【００９３】差動増幅器６６は、サブ電源線１２の電圧
が基準電圧Ｖｒｅｆ１と等しくなるようトランジスタ７
０を制御する。差動増幅器６８は、サブ接地線１６の電
圧が基準電圧Ｖｒｅｆ２と等しくなるようトランジスタ
７２を制御する。

【００９４】また、この実施の形態２では上記実施の形
態１と異なり、トランジスタ５８からサブ電源線１２に
供給される電流をモニタするための抵抗素子７４がメイ
ン接地線１４ではなくサブ電源線１２中に挿入される。
抵抗素子７４の両端の間に生じた電圧はオフセット電圧
を有する差動増幅器５４に供給される。したがって、こ
の差動増幅器５４は、抵抗素子７４によりモニタされる
リーク電流Ｉｌｅａｋを一定に維持するようトランジス
タ５８を制御する。

【００９５】また、サブ接地線１６からトランジスタ６
０に引抜かれる電流をモニタするための抵抗素子７６は
メイン電源線１０ではなくサブ接地線１６中に挿入され
る。抵抗素子７６の両端の間に生じた電圧はオフセット
電圧を有する差動増幅器５６に供給される。したがっ
て、この差動増幅器５６は、抵抗素子７６によりモニタ
されるリーク電流Ｉｌｅａｋを一定に維持するようトラ
ンジスタ６０を制御する。

【００９６】この実施の形態２によれば、スタンバイ状
態でも内部回路２２に流れる総サブスレッショルドリー
ク電流に相当する電流が常に定常的にサブ電源線１２お
よびサブ接地線１６に供給されるため、上記実施の形態
１と同様にアクティブ期間の初期における内部回路２２
の動作遅延を防止することができる。

【００９７】［実施の形態３］図１２は、この発明の実
施の形態３による半導体回路構成の構成を示す回路図で
ある。図１２を参照して、この半導体回路装置は、図１
１に示された差動増幅器６６の代わりにオフセット差動
増幅器７８と、図１１に示された差動増幅器６８の代わ
りにオフセット差動増幅器８０とを備える。差動増幅器
７８の反転増幅端子（−）には、図１１のような基準電
圧Ｖｒｅｆ１ではなくメイン電源線１０の内部電源電圧
ＩＶＣＣが供給される。また、差動増幅器８０の反転入
力端子（−）には、図１１のような基準電圧Ｖｒｅｆ２
ではなくメイン接地線１４の内部接地電圧ＩＶＳＳが供
給される。したがって、差動増幅器７８はメイン電源線
１０およびサブ電源線１２間の電位差がそのオフセット
電圧と等しくなるようトランジスタ７０を制御する。ま
た、差動増幅器８０は、メイン接地線１４およびサブ接
地線１６間の電位差がそのオフセット電圧と等しくなる
ようトランジスタ７２を制御する。

【００９８】この実施の形態３によれば、スタンバイ状
態ではメイン電源線１０およびサブ電源線１２間の電位
差が差動増幅器７８のオフセット電圧と等しくなり、メ
イン接地線１４およびサブ接地線１６間の電位差が差動
増幅器８０のオフセット電圧と等しくなるため、外部電
源電圧ＥＶＣＣまたは外部接地電圧ＥＶＳＳが変動した
場合であってもこれらの電位差は一定に維持される。

【００９９】［実施の形態４］図１３は、この発明の実
施の形態４による半導体回路装置の構成を示す回路図で
ある。図１３を参照して、この半導体回路装置は、図１
２に示された構成に加えて、サブ電源線１２に一定の電
流を供給するために、カレントミラー回路８２と、電流
源８６とを備える。また、この半導体回路装置はさら
に、サブ接地線１６に一定の電流（負）を供給するため
に、カレントミラー回路８４と、電流源８８とを備え
る。ただし、この半導体回路装置は、図１２に示された
差動増幅器５４，５６、トランジスタ５８，６０、およ
び抵抗素子７４，７６を備えていない。

【０１００】カレントミラー回路８２は、トランジスタ
７０を介してサブ電源線１２に接続されたＰチャネルＭ
ＯＳトランジスタ８２１と、このトランジスタ８２１に
接続されたＰチャネルＭＯＳトランジスタ８２２とを含
む。電流源８６はこのトランジスタ８２２に接続され
る。また、カレントミラー回路８４は、トランジスタ７
２を介してサブ接地線１６に接続されたＮチャネルＭＯ
Ｓトランジスタ８４１と、このトランジスタ８４１に接
続されたＮチャネルＭＯＳトランジスタ８４２とを含
む。電流源８８はこのトランジスタ８４２に接続され
る。

【０１０１】電流源８６は、サブ電源線１２から内部回
路２２を経てメイン接地線１４に流れる総サブスレッシ
ョルドリーク電流と等しい電流を定常的に供給すること
ができる。同様に、電流源８８は、メイン電源線１０か
ら内部回路２２を経てサブ接地線１６に流れる総サブス
レッショルドリーク電流に等しい電流を定常的に供給す
ることができる。トランジスタ８２１には電流源８６と
同じ大きさの電流が流れ、この電流がサブ電源線１２に
定常的に供給される。また、トランジスタ８４１には電
流源８８と同じ大きさの電流が流れ、この電流がサブ接
地線１６から引抜かれる。

【０１０２】この実施の形態４によれば、スタンバイ状
態であっても常に一定の電流がサブ電源線１２およびサ
ブ接地線１６に供給されるため、スタンバイ期間のリー
ク電流を制御することができ、かつアクティブ期間の初
期における内部回路２２の動作遅延を防止することがで
きる。

【０１０３】［実施の形態５］図１４は、この発明の実
施の形態５による半導体回路装置の構成を示す回路図で
ある。図１４を参照して、この半導体回路装置は、複数
の回路ブロックＢＫ１〜ＢＫ４を備える。メイン電源線
１０およびメイン接地線１４は、これらの回路ブロック
ＢＫ１〜ＢＫ４に共通に設けられる。回路ブロックＢＫ
１〜ＢＫ４の各々は、上記実施の形態と同様に、サブ電
源線１２と、サブ接地線１６と、メイン電源線１０とサ
ブ電源線１２との間に接続されたＮチャネルＭＯＳトラ
ンジスタ１８と、メイン接地線１４とサブ接地線１６と
の間に接続されたＰチャネルＭＯＳトランジスタ２０
と、メイン電源線１０およびサブ電源線１２とメイン接
地線１４およびサブ接地線１６との間に接続された内部
回路２２と、サブ電源線１２とサブ接地線１６との間に
接続されたＮチャネルＭＯＳトランジスタ９０と、サブ
電源線１２とサブ接地線１６との間に接続されたＰチャ
ネルＭＯＳトランジスタ９２とを含む。トランジスタ９
０のゲートはトランジスタ１８のゲートに接続され、ト
ランジスタ９２のゲートはトランジスタ２０のゲートに
接続される。

【０１０４】この半導体回路装置における短絡信号発生
回路９４は、複数の回路ブロックＢＫ１〜ＢＫ４に対応
する短絡信号ＳＴ１〜ＳＴ４およびこれら相補的な短絡
信号／ＳＴ１〜／ＳＴ４を発生する。短絡信号／ＳＴ１
〜／ＳＴ４はそれぞれ回路ブロックＢＫ１〜ＢＫ４にお
けるトランジスタ１８および９０のゲートに与えられ
る。また、短絡信号ＳＴ１〜ＳＴ４は、それぞれ回路ブ
ロックＢＫ１〜ＢＫ４におけるトランジスタ２０および
９２のゲートに与えられる。

【０１０５】短絡信号ＳＴ１〜ＳＴ４は、図１５に示さ
れるように、アクティブ期間にＨレベルに変化し、スタ
ンバイ期間にＬレベルに変化する。短絡信号／ＳＴ１〜
／ＳＴ４は短絡信号ＳＴ１〜ＳＴ４と相補的に変化す
る。また、短絡信号ＳＴ１，／ＳＴ１、ＳＴ２，／ＳＴ
２、ＳＴ３，／ＳＴ３、およびＳＴ４，／ＳＴ４は、互
いに独立して変化する。

【０１０６】なお、図１４に示された定電流回路（Ｃ
Ｒ）９５は、サブ電源線１２に一定の電流を供給するた
めのものであって、図１に示された抵抗素子５２、差動
増幅器５４およびトランジスタ５８、図１１および図１
２に示された抵抗素子７４、差動増幅器５４、およびト
ランジスタ５８、あるいは図１３に示されたカレントミ
ラー回路８２および電流源８６に相当する。また、図１
４に示された定電流回路（ＣＲ）９６は、サブ接地線１
６に一定の電流を供給するためのものであって、図１に
示された抵抗素子５０、差動増幅器５６、およびトラン
ジスタ６０、図１１および図１２に示された抵抗素子７
６、差動増幅器５６、およびトランジスタ６０、あるい
は図１３に示されたカレントミラー回路８４および電流
源８８に相当する。

【０１０７】たとえば回路ブロックＢＫ１がアクティブ
状態となり、回路ブロックＢＫ２〜ＢＫ４がスタンバイ
状態となる場合は、短絡信号／ＳＴ１がＬレベルとな
り、短絡信号／ＳＴ２〜／ＳＴ４がＨレベルとなる。ま
た、短絡信号ＳＴ１がＨレベルとなり、短絡信号ＳＴ２
〜ＳＴ４がＬレベルとなる。したがって、回路ブロック
ＢＫ１においては、トランジスタ１８および２０がオン
になり、トランジスタ９０および９２がオフになる。一
方、回路ブロックＢＫ２〜ＢＫ４においては、トランジ
スタ１８および２０がオフになり、トランジスタ９０お
よび９２がオンになる。

【０１０８】同様に、回路ブロックＢＫ２がアクティブ
状態となり、回路ブロックＢＫ１，ＢＫ３，ＢＫ４がス
タンバイ状態となる場合は、回路ブロックＢＫ２におい
てはトランジスタ１８および２０がオンになり、トラン
ジスタ９０および９２がオフになるが、回路ブロックＢ
Ｋ１，ＢＫ３，ＢＫ４においては、トランジスタ１８お
よび２０がオフになり、トランジスタ９０および９２が
オンになる。

【０１０９】回路ブロックＢＫ３またはＢＫ４がアクテ
ィブ状態となる場合も上記と同様である。

【０１１０】また、たとえば回路ブロックＢＫ１および
ＢＫ２がアクティブ状態となり、回路ブロックＢＫ３お
よびＢＫ４がスタンバイ状態となる場合は、回路ブロッ
クＢＫ１およびＢＫ２においてはトランジスタ１８およ
び２０がオンになり、トランジスタ９０および９２がオ
フになるが、回路ブロックＢＫ３およびＢＫ４において
はトランジスタ１８および２０がオフになり、トランジ
スタ９０および９２がオンになる。

【０１１１】要するに、アクティブ状態の回路ブロック
においてはトランジスタ１８および２０がオンになり、
トランジスタ９０および９２がオフになるが、スタンバ
イ状態の回路ブロックにおいてはトランジスタ１８およ
び２０がオフになり、トランジスタ９０および９２がオ
ンになる。

【０１１２】スタンバイ状態の回路ブロックにおいて
は、サブ電源線１２の電圧が放電により内部電源電圧Ｉ
ＶＣＣから下降し、サブ接地線１６の電圧が充電により
内部接地電圧ＩＶＳＳから上昇する。このとき、サブ電
源線１２およびサブ接地線１６はトランジスタ９０およ
び９２により短絡されているので、サブ電源線１２から
の放電電流はトランジスタ９０および９２をそれぞれ通
ってサブ接地線１６に充電電流として流れ込む。

【０１１３】このように実施の形態５によれば、トラン
ジスタ９０および９２がスタンバイ状態でサブ電源線１
２とサブ接地線１６とを短絡しているため、サブ電源線
１２からの放電電流はサブ接地線１６への充電電流とし
て有効に活用され、その結果、消費電流を低減すること
ができる。

【０１１４】上記実施の形態１〜５では電源側と接地側
の両方にそれぞれサブ電源線とサブ接地線を設けている
が、いずれか一方だけにサブ電源線またはサブ接地線を
設けることもできる。

【０１１５】［実施の形態６］図１６は、この発明の実
施の形態６による半導体回路装置の構成を示すブロック
図である。図１６を参照して、このメモリシステムＬＳ
Ｉ１００は、ＣＰＵ（中央処理ユニット）１０２と、Ｄ
ＲＡＭユニット１０４と、ＳＲＡＭユニット１０６と、
ＦＲＡＭユニット（図示せず）と、フラッシュメモリユ
ニット（図示せず）と、演算ユニット（図示せず）と、
ランダムロジックユニット１０８と、入出力ユニット
（図示せず）などを含む。

【０１１６】ＣＰＵ１０２は、外部からコマンド信号Ｃ
ＭＤ、データ信号ＤＡＴなどを受けたり外部にそれらの
信号を供給したりするための入出力インターフェイス
（図示せず）を含む。ＣＰＵ１０２は外部からのコマン
ド信号ＣＭＤに応答して外部からのデータ信号ＤＡＴを
処理し、その結果、コマンド信号ＣＭＤおよびデータ信
号ＤＡＴをＤＲＡＭユニット１０４、ＳＲＡＭユニット
１０６、ロジックユニット１０８などに供給し、これに
よりこれらのユニット１０４，１０６，１０８を制御す
る。ＣＰＵ１０２また、これらユニット１０４，１０
６，１０８からのコマンド信号ＣＭＤに応答してこれら
ユニット１０４，１０６，１０８からのデータ信号ＤＡ
Ｔを処理し、その結果、コマンド信号ＣＭＤおよびデー
タ信号ＤＡＴを外部に供給する。

【０１１７】ＤＲＡＭユニット１０４は、入出力制御回
路１１０と、複数のダイナミックメモリセルアレイ１１
２とを含む。入出力制御回路１１０は、ＣＰＵ１０２か
らのコマンド信号ＣＭＤに応答してＣＰＵ１０２からの
データ信号ＤＡＴを処理し、その結果、コマンド信号Ｃ
ＭＤおよびデータ信号ＤＡＴをメモリセルアレイ１１２
に供給する。入出力制御回路１１０はまた、メモリ制御
アレイ１１２からのコマンド信号ＣＭＤに応答してメモ
リセルアレイ１１２からのデータ信号ＤＡＴを処理し、
その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴ
をＣＰＵ１０２に供給する。

【０１１８】ＳＲＡＭユニット１０６は、入出力制御回
路１１４と、複数のスタティックメモリセルアレイ１１
６とを含む。入出力制御回路１１４は、ＣＰＵ１０２か
らのコマンド信号ＣＭＤに応答してＣＰＵ１０２からの
データ信号ＤＡＴを処理し、その結果、コマンド信号Ｃ
ＭＤおよびデータ信号ＤＡＴをメモリセルアレイ１１６
に供給する。入出力制御回路１１４はまた、メモリセル
アレイ１１６からのコマンド信号ＣＭＤに応答してメモ
リセルアレイ１１６からのデータ信号ＤＡＴを処理し、
その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴ
をＣＰＵ１０２に供給する。

【０１１９】ランダムロジックユニット１０８は、入出
力制御回路１１８と、複数の演算回路１２０とを含む。
入出力制御回路１１８は、ＣＰＵ１０２からのコマンド
信号ＣＭＤに応答してＣＰＵ１０２からのデータ信号Ｄ
ＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデ
ータ信号ＤＡＴを演算回路１２０に供給する。入出力制
御回路１１８はまた、演算回路１２０からのコマンド信
号ＣＭＤに応答して演算回路１２０からのデータ信号Ｄ
ＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデ
ータ信号ＤＡＴをＣＰＵ１０２に供給する。

【０１２０】すなわち、このシステムＬＳＩ１００は、
第１の階層ブロックＨＢ１と、複数の第２の階層ブロッ
クＨＢ１１〜ＨＢ１ｍと、複数の第３の階層ブロックＨ
Ｂ１１１〜ＨＢ１１ｎ，ＨＢ１２１〜ＨＢ１２ｎ，ＨＢ
１ｍ１〜ＨＢ１ｍｎとに分割されている。

【０１２１】ＣＰＵ１０２は、内部回路に所定電圧を供
給するための電源系１２２と、受信回路１２４と、複数
の第２の階層ブロックＨＢ１１〜ＨＢ１ｍに対応して設
けられた複数の送信回路１２６，１２８，１３０とを含
む。受信回路１２４は外部からのアクセス要求信号ＲＥ
Ｑを受信し、これに応じて電源系１２２を活性化する。
電源系１２２による所定電圧の供給が可能になると、受
信回路１２４は外部に応答信号ＲＥＳを返信し、コマン
ド信号ＣＭＤおよびデータ信号ＤＡＴの受信可能を外部
に知らせる。送信回路１２６は、ＣＰＵ１０２の内部回
路による処理の結果、ＤＲＡＭユニット１０４が選択さ
れた場合、アクセス要求信号ＲＥＱを入出力制御回路１
１０に送信する。送信回路１２８は、ＳＲＡＭユニット
１０６が選択された場合、アクセス要求信号ＲＥＱを入
出力制御ユニット１１４に送信する。送信回路１３０
は、ロジックユニット１０８が選択された場合、アクセ
ス要求信号ＲＥＱを入出力制御回路１１８に送信する。

【０１２２】入出力制御回路１１０は、内部回路に所定
電圧を供給するための電源系１３２と、受信回路１３４
と、送信回路１３６とを含む。受信回路１３４は、送信
回路１２６からのアクセス要求信号ＲＥＱを受信し、こ
れに応じて電源系１３２を活性化する。電源系１３２に
よる所定電圧の供給が可能になると、受信回路１３４は
送信回路１２６に応答信号ＲＥＳを返信し、コマンド信
号ＣＭＤおよびデータ信号ＤＡＴの受信可能をＣＰＵ１
０２に知らせる。送信回路１２６が応答信号ＲＥＳを受
信すると、ＣＰＵ１０２はコマンド信号ＣＭＤおよびデ
ータ信号ＤＡＴを入出力制御回路１１０に供給する。各
送信回路１３６は、入出力制御回路１１０の内部回路に
よる処理結果に応じてアクセス要求信号ＲＥＱを対応す
るメモリセルアレイ１１２に送信する。入出力制御回路
１１４，１１８もこれと同様に構成される。

【０１２３】各メモリセルアレイ１１２は、その内部回
路に所定電圧を供給するための電源系１３８と、受信回
路１４０とを含む。受信回路１４０は、送信回路１３６
からのアクセス要求信号ＲＥＱを受信し、これに応じて
電源系１３８を活性化する。電源系１３８による所定電
圧の供給が可能になると、受信回路１４０は応答信号Ｒ
ＥＳを送信回路１３６に返信し、コマンド信号ＣＭＤお
よびデータ信号ＤＡＴの受信可能を入出力制御回路１１
０に知らせる。送信回路１３６が応答信号ＲＥＳを受信
すると、入出力制御回路１１０はコマンド信号ＣＭＤお
よびデータ信号ＤＡＴをメモリセルアレイ１１２に供給
する。メモリセルアレイ１１６、演算回路１２０もこれ
と同様に構成される。

【０１２４】次に、上記のように構成されたシステムＬ
ＳＩの動作を図１７を参照して説明する。

【０１２５】外部からアクセス要求信号ＲＥＱがＣＰＵ
１０２に入力されると、ＣＰＵ１０２中の受信回路１２
４は電源系１２２を活性化し、電源系１２２が活性化さ
れると応答信号ＲＥＳを外部に出力する。その後、外部
から所望のコマンド信号ＣＭＤおよびデータ信号ＤＡＴ
がＣＰＵ１０２に入力されると、ＣＰＵ１０２はそのコ
マンド信号ＣＭＤをデコードし、そのデコード結果に従
ってＣＰＵ１０２中の送信回路１２６，１２８，１３０
のいずれかがアクセス要求信号ＲＥＱを対応する入出力
制御回路に送信する。ＣＰＵ１０２に入力されたコマン
ド信号ＣＭＤがＤＲＡＭユニット１０４に対するリード
またはライトを要求するものであれば、送信回路１２６
がアクセス要求信号ＲＥＱをＤＲＡＭユニット１０４中
の受信回路１３４に送信する。

【０１２６】受信回路１３４がアクセス要求信号ＲＥＱ
を受信すると電源系１３２を活性化し、電源系１３２が
活性化されると、応答信号ＲＥＳを送信回路１２６に返
信する。送信回路１２６が応答信号ＲＥＳを受信する
と、ＣＰＵ１０２は外部から入力されたコマンド信号Ｃ
ＭＤまたは内部的に生成されたコマンド信号ＣＭＤを入
出力制御回路１１０に供給するとともに、外部から入力
されたデータＤＡＴまたは演算処理結果のデータ信号Ｄ
ＡＴを入出力制御回路１１０に供給する。入出力制御回
路１１０はコマンド信号ＣＭＤをデコードし、そのデコ
ード結果に従っていずれかの送信器１３６がアクセス要
求信号ＲＡＱを対応するメモリセルアレイ１１２に送信
する。

【０１２７】メモリセルアレイ１１２中の受信回路１４
０がアクセス要求信号ＲＥＱを受信すると電源系１３８
を活性化し、電源系１３８が活性化されると応答信号Ｒ
ＥＳを送信回路１３６に返信する。送信回路１３６が応
答信号ＲＥＳを受信すると、入出力制御回路１１０はＣ
ＰＵ１０２からのコマンド信号ＣＭＤまたは内部的に生
成されたコマンド信号ＣＭＤをメモリセルアレイ１１２
に供給するとともに、ＣＰＵ１０２からのデータ信号Ｄ
ＡＴまたは処理結果のデータ信号ＤＡＴをメモリセルア
レイ１１２に供給する。メモリセルアレイ１１２はコマ
ンド信号ＣＭＤに従ってデータ信号ＤＡＴを処理する。
メモリセルアレイ１１２はその処理結果のデータ信号Ｄ
ＡＴを入出力制御回路１１０に返信すると同時に、応答
信号ＲＥＳを非活性化する。メモリセルアレイ１１２に
おいてこのようなデータ処理が終了してから所定時間が
経過しても受信回路１４０がアクセス要求信号ＲＥＱを
受信しない場合は電源系１３８を非活性化する。

【０１２８】入出力制御回路１１０はメモリセルアレイ
１１２からのデータ信号ＤＡＴを処理し、その処理結果
のデータ信号ＤＡＴをＣＰＵ１０２に返信すると同時
に、応答信号ＲＥＳを非活性化する。入出力制御回路１
１０においてこのようなデータ処理が終了してから所定
時間が経過しても受信回路１３４がアクセス要求信号Ｒ
ＥＱを受信しない場合は電源系１３２を非活性化する。
ＣＰＵ１０２は入出力制御回路１１０からのデータ信号
ＤＡＴを処理し、その処理結果のデータ信号ＤＡＴを外
部に返信すると同時に、応答信号ＲＥＳを非活性化す
る。ＣＰＵ１０２においてこのようなデータ処理が終了
してから所定時間が経過しても受信回路１２４がアクセ
ス要求信号ＲＥＱを受信しない場合は電源系１２２を非
活性化する。

【０１２９】ここでは、ＤＲＡＭユニット１０４が選択
された場合について説明したが、ＳＲＡＭユニット１０
６またはロジックユニット１０８が選択された場合もこ
れと同様に動作する。

【０１３０】要するに、このシステムＬＳＩにおいては
シェイクハンド方式の階層電源構成が採用されているた
め、動作開始時には、第１の階層ブロックＨＢ１、第２
の階層ブロックＨＢ１１〜ＨＢ１ｍ、第３の階層ブロッ
クＨＢ１１１〜ＨＢ１１ｎ，ＨＢ１２１〜ＨＢ１２ｎ，
ＨＢ１ｍ１〜ＨＢ１ｍｎという順番で、電源系１２２，
１３２，１３８が順次活性化される。一方、動作終了時
には、第３の階層ブロックＨＢ１１１〜ＨＢ１１ｎ，Ｈ
Ｂ１２１〜ＨＢ１２ｎ，ＨＢ１ｍ１〜ＨＢ１ｍｎ、第２
の階層ブロックＨＢ１１〜ＨＢ１ｍ、第１の階層ブロッ
クＨＢ１という順番で、電源系１３８，１３２，１２２
が順次非活性化される。

【０１３１】［送信回路および受信回路の例］図１８
は、図１６に示された送信回路１２６および受信回路１
３４の一例を示す回路図である。なお、その他の送信回
路１２８，１３０，１３６および受信回路１２４，１４
０もこれらと同様に構成される。

【０１３２】図１８を参照して、送信回路１２６は、フ
リップフロップ回路（Ｆ／Ｆ）１４２と、ラッチ回路１
４４と、ドライバ１４６，１４８とを含む。ＣＰＵの内
部回路１５０が外部から与えられたコマンド信号ＣＭＤ
をデコードした結果、ＤＲＡＭユニット１０４に対する
アクセス要求を認定した場合、セット信号ＳＥＴをフリ
ップフロップ回路１４２に供給する。ラッチ回路１４４
は、ドライバ１４８を通った応答信号ＲＥＳをラッチす
る。ラッチ回路１４４の出力信号はリセット信号ＲＳＴ
としてフリップフロップ回路１４２に供給される。フリ
ップフロップ回路１４２の出力信号はドライバ１４６を
通してアクセス要求信号ＲＥＱとして受信回路１３４に
供給される。

【０１３３】受信回路１３４は、ドライバ１５２，１５
４と、フリップフロップ回路１５６，１５８，１６０
と、オフセット電圧を有する複数の差動増幅器１６１〜
１６４と、ＮチャネルＭＯＳトランジスタ１６６〜１６
９と、ＡＮＤゲート１７０とを含む。

【０１３４】アクセス要求信号ＲＥＱはドライバ１５２
を通してセット信号ＳＥＴとしてフリップフロップ回路
１５６に供給される。フリップフロップ回路１５８の出
力信号はリセット信号ＲＳＴとしてフリップフロップ回
路１５６に供給される。フリップフロップ回路１５６の
出力信号はセット信号ＳＥＴとしてフリップフロップ回
路１６０に供給される。フリップフロップ回路１６０の
出力信号は電源系１３２にパワーイネーブル信号ＰＥＮ
として供給され、これに応じて電源系１３２は活性化さ
れる。

【０１３５】ここで、電源系１３２は、上記実施の形態
１〜５のような階層電源回路１７８と、外部電源電圧Ｅ
ＶＣＣに基づいて内部電源電圧ＩＶＣＣを発生する上述
した電圧ダウンコンバータ２４のような内部電源回路１
７９と、外部接地電圧ＥＶＳＳに基づいて内部接地電圧
ＩＶＳＳを発生する上述した電圧アップコンバータ２６
のような内部電源回路１８０と、メモリセルアレイ１１
２内のワード線を駆動するために用いられる外部電源電
圧ＥＶＣＣまたは内部電源電圧ＩＶＣＣよりも高い昇圧
電源電圧ＶＰＰを発生する昇圧電源回路１８１とを含
む。

【０１３６】差動増幅器１６１は階層電源回路１７８か
ら供給されるサブ電源線の電圧を内部電源電圧ＩＶＣＣ
と比較し、サブ電源線の電圧が内部電源電圧ＩＶＣＣに
到達するとＨレベルの信号を出力する。差動増幅器１６
２は、内部電源回路１７９からの内部電源電圧ＩＶＣＣ
を基準電圧Ｖｒｅｆｃと比較し、内部電源電圧ＩＶＣＣ
が基準電圧Ｖｒｅｆｃに到達するとＨレベルの信号を出
力する。差動増幅器１６３は、内部電源回路１８０から
の内部接地電圧ＩＶＳＳを基準電圧Ｖｒｅｆｓと比較
し、内部接地電圧ＩＶＳＳが基準電圧Ｖｒｅｆｓに到達
するとＨレベルの信号を出力する。差動増幅器１６４
は、昇圧電源回路１８１からの昇圧電圧ＶＰＰを基準電
圧Ｖｒｅｆｐと比較し、昇圧電圧ＶＰＰが基準電圧Ｖｒ
ｅｆｐに到達するとＨレベルの信号を出力する。フリッ
プフロップ回路１５６がＨレベルの信号を出力するとト
ランジスタ１６６〜１６９がオンになり、これら差動増
幅器１６１〜１６４が活性化される。

【０１３７】ＡＮＤゲート１７０はこれら差動増幅器１
６１〜１６４の出力信号を受け、そのＡＮＤ信号を出力
する。すなわち、すべての電源回路１７８〜１８１の準
備が整ったときＡＮＤゲート１７０はＨレベルの信号を
出力する。ＡＮＤゲート１７０の出力信号はセット信号
ＳＥＴとしてフリップフロップ回路１５８に供給され
る。フリップフロップ回路１５８の出力信号は、上述し
たようにフリップフロップ回路１５６の他、ドライバ１
５４を通して応答信号ＲＥＳとして送信回路１２６に供
給される。

【０１３８】入出力制御回路１０の内部回路１８８はそ
の動作を完了すると終了信号ＦＮを出力する。この終了
信号ＦＮは遅延回路１７２に供給されるとともに、リセ
ット信号ＲＳＴとしてフリップフロップ回路１５８にも
供給される。遅延回路１７２はこの終了信号ＦＮを所定
期間だけ遅延させてパルス発生回路１７４に供給する。
パルス発生回路１７４はこの遅延された終了信号に応答
して所定の幅を有するパルス信号を発生する。このパル
ス信号はリセット信号ＲＳＴとしてフリップフロップ回
路１６０に供給される。

【０１３９】図１６に示されたＣＰＵ１０２はさらに、
図１８に示されるように複数のドライバ１８２を含む。
ドライバ１８２はラッチ回路１４４からの出力信号に応
答して活性化され、内部回路１５０からのコマンド信号
ＣＭＤおよびデータ信号ＤＡＴを図１６に示された各入
出力制御回路に供給する。各入出力制御回路はさらに、
図１８に示されるように複数のドライバ１８４と、複数
のラッチ回路１８６とを含む。ＣＰＵ１０２からのコマ
ンド信号ＣＭＤおよびデータ信号ＤＡＴはそれぞれドラ
イバ１８４を通してラッチ回路１８６に供給される。ラ
ッチ回路１８６にラッチされたコマンド信号ＣＭＤおよ
びデータ信号ＤＡＴは入出力制御回路中の内部回路１８
８に供給される。内部回路１８８はコマンド信号ＣＭＤ
をデコードし、そのデコード結果に従ってコマンド信号
ＣＭＤを発生しかつデータ信号ＤＡＴを処理する。

【０１４０】次に、上記のように構成された送信回路１
２６および受信回路１３４の動作について説明する。

【０１４１】ＣＰＵの内部回路１５０が図１６に示され
たＤＲＡＭユニット１０４に対するリードまたはライト
要求を示すコマンド信号ＣＭＤを受けると、セット信号
ＳＥＴに応答してフリップフロップ回路１４２がセット
される。その結果、Ｈレベルのアクセス要求信号ＲＥＱ
が送信回路１２６から受信回路１３４に与えられる。こ
れによりセット信号ＳＥＴに応答してフリップフロップ
回路１５６がセットされる。これによりセット信号ＳＥ
Ｔに応答してフリップフロップ回路１６０がセットされ
るとともに、差動増幅器１６１〜１６４が活性化され
る。

【０１４２】フリップフロップ回路１６０がセットされ
ると、電源系１３２が活性化される。より具体的には、
階層電源回路１７８、内部電源回路１７９、内部電源回
路１８０、および昇圧電源回路１８１が活性化される。
階層電源回路１７８において、サブ電源線の電圧が内部
電源電圧ＩＶＣＣに達するとＨレベルの出力信号が差動
増幅器１６１からＡＮＤゲート１７０に与えられる。内
部電源回路１７９において、内部電源電圧ＩＶＣＣが基
準電圧Ｖｒｅｆｃに達するとＨレベルの出力信号が差動
増幅器１６２からＡＮＤゲート１７０に与えられる。内
部電源回路１８０において、内部接地電圧ＩＶＳＳが基
準電圧Ｖｒｅｆｓに達するとＨレベルの出力信号が差動
増幅器１６３からＡＮＤゲート１７０に与えられる。昇
圧電源回路１８１において、昇圧電圧ＶＢＰが基準電圧
Ｖｒｅｆｐに達するとＨレベルの信号が差動増幅器１６
４からＡＮＤゲート１７０に与えられる。

【０１４３】差動増幅器１６１〜１６４のすべての出力
信号がＨレベルになると、セット信号ＳＥＴに応答して
フリップフロップ回路１５８がセットされる。その結
果、Ｈレベルの応答信号ＲＥＳが受信回路１３４から送
信回路１２６に与えられる。

【０１４４】このＨレベルの応答信号ＲＥＳはラッチ回
路１４４にラッチされ、これによりドライバ１８２がす
べて活性化される。その結果、コマンド信号ＣＭＤおよ
びデータ信号ＤＡＴがＣＰＵから入出力制御回路に与え
られる。コマンド信号ＣＭＤおよびデータ信号ＤＡＴは
ラッチ回路１８６にラッチされ、そのラッチされたコマ
ンド信号ＣＭＤおよびデータ信号ＤＡＴは入出力制御回
路中の内部回路１８８に与えられる。

【０１４５】一方、受信回路１３４におけるフリップフ
ロップ回路１５８がセットされると、フリップフロップ
回路１５６はリセットされる。そのため、Ｌレベルの出
力信号がトランジスタ１６６〜１６９に与えられるた
め、差動増幅器１６１〜１６４は非活性化される。しか
しながら、フリップフロップ回路１６０はセット状態を
維持するため、電源系１３２は活性状態を維持する。

【０１４６】内部回路１８８がその動作を完了すると、
終了信号ＦＮが遅延回路１７２およびフリップフロップ
回路１５８に与えられる。これにより応答信号ＲＥＳが
Ｈレベルになり、ひいてはドライバ１８２がすべて非活
性化される。その結果、ＣＰＵ１０２から入出力制御回
路へのコマンド信号ＣＭＤおよびデータ信号ＤＡＴの送
信が禁止される。

【０１４７】また、終了信号ＦＮは遅延回路１７２によ
り遅延されてパルス発生回路１７４に与えられるので、
終了信号ＦＮの発生から所定期間経過後にリセット信号
ＲＳＴがフリップフロップ回路１６０に与えられる。こ
のリセット信号ＲＳＴがフリップフロップ回路１６０に
与えられるまでの間にフリップフロップ回路１５６がＨ
レベルのアクセス要求信号ＲＥＱに応答してセットされ
ない限り、このフリップフロップ回路１６０はリセット
される。その結果、電源系１３２が非活性化される。逆
に、終了信号ＦＮの発生からパルス発生回路１７４によ
るパルス信号の発生までの間に、Ｈレベルのアクセス要
求信号ＲＥＱに応答してフリップフロップ回路１５６が
再びセットされると、フリップフロップ回路１６０はセ
ット状態を維持し、その結果、電源系１３２は活性状態
を維持する。

【０１４８】このように、内部回路１８８がその動作を
完了しても電源系１３２は直ちに非活性化されないた
め、内部回路１８８がその動作を完了した直後にこの受
信回路１３４がアクセス要求信号ＲＥＱを受信した場合
であっても、内部回路１８８は直ちにどの動作を開始す
ることができる。

【０１４９】上記のように実施の形態６によれば、電源
系が階層的に構成され、必要な電源系のみが上層から下
層に向かって順次活性化され、不要な電源系が活性化さ
れないため、消費電力を低減することができる。

【０１５０】また、１つ下の階層における電源系が活性
化されたことを示す応答信号確認後にその階層からその
１つ下の階層へコマンド信号ＣＭＤおよびデータ信号Ｄ
ＡＴが与えられるため、これらの信号ＣＭＤ，ＤＡＴを
確実に処理することができる。

【０１５１】また、内部回路の動作完了から所定期間経
過後に電源系が非活性化されるため、内部回路の動作完
了直後に再びアクセス要求信号ＲＥ１Ｑを受信しても内
部回路は速やかに動作を開始することができる。

【０１５２】この実施の形態６における送受信は、シス
テム上で異なるチップ間で実施されても、また、単一チ
ップ上で実施されても構わない。

【０１５３】［実施の形態７］上記実施の形態６におけ
る送信回路および受信回路はシェイクハンド方式を採用
しているため、その回路構成はやや複雑となる。そこ
で、実施の形態７は、送信回路および受信回路の回路構
成を簡略化することを目的とする。

【０１５４】この実施の形態７における送信回路はアク
セス要求信号ＲＥＱを送信してから所定期間経過後に、
応答信号の返信を待つことなく、内部回路は動作を開始
する。一方、受信回路はアクセス要求信号ＲＥＱを受信
すると直ちに電源系を活性化する。

【０１５５】次に、この実施の形態７によるシステムＬ
ＳＩの動作について図１９を参照して説明する。

【０１５６】外部からアクセス要求信号ＲＥＱが与えら
れると、ＣＰＵ１０２中の受信回路によりＣＰＵ１０２
中の電源系が活性化される。アクセス要求信号ＲＥＱの
入力から所定期間経過後、外部からコマンド信号ＣＭＤ
およびデータ信号ＤＡＴがＣＰＵ１０２に与えられる。
この所定期間は、アクセス要求信号ＲＥＱの入力から電
源系の準備完了までに必要な時間が設定される。

【０１５７】上記コマンド信号ＣＭＤがＤＲＡＭユニッ
トに対するリードまたはライトを要求するものである場
合は、ＣＰＵ１０２からＤＲＡＭユニット中の入出力制
御回路１１０にアクセス要求信号ＲＥＱが与えられる。
このアクセス要求信号ＲＥＱに応答して入出力制御回路
１１０中の受信回路により入出力制御回路１１０中の電
源系が活性化される。ＣＰＵ１０２から入出力制御回路
１１０へのアクセス要求信号ＲＥＱの送信から所定期間
経過後、ＣＰＵ１０２から入出力制御回路１１０にコマ
ンド信号ＣＭＤおよびデータ信号ＤＡＴが与えられる。

【０１５８】続いて、入出力制御回路１１０中の送信回
路によりメモリセルアレイ１１２にアクセス要求信号Ｒ
ＥＱが与えられる。このアクセス要求信号ＲＥＱに応答
してメモリセルアレイ１１２中の受信回路によりメモリ
セルアレイ１１２中の電源系が活性化される。入出力制
御回路１１０からメモリセルアレイ１１２へのアクセス
要求信号ＲＥＱの送信から所定期間経過後、入出力制御
回路１１０からコマンド信号ＣＭＤおよびデータ信号Ｄ
ＡＴがメモリセルアレイ１１２に与えられる。

【０１５９】ＳＲＡＭユニット、ロジックユニットが選
択される場合もこれと同様である。［送信回路および受
信回路の例］図２０は、この実施の形態７における送信
回路および受信回路の構成を示すブロック図である。図
２０を参照して、この送信回路１９０は、上記図１８に
示された構成に加えて、タイマ１９４を備える。この送
信回路１９０は応答信号を受信しないので図１８に示さ
れるようなラッチ回路１４４およびドライバ１４８を備
えていない。

【０１６０】タイマ１９４は、ＣＰＵ１０２中の内部回
路がフリップフロップ回路１４２をセットしてから所定
期間経過後にＨレベルの信号を出力する。タイマ１９４
の出力信号はＣＰＵ１０２中の複数のドライバ１８２に
与えられる。

【０１６１】受信回路１９２は、応答信号を発生しない
ので、図１８に示されるような差動増幅器１６１〜１６
４、トランジスタ１６６〜１６９、ＡＮＤゲート１７
０、フリップフロップ回路１５８、およびドライバ１５
４を備えていない。ここでは、フリップフロップ回路１
６０の出力信号はリセット信号ＲＳＴとしてフリップフ
ロップ回路１５６に与えられる。

【０１６２】このような送信回路１９０および受信回路
１９２において、フリップフロップ回路１４２がセット
されると、送信回路１９０からアクセス要求信号ＲＥＱ
が受信回路１９２に送信され、これと同時にタイマ１９
４が時間の計測を開始する。

【０１６３】受信回路１９２がアクセス要求信号ＲＥＱ
を受信すると、上記と同様にフリップフロップ回路１５
６がセットされ、続いてフリップフロップ回路１６０が
セットされる。これにより電源系１３２が活性化され
る。

【０１６４】電源系１３２から内部回路１８８に所定電
圧が供給され、内部回路１８８が動作可能となった頃
に、タイマ１９４の出力信号がＨレベルとなり、ドライ
バ１８２が活性化される。そのため、コマンド信号ＣＭ
Ｄおよびデータ信号ＤＡＴがＣＰＵ１０２から入出力制
御回路１１０に送信され、ドライバ１８４およびラッチ
回路１８６を介して内部回路１８８に与えられる。

【０１６５】また、上記と同様に、内部回路１８８がそ
の動作を完了すると終了信号ＦＮが遅延回路１７２によ
り遅延されてパルス発生回路１７４に与えられる。その
ため、フリップフロップ回路１６０は内部回路１８８の
動作完了から所定期間経過後にリセットされるが、この
期間中に受信回路１９２が再びアクセス要求信号ＲＥＱ
を受信するとフリップフロップ回路１６０はセット状態
を維持する。その結果アクセス要求信号ＲＥＱが断続的
に送信される場合は、電源系１３２は活性状態を維持す
る。

【０１６６】上記のように実施の形態７によれば、応答
信号の発生および受信を必要としないため、送信回路１
９０および受信回路１９２の回路構成が簡単になる。に
もかかわらず、タイマ１９４によりコマンド信号ＣＭＤ
およびデータ信号ＤＡＴの送信を遅らせているため、電
源系１３２が十分に活性化された後に内部回路１８８は
コマンド信号ＣＭＤおよびデータ信号ＤＡＴを受信する
ことができる。

【０１６７】この実施の形態７における送受信は、シス
テム上で異なるチップ間で実施されても、また、単一チ
ップ上で実施されても構わない。

【０１６８】［電源系の詳細］上記実施の形態６および
７における電源系１３２には、図１８に示されるように
階層電源回路１７８、内部電源回路１７９と外部電源回
路１８０、および昇圧電源回路１８１が含まれる。

【０１６９】階層電源回路１７８の場合は、図１８また
は図２０に示されたフリップフロップ回路１６０からの
パワーイネーブル信号ＰＥＮが図１に示されるような短
絡信号発生回路２８に与えられ、このパワーイネーブル
信号ＰＥＮに応答して短絡信号ＳＴおよび／ＳＴが活性
化される。

【０１７０】外部電源電圧ＥＶＣＣに基づいて内部電源
電圧ＩＶＣＣを発生する内部電源回路１７９の場合は、
図２１に示されるように差動増幅器４４の接地側にＮチ
ャネルＭＯＳトランジスタ１９６が接続され、このゲー
トにパワーイネーブル信号ＰＥＮが与えられる。トラン
ジスタ１９６はパワーイネーブル信号ＰＥＮに応答して
オンになり、これにより差動増幅器４４が活性化され
る。その結果、内部電源電圧ＩＶＣＣが基準電圧Ｖｒｅ
ｆｃと等しくなるように差動増幅器４４がトランジスタ
４２を制御する。

【０１７１】また、上述した内部回路２０中のＮチャネ
ルＭＯＳトランジスタのバックゲートに、アクティブ期
間はソース電圧またはそれよりもわずかに高い電圧を印
加し、スタンバイ期間中は負の電圧を印加することもで
きる。たとえば図２２に示されるように、抵抗素子１９
８およびダイオード２００を直列に接続し、そのダイオ
ード２００の順方向電圧０．７Ｖをスイッチング素子２
０２を介してＮチャネルＭＯＳトランジスタ（たとえば
図１中の３６）のバックゲートを形成するｐ基板２０４
に供給する。また、−２〜−３Ｖの負電圧を発生する負
電圧チャージャポンプ回路２０８を設け、この負電圧を
スイッチング素子２０６を介してｐ基板２０４に供給す
る。スイッチング素子２０２は短絡信号ＳＴを直接受け
るが、スイッチング素子２０６はインバータ２０９を介
して短絡信号ＳＴを受ける。したがって、アクティブ状
態（ＳＴ＝Ｈ）では０．７Ｖの電圧がｐ型基板２０４に
与えられ、スタンバイ状態（ＳＴ＝Ｌ）では−２〜−３
Ｖの負電圧がｐ基板２０４に与えられる。したがって、
アクティブ状態では基板効果が小さくなり、Ｎチャネル
ＭＯＳトランジスタの動作速度が速くなる。しかも、こ
の電圧０．７Ｖはｐ型基板２０４とソース／ドレイン領
域を形成するｎ型拡散領域間の接触電圧を超えていない
ので、ｐｎ接合に大量の順方向電流が流れることはな
い。一方、スタンバイ状態では基板効果が大きくなるの
で、ＮチャネルＭＯＳトランジスタのサブスレッショル
ドリーク電流が低減される。

【０１７２】なお、ＰチャネルＭＯＳトランジスタの場
合は、アクティブ期間中にソース電圧またはソース電圧
よりもわずかに低い電圧をバックゲートに印加し、スタ
ンバイ期間中はソース電圧よりも高い電圧をバックゲー
トに印加することもできる。

【０１７３】図２３は、図２２に示されたダイオード２
００の構成を示す平面図である。図２３を参照して、こ
のダイオード２００はｐ型領域２０２およびｎ型領域２
０４からなる。これらの領域２０２および２０４は１本
のポリシリコンまたは金属の配線により形成され、ｐ型
領域２０２にはｐ型不純物が注入され、ｎ型領域２０４
にはｎ型不純物が注入されている。

【０１７４】また、図２４に示されるように、アクティ
ブ時にトランジスタ３４，３６，３８，４０のバックゲ
ートにそれぞれのソースと同じ電圧を印加し、スタンバ
イ時にＰチャネルＭＯＳトランジスタ３０，３２のバッ
クゲートにそれぞれのソース電圧よりも高い電圧を印加
し、かつＮチャネルＭＯＳトランジスタ３６，４０のバ
ックゲートにそれぞれのソース電圧よりも低い電圧を印
加することもできる。

【０１７５】ここでは、メイン電源線１０とサブ電源線
１２との間に２つのダイオード２０６が直列に接続され
ている。また、サブ接地線１６とメイン接地線１４との
間にも２つのダイオード２０８が直列に接続されてい
る。また、電源電圧ＶＣＣを受ける電源線２１０とメイ
ン電源線１０との間にも２つのダイオード２１２が直列
に接続されている。さらに、電源線２１０とメイン電源
線１０との間にはＰチャネルＭＯＳトランジスタ２１４
も接続され、インバータ２１６を介して与えられた短絡
信号／ＳＴに応答してオン／オフになる。

【０１７６】アクティブ期間中は、トランジスタ１６お
よび２０がオンになり、トランジスタ２１４がオフにな
る。したがって、トランジスタ３４，３６，３８，４０
のバックゲートにはそれぞれのソースと同じ電圧が供給
される。

【０１７７】一方、スタンバイ期間中は、トランジスタ
１６および２０がオフになり、トランジスタ２１４がオ
ンになる。したがって、ＰチャネルＭＯＳトランジスタ
３８のソースにはＶＣＣ−Ｖｔｈ（Ｖｔｈは各ダイオー
ド２０６のしきい値電圧）の電圧が供給され、バックゲ
ートには電源電圧ＶＣＣが供給される。そのため、ソー
ス／ドレインを形成するｐ型拡散領域およびバックゲー
トを形成するｎ型基板間のｐｎ接合が逆バイアスされる
ので、ｐｎ接合に流れるリーク電流が低減される。ま
た、ＮチャネルＭＯＳトランジスタ３６のソースにはＶ
ＳＳ＋２Ｖｔｈ（ｖｔｈは各ダイオード２０８のしきい
値電圧）の電圧が供給され、バックゲートには接地電圧
ＶＳＳが供給される。そのため、バックゲートを形成す
るｐ型基板およびソース／ドレインを形成するｎ型拡散
領域間のｐｎ接合は逆バイアスされるので、ｐｎ接合に
流れるリーク電流が低減される。

【０１７８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１７９】

【発明の効果】以上のようにこの発明によれば、サブ電
源線およびサブ接地線に一定の電流が供給されているた
め、論理回路に流れるサブスレッショルドリーク電流を
必要最小限に抑えながらサブ電源電圧の下降しすぎおよ
びサブ接地線電圧の上昇しすぎを防止し、その結果、ア
クティブ状態初期における動作遅延を防止することがで
きる。

【０１８０】また、サブ電源線から論理回路を経てメイ
ン接地線に流れる電流およびメイン電源線から論理回路
を経てサブ接地線に流れる電流をモニタし、その電流が
一定になるようにサブ電源線およびサブ接地線を充電し
ているため、サブ電源線およびサブ接地線に供給される
電流を常に一定に維持することができる。

【０１８１】半導体回路装置が複数ブロックに階層化さ
れていて、上の階層ブロックからの要求信号に応じて下
の階層ブロックの電源系が活性化されるため、不必要な
電源系が活性化されることなく、消費電力を低減するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１による半導体回路装置
の構成を示す回路図である。

【図２】 図１に示された短絡信号発生回路の動作を示
すタイミング図である。

【図３】 図１に示されたオフセット差動増幅器の構成
を示す回路図である。

【図４】 図１に示されたもう１つのオフセット差動増
幅器の構成を示す回路図である。

【図５】 図１に示された最大値回路の一例を示す回路
図である。

【図６】 図１に示された最小値回路の一例を示す回路
図である。

【図７】 図１に示された最大値回路の他の例を示す回
路図である。

【図８】 図１に示された最小値回路の他の例を示す回
路図である。

【図９】 図１に示された最大値回路のさらに他の例を
示す回路図である。

【図１０】 図１に示された最小値回路のさらに他の例
を示す回路図である。

【図１１】 この発明の実施の形態２による半導体回路
装置の構成を示す回路図である。

【図１２】 この発明の実施の形態３による半導体回路
装置の構成を示す回路図である。

【図１３】 この発明の実施の形態４による半導体回路
装置の構成を示す回路図である。

【図１４】 この発明の実施の形態５による半導体回路
装置の構成を示すブロック図である。

【図１５】 図１４に示された短絡信号発生回路の動作
を示すタイミング図である。

【図１６】 この発明の実施の形態６による半導体回路
装置の構成を示すブロック図である。

【図１７】 図１６に示された半導体回路装置の動作を
示すブロック図である。

【図１８】 図１６に示された送信回路および受信回路
の構成を示す回路図である。

【図１９】 この発明の実施の形態７による半導体回路
装置の動作を示すブロック図である。

【図２０】 図１９に示された半導体回路装置における
送信回路および受信回路の構成を示すブロック図であ
る。

【図２１】 図１６、図１８および図２０に示された電
源系の一例を示す回路図である。

【図２２】 図１６、図１８および図２０に示された電
源系の他の例を示す図である。

【図２３】 図２２に示されたダイオードの構成を示す
平面図である。

【図２４】 図１６、図１８および図２０に示された電
源系のさらに他の例を示す回路図である。

【符号の説明】

１０ メイン電源線、１２ サブ電源線、１４ メイン
接地線、１６ サブ接地線、２２ 内部回路、２８，９
４ 短絡信号発生回路、５０，５２，７４，７６ 抵抗
素子、５４，５６，７８，８０ オフセット差動増幅
器、８２，８４カレントミラー回路、８６，８８ 電流
源、ＢＫ１〜ＢＫ４ 回路ブロック、９５，９６ 定電
流回路、ＨＢ１，ＨＢ１１〜ＨＢ１ｍ，ＨＢ１１１〜Ｈ
Ｂ１１ｎ，ＨＢ１２１〜ＨＢ１２ｎ，ＨＢ１ｍ１〜ＨＢ
１ｍｎ 階層ブロック、１２２，１３２，１３８ 電源
系、１２４，１３４，１４０ 受信回路、１２６，１２
８，１３０，１３６ 送信回路。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 アクティブ状態およびスタンバイ状態を
   有する半導体回路装置であって、 第１の電源電圧を受ける第１のメイン電源線と、 第１のサブ電源線と、 前記第１のメイン電源線と前記第１のサブ電源線との間
   に接続され、前記アクティブ状態でオンになりかつ前記
   スタンバイ状態でオフになる第１のスイッチング素子
   と、 第２の電源電圧を受ける第２のメイン電源線と、 前記第２のメイン電源線および前記第１のサブ電源線の
   間に接続され、前記スタンバイ状態で前記第２の電源電
   圧に対応する第１の論理レベルを出力する第１の論理回
   路と、 前記第１のサブ電源線に一定の電流を供給する第１の定
   電流回路とを備える、半導体回路装置。
2. 【請求項２】 前記半導体回路装置はさらに、 第２のサブ電源線と、 前記第２のメイン電源線と前記第２のサブ電源線との間
   に接続され、前記アクティブ状態でオンになりかつ前記
   スタンバイ状態でオフになる第２のスイッチング素子
   と、 前記第１のメイン電源線および前記第２のサブ電源線の
   間に接続され、前記スタンバイ状態で前記第１の電源電
   圧に対応する第２の論理レベルを出力する第２の論理回
   路と、 前記第２のサブ電源線に一定の電流を供給する第２の定
   電流回路とを備える、請求項１に記載の半導体回路装
   置。
3. 【請求項３】 アクティブ状態およびスタンバイ状態を
   有する半導体回路装置であって、 電源電圧を受けるメイン電源線と、 サブ電源線と、 前記メイン電源線と前記サブ電源線との間に接続され、
   前記アクティブ状態でオンになりかつ前記スタンバイ状
   態でオフになる第１のスイッチング素子と、 接地電圧を受けるメイン接地線と、 サブ接地線と、 前記メイン接地線と前記サブ接地線との間に接続され、
   前記アクティブ状態でオンになりかつ前記スタンバイ状
   態でオフになる第２のスイッチング素子と、 前記メイン電源線および前記サブ接地線の間に接続さ
   れ、前記スタンバイ状態で論理ハイレベルを出力する第
   １の論理回路と、 前記サブ電源線および前記メイン接地線の間に接続さ
   れ、前記スタンバイ状態で論理ローレベルを出力する第
   ２の論理回路と、 前記サブ電源線に一定の電流を供給する第１の定電流回
   路と、 前記サブ接地線に一定の電流を供給する第２の定電流回
   路とを備える、半導体回路装置。
4. 【請求項４】 前記第１の定電流回路は、 前記サブ電源線を充電する第１の充電手段と、 前記第１の充電手段から前記サブ電源線に供給される電
   流をモニタする第１のモニタ手段と、 前記第１のモニタ手段によりモニタされる電流を一定に
   維持するよう前記第１の充電手段を制御する第１の制御
   手段とを含み、 前記第２の定電流回路は、 前記サブ接地線を充電する第２の充電手段と、 前記第２の充電手段から前記サブ接地線に供給される電
   流をモニタする第２のモニタ手段と、 前記第２のモニタ手段によりモニタされる電流を一定に
   維持するよう前記第２の充電手段を制御する第２の制御
   手段とを含む、請求項３に記載の半導体回路装置。
5. 【請求項５】 前記第１の定電流回路は、 前記サブ電源線に接続された第１のＰチャネルＭＯＳト
   ランジスタと、前記第１のＰチャネルＭＯＳトランジス
   タに接続された第２のＰチャネルＭＯＳトランジスタと
   からなる第１のカレントミラー回路と、 前記第２のＰチャネルＭＯＳトランジスタに接続された
   第１の電流源とを含み、 前記第２の定電流回路は、 前記サブ接地線に接続された第１のＮチャネルＭＯＳト
   ランジスタと、前記第１のＮチャネルＭＯＳトランジス
   タに接続された第２のＮチャネルＭＯＳトランジスタと
   からなる第２のカレントミラー回路と、 前記第２のＮチャネルＭＯＳトランジスタに接続された
   第２の電流源とを含む、請求項３に記載の半導体回路装
   置。
6. 【請求項６】 前記半導体回路装置はさらに、 前記スタンバイ状態で前記サブ電源線と前記サブ接地線
   とを短絡する短絡手段を備える、請求項３に記載の半導
   体回路装置。
7. 【請求項７】 アクティブ状態およびスタンバイ状態を
   有する半導体回路装置であって、 電源電圧を受けるメイン電源線と、 サブ電源線と、 前記メイン電源線と前記サブ電源線との間に接続され、
   前記アクティブ状態でオンになりかつ前記スタンバイ状
   態でオフになるスイッチングＰチャネルＭＯＳトランジ
   スタと、 接地電圧を受けるメイン接地線と、 サブ接地線と、 前記メイン接地線と前記サブ接地線との間に接続され、
   前記アクティブ状態でオンになりかつ前記スタンバイ状
   態でオフになるスイッチングＮチャネルＭＯＳトランジ
   スタと、 前記メイン電源線および前記サブ接地線の間に接続さ
   れ、前記スタンバイ状態で論理ハイレベルを出力する第
   １の論理回路と、 前記サブ電源線および前記メイン接地線の間に接続さ
   れ、前記スタンバイ状態で論理ローレベルを出力する第
   ２の論理回路と、 前記アクティブ状態で前記スイッチングＰチャネルＭＯ
   Ｓトランジスタのバックゲートに前記電源電圧を供給
   し、前記スタンバイ状態で前記スイッチングＰチャネル
   ＭＯＳトランジスタのバックゲートに前記電源電圧より
   も高い電圧を供給する第１のバックゲート電圧供給手段
   と、 前記アクティブ状態で前記スイッチングＮチャネルＭＯ
   Ｓトランジスタのバックゲートに前記接地電圧を供給
   し、前記スタンバイ状態で前記スイッチングＮチャネル
   ＭＯＳトランジスタのバックゲートに前記接地電圧より
   も低い電圧を供給する第２のバックゲート電圧供給手段
   とを備える、半導体回路装置。
8. 【請求項８】 前記半導体回路装置はさらに、 前記アクティブ状態で前記電源電圧よりも高い電圧レベ
   ルに変化しかつ前記スタンバイ状態で前記接地電圧より
   も低い電圧レベルに変化する第１の短絡信号を発生して
   前記スイッチングＰチャネルＭＯＳトランジスタのゲー
   トに供給し、前記第１の短絡信号と相補的な第２の短絡
   信号を発生して前記スイッチングＮチャネルＭＯＳトラ
   ンジスタのゲートに供給する短絡信号発生回路を備え、 前記第１のバックゲート電圧供給手段は、前記メイン電
   源線および前記スイッチングＰチャネルＭＯＳトランジ
   スタのゲートに接続され、前記メイン電源線の前記電源
   電圧および前記スイッチングＰチャネルＭＯＳトランジ
   スタのゲートの電圧のうち高い方の電圧を選択して前記
   スイッチングＰチャネルＭＯＳトランジスタのバックゲ
   ートに供給する最大値回路を含み、 前記第２のバックゲート電圧供給手段は、前記メイン接
   地線および前記スイッチングＮチャネルＭＯＳトランジ
   スタのゲートに接続され、前記メイン接地線の前記接地
   電圧および前記スイッチングＮチャネルＭＯＳトランジ
   スタのゲートの電圧のうち低い方の電圧を選択して前記
   スイッチングＮチャネルＭＯＳトランジスタのバックゲ
   ートに供給する最小値回路を含む、請求項７に記載の半
   導体回路装置。
9. 【請求項９】 第１の階層ブロックと、複数の第２の階
   層ブロックと含む半導体回路装置であって、 前記第１の階層ブロックは、 前記第１の階層ブロック中の内部回路に所定電圧を供給
   するための第１の電源系と、 外部から供給された第１の要求信号を受信して前記第１
   の電源系を活性化する第１の受信回路と、 前記複数の第２の階層ブロックに対応して設けられ、各
   々が第２の要求信号をその対応する第２の階層ブロック
   に送信する複数の第１の送信回路と含み、 前記第２の階層ブロックの各々は、 前記第２の階層ブロック中の内部回路に所定電圧を供給
   するための第２の電源系と、 前記第２の要求信号を受信して前記第２の電源系を活性
   化する第２の受信回路とを含む、半導体回路装置。