JP2991743B2

JP2991743B2 - 半導体記憶装置の基板電位調整装置

Info

Publication number: JP2991743B2
Application number: JP2142858A
Authority: JP
Inventors: 壮大平
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1990-05-31
Filing date: 1990-05-31
Publication date: 1999-12-20
Anticipated expiration: 2014-12-20
Also published as: JPH0435060A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置の基板電位調整装置に関
する。

〔従来の技術〕

半導体記憶装置は、寄生容量を低減して高速化を図る
とともに、入力のアンダーシュート等によるノイズマー
ジンの低下を防ぐために、半導体基板に逆方向バイアス
電圧（半導体基板がＰ型であれば、−2.5V程度）を印加
することが行われていて、そのような電圧を発生する回
路（基板電位発生回路）としては、例えば、株式会社工
業調査会1988年１月20日発行、「CMOS回路の使い方
（Ｉ）」の153〜156頁に記載されたものがある。

〔発明が解決しようとする課題〕

しかしながら、従来の基板電位発生回路は、半導体記
憶装置に電源が投入されている間は絶えず動作させる構
成であるため、半導体記憶装置が待機中であっても基板
電位発生回路において電流が流れて、電力が無駄に消費
されてしまうという未解決の課題があった。

この発明は、このような従来の技術が有する未解決の
課題に着目してなされたものであり、寄生容量を低減し
て高速化を図り且つ入力のアンダーシュート等によるノ
イズマージンの低下を防ぐとともに、消費電力が低減さ
れる半導体記憶装置の基板電位調整装置を提供すること
を目的としている。

〔課題を解決するための手段〕

上記目的を達成するために、本発明の半導体記憶装置
の基板電位調整装置は、半導体記憶装置が活性化されて
いるか待機中であるかを電源電位に基づいて判定する判
定手段と、半導体基板に対する逆方向バイアス電圧を発
生する基板電位発生手段と、前記判定手段が前記半導体
記憶装置が活性化されていると判定した場合には前記基
板電位発生手段が発生した逆方向バイアス電圧を前記半
導体基板に供給し且つ前記判定手段が前記半導体記憶装
置が待機中であると判定した場合には前記基板電位発生
手段を停止するとともに外部から供給される接地電位を
前記半導体基板に供給する基板電位調整手段と、を備え
た。

〔作用〕

半導体記憶装置が活性化されている場合には、基板電
位調整手段によって、半導体基板に基板電位発生手段で
発生した逆方向バイアス電圧が供給されるから、高速化
の妨げとなる寄生容量が低減するとともに、入力アンダ
ーシュート等によるノイズマージンの低下が防止でき
る。

一方、半導体記憶装置が待機中の場合には、基板電位
調整手段によって基板電位発生手段が停止されるから、
その基板電位発生手段において電力は消費されない。

また、半導体記憶装置が待機中であれば、基板電位調
整手段は、外部から供給される接地電位を半導体基板に
供給するが、かかる場合には、上記寄生容量や入力のア
ンダーシュート等は問題とならないから、装置の性能に
は悪影響は生じない。むしろ、基板電位を積極的に接地
電位とするから、基板電位がフローティングになること
を防止でき、その結果、ラッチアップや半導体記憶装置
のセル情報の破壊等の好ましくない現象が発生する可能
性を低減できる。

しかも、判定手段は、電源電位に基づいて上記のよう
な判定を行う構成であるため、その判定のために外部か
ら信号を供給する必要がなく従って新たな外部端子を設
ける必要もないし、そのような信号を生成するための回
路をユーザーが設けるようなことも不要である。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第１図乃至第３図は本発明の一実施例を示す図であ
る。

先ず、構成を説明すると、第１図において、電源電位
を検出し、その電源電位が所定電位を越えている場合に
は“L"レベル（論理値“0"）の制御信号φ_Ｓを出力する
とともに、電源電位が所定電位を越えていない場合には
“H"レベル（論理値“1"）の制御信号φ_Ｓを出力する判
定手段としての電源電位検出回路１と、半導体基板（図
示せず）に対する逆バイアス電圧を発生する基板電位発
生手段としての基板電位発生回路２とが設けられてい
て、電源電位検出回路１から出力される制御信号φ
_Ｓが、基板電位発生回路２と、基板電位発生回路２の出
力側及び接地GND間に介在するNMOSトランジスタ（Ｎチ
ャネルMOS型トランジスタ）N₁のゲートとに供給され、
基板電位発生回路２の出力が半導体基板に供給されてい
る。

第２図は、電源電位検出回路１の一例を示す回路図で
ある。

即ち、電源V_CCと接地GNDとの間を、PMOSトランジスタ
（ＰチャネルMOS型トランジスタ）P₁と、複数個のNMOS
トランジスタを接続したトランジスタ列1aとで接続する
とともに、トランジスタ列1aを構成する各NMOSトランジ
スタのゲートにそれぞれのドレイン側の電圧を供給し、
PMOSトランジスタP₁のゲートをNMOSトランジスタN₂を介
して電源V_CCに接続し、さらに、NMOSトランジスタN₂の
ゲートを電源V_CCに接続している。

そして、PMOSトランジスタP₁とトランジスタ列1aとの
間（Ａ点）を、インバータ1b及び1cを介して、インバー
タ1dに接続したものである。

なお、PMOSトランジスタP₁及びインバータ1aを構成す
るNMOSトランジスタの寸法及びしきい値電圧は、電源V
_CCの電位が、所定電圧（例えば、3V）を越えている時に
はＡ点のノードが“H"レベルとなり、所定電圧を越えて
いない時にはＡ点のノードが“L"レベルとなるように選
定する。

また、インバータ1dの低電位側は、接地GNDではな
く、半導体基板の逆方向バイアス電圧V_BB（Ｐ型の半導
体基板であれば、−2.5V程度）を供給している。

第３図は、基板電位発生回路２の一例を示す回路図で
ある。

即ち、インバータ2aの出力側が、偶数段のインバータ
列2bを介して、電位変調回路2cに供給されるとともに、
インバータ列2bの出力がインバータ2aの入力側に接続さ
れている。

従って、インバータ2a及びインバータ列2bによって、
奇数段のインバータをリング状に接続したリングオシレ
ータ2dが構成されている。

そして、インバータ2aの高電位側がPMOSトランジスタ
P₂を介して電源V_CCに接続され、PMOSトランジスタP₂の
ゲートに電源電位検出回路１の出力である制御信号φ_Ｓ
が供給されている。

なお、電位変調回路2cは、リングオシレータ2dから所
定周波数のクロック信号が供給されている間は、半導体
基板の逆方向バイアス電圧を出力する回路である。

次に、本実施例の動作を説明する。

今、半導体記憶装置が活性化されているものとする
と、電源V_CCは高電位（5V程度）に調整されるから、電
源電位検出回路１内のＡ点のノードは“H"レベルとな
り、従って、インバータ1dの出力である制御信号φ
_Ｓは、“L"レベルである逆方向バイアス電圧V_BBとな
る。

従って、基板電位発生回路２の出力側に設けられたNM
OSトランジスタN₁はオフとなり、基板電位発生回路２内
に設けられたPMOSトランジスタP₂はオンとなる。

すると、インバータ2aが作動状態となるから、リング
オシレータ2dは、これを構成するインバータの個数に応
じた周波数のクロック信号を電位変調回路2cに供給す
る。

よって、電位変調回路2cの出力は、半導体基板の逆方
向バイアス電圧V_BBとなり、これが半導体基板に供給さ
れる。

このため、半導体基板の寄生容量が低減して高速化が
図られるし、入力アンダーシュート等によるノイズマー
ジンの低下が防止される。

そして、半導体記憶装置が待機中であれば、メモリセ
ル（図示せず）での消費電力が低減されるように、電源
V_CCの電圧は所定電圧（3V程度）を下回るように調整さ
れるから、電源電位検出回路１のＡ点のノードは“L"レ
ベルとなり、インバータ1dの出力である制御信号φ_Ｓは
“H"レベルとなる。

従って、NMOSトランジスタN₁はオンとなり、PMOSトラ
ンジスタP₂はオフとなる。

すると、NMOSトランジスタN₁がオンであるため、半導
体基板には、外部から供給される電源である接地GNDの
電位が供給される。

この場合、半導体記憶装置が待機中であり、寄生容量
や入力のアンダーシュート等は問題とならないので、装
置の性能には悪影響は生じない。

そして、本実施例のように、半導体記憶装置が待機中
であるときに、半導体基板に接地GNDの電位を積極的に
供給すると、その待機中に基板電位がフローティングに
なることを防止できる。その結果、ラッチアップや半導
体記憶装置のセル情報の破壊等の好ましくない現象が生
じる可能性を低減でき、半導体記憶装置としての信頼性
を損なうこともない。

そして、インバータ2aと電源V_CCとの間が切り離され
るから、リングオシレータ2dは停止して電位変調回路2c
は非作動状態となる。

つまり、半導体記憶装置が待機中であれば、基板電位
発生回路は停止することになるから、無駄な電力は消費
されない。

さらに、本実施例のように、電源電位検出回路１にお
いて、電源V_CCの電位に基づいて半導体記憶装置が活性
化されているか待機中であるかを判定するような構成で
あれば、その判定のために外部から信号を供給する必要
がない。従って、その判定用の信号を供給するために新
たに外部端子を設ける必要もないし、その判定用の信号
を生成するための回路を例えばユーザー等が設ける必要
もないから、コスト的にも有利である。

ここで、本実施例では、NMOSトランジスタN₁及びPMOS
トランジスタP₂によって、基板電位調整手段が構成され
る。

なお、電源電位検出回路１及び基板電位発生回路２の
構成は、いずれも上記実施例に限定されるものではな
く、他の構成であっても構わない。

〔発明の効果〕

以上説明したように、本発明によれば、半導体記憶装
置が活性化されている場合には、半導体基板の寄生容量
が低減して高速化が図られるとともに、入力アンダーシ
ュート等によるノイズマージンの低下が防止されるし、
半導体記憶装置が待機中である場合には、消費電力が低
減され、しかも、その待機中には積極的に基板に接地電
位を供給するから、セル情報が破壊される可能性を低減
でき、半導体記憶装置としての信頼性の損なうこともな
いし、さらに、判定手段は電源電位に基づいて半導体記
憶装置が活性化されているか待機中であるかを判定する
から、コスト的にも有利である、という種々の効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成を示すブロック
図、第２図は電源電位検出回路の一例を示す回路図、第
３図は基板電位発生回路の一例を示す回路図である。１……電源電位検出回路（判定手段）、1a……トランジ
スタ列、1b,1c,1d……インバータ、２……基板電位発生
回路（基板電位発生手段）、2a……インバータ、2b……
インバータ列、2d……リングオシレータ、N₁,N₂……NMO
Sトランジスタ、P₁,P₂……PMOSトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】半導体記憶装置が活性化されているか待機
中であるかを電源電位に基づいて判定する判定手段と、
半導体基板に対する逆方向バイアス電圧を発生する基板
電位発生手段と、前記判定手段が前記半導体記憶装置が
活性化されていると判定した場合には前記基板電位発生
手段が発生した逆方向バイアス電圧を前記半導体基板に
供給し且つ前記判定手段が前記半導体記憶装置が待機中
であると判定した場合には前記基板電位発生手段を停止
するとともに外部から供給される接地電位を前記半導体
基板に供給する基板電位調整手段と、を備えたことを特
徴とする半導体記憶装置の基板電位調整装置。