KR100369277B1 - 회로에서의 전력 소비 절감 장치 및 방법 - Google Patents

회로에서의 전력 소비 절감 장치 및 방법 Download PDF

Info

Publication number
KR100369277B1
KR100369277B1 KR10-1999-0028595A KR19990028595A KR100369277B1 KR 100369277 B1 KR100369277 B1 KR 100369277B1 KR 19990028595 A KR19990028595 A KR 19990028595A KR 100369277 B1 KR100369277 B1 KR 100369277B1
Authority
KR
South Korea
Prior art keywords
voltage
circuit
source
channel transistor
clock speed
Prior art date
Application number
KR10-1999-0028595A
Other languages
English (en)
Other versions
KR20000011721A (ko
Inventor
버틴클라우드엘
톤티윌리엄로버트패트릭
딘알바르안토니오
프라이서윌버데이비드
페리패트릭에드워드
구드나우케니쓰제이
벵트론세바스티앙티
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/120,211 external-priority patent/US6011383A/en
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20000011721A publication Critical patent/KR20000011721A/ko
Application granted granted Critical
Publication of KR100369277B1 publication Critical patent/KR100369277B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/02—Regulating electric characteristics of arcs
    • G05F1/08—Regulating electric characteristics of arcs by means of semiconductor devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

본 발명의 바람직한 실시예에 따라, 불필요한 노드 토글링(node-toggling)을 줄임으로써 전력 소비를 절감시키는 디바이스 및 방법이 제공된다. 본 발명의 바람직한 실시예는 회로가 비활성 상태에 있는 동안 회로의 입력을 전력 소비를 최소화하는 상태로 풀링(pulling)하는 풀업(pull-up) 또는 풀다운(pull-down) 트랜지스터를 이용함으로써 회로에서의 불필요한 노드 토글링을 감소시킨다. 회로 입력을 비활성 중에 높게 또는 낮게 유지함으로써, 해당 회로에서 노드 토글링이 제거되거나 감소된다. 본 발명의 바람직한 실시예에서, 회로 내의 누설이 가장 큰 트랜지스터의 누설 전류에 비례하는 소정의 비활성 시간 이후에 그 회로로의 입력이 모두 풀링된다. 누설 전류에 비례하여 입력 풀링의 타이밍을 맞춤으로써, 풀링 그 자체로 인한 과잉 전력 손실 없이 전력 소비가 최소화된다.

Description

회로에서의 전력 소비 절감 장치 및 방법{DEVICE AND METHOD TO REDUCE POWER CONSUMPTION IN INTEGRATED SEMICONDUCTOR DEVICES USING A LOW POWER GROGGY MODE}
관련 출원
본 출원은 1998년 7월 21일에 출원된 딘(Dean)등에 의한 "LOW POWERING APPARATUS FOR AUTOMATIC REDUCTION OF POWER IN ACTIVE AND STANDBY MODES" 라는 명칭의 미국 특허 출원 제 09/120,211 호(출원인 참조 번호 BU9-97-220)의 일부 계속 출원이며, 본건과 함께 출원되어 있는 딘(Dean)등에 의한 "ASIC LOW POWER ACTIVITY DETECTOR TO CHANGE THRESHOLD VOLTAGE" 라는 명칭의 미국 특허 출원 제 09/159,898호(출원인 참조 번호 BU9-97-204)와 관련되어 있다. 이 두 관련 출원은 등록된 본 양수인에게 양도되어 있으며 본 명세서에서 참조로서 인용된다.
본 발명은 반도체 디바이스(device)에 관한 것으로, 보다 상세하게는 반도체 디바이스에서의 전력 절감에 관한 것이다.
현재 전세계적으로 전자 산업이 크게 번창하게 된 것은 많은 부분 집적 회로 반도체 디바이스에 기인한 바 크다. 집적 반도체 디바이스는 오늘날의 거의 모든 디바이스에서 설계되고 사용되고 있다. 많은 응용예에서 전력 소비는 여러 이유로 인해 매우 중대한 주제가 되고 있다. 예를 들어, 무선 전화와 같은 휴대용 디바이스에 있어서, 전지 수명 및 전지 크기는 설계 상의 주 관심사이다. 소비자는 단 한번의 전지 충전으로 가능한 한 오랫동안 작동하는 휴대용 전자 디바이스를 원하며, 또한 전지를 포함한 디바이스가 가능한 한 소형이고 휴대가 간편하기를 원한다. 따라서, 전지 수명이 연장되고/되거나 전지의 크기가 작아질 수 있도록 디바이스의 전력 소비를 줄이는 것이 절실하게 요구된다.
다른 응용예에서는 전력 소비가 디바이스에 의해 발생된 열의 양에 직접 관련되기 때문에 극히 중요하다. 더 많은 전력을 소비하는 반도체 디바이스가 더 많은 열을 생성한다. 열 민감도가 극히 중요한 요소인 응용예에서, 전력 소비를 줄이면 디바이스에 의해 발생되는 열이 줄어든다.
저 전력 소비를 달성하기 위해, 많은 휴대용 시스템은 비활성 상태에 있는 동안의 전력 소비를 줄이는 휴면 모드(sleep mode) 또는 대기 모드(standby mode)를 갖고 있다. 이 종래 기술에 의한 휴면 모드에서, 시스템의 소정 부분에는 전원이 차단되고 다른 부분은 감소된 클럭 주파수로 동작한다. 시스템의 비핵심적인 부분은 끄고 시스템의 나머지 부분은 감소된 클럭 주파수로 동작시킴으로써 비활성 중의 전력 소비가 줄어든다. 그 다음, 기동 입력 자극이 감지되면, 클럭 주파수가 다시 정상 속도(full-speed)로 복귀하고 시스템의 이전에 꺼졌던 부분에 전원이 다시 인가된다.
이들 시스템이 비활동 중의 전력 소비를 줄이기는 하지만, 이들 시스템 또한 몇몇 단점을 지닌다. 이들 단점 중 하나는 시스템이 휴면 기능으로부터 정상 기능(full functionality)을 복구하는 데 시간 지연이 있다는 점이다. 구체적으로, 휴면 모드 중에는 시스템의 일정 부분이 실질적으로 꺼져 있는 상태이기 때문에, 시스템은 정상 기능이 요구되는 경우에 즉시 응할 수 없다. 그 대신에, 시스템이 휴면 모드중에 꺼져 있던 부분을 켜고, 모든 필요한 데이터를 이전에 꺼져 있던 시스템의 일정 부분에 로딩하거나 그 일정 부분으로부터 언로딩(unloading)한 후에야 시스템의 정상 기능이 복구된다. 휴면 기능으로부터 정상 기능으로 복구되는 데 필요한 이 지연 시간 때문에 기동 입력의 인가시 즉각적인 기능이 요구되는 시스템에는 휴면 모드가 사용될 수 없다.
따라서, 정상 기능으로 즉각적으로 활성화될 수 있는 능력을 유지하면서도 비활성 중의 전력 소비를 줄여 전력 소비를 감소시킬 필요가 있다.
본 발명에 따르면, 정상 기능을 유지하면서도 전력 소비를 줄이는 디바이스 및 방법이 제공된다. 본 발명의 바람직한 실시예에서 디바이스 또는 디바이스의 일정 부분이 반휴면 모드(groggy mode)로 있게됨으로써 전력 소비가 줄어든다. 바람직한 반휴면 모드는 동작 클럭 속도를 감소시키는 단계와 그후 소스-대-바디(source-to-body) 전압 바이어스를 증가시키는 단계를 포함한다. 소스-대-바디 전압 바이어스를 증가시키면 집적 회로 디바이스 트랜지스터의 서브-스레드홀드(sub-threshold) 전류가 감소되어, 감소된 동작 클럭 속도로 정상 기능을 유지하면서도 비활성 상태에 있는 동안의 전력 소비를 크게 줄일 수 있다. 반휴면 모드의 디바이스는 다시 필요한 경우, 감소된 동작 클럭 속도로 기동 입력에 즉각적으로 반응할 수 있다. 이 경우, 소스-대-바디 전압 바이어스는 감소되고 클럭 속도는 정상 동작 레벨로 증가된다. 따라서, 본 발명의 바람직한 실시예에서, 비활성 디바이스는 감소된 속도로 정상 기능을 유지하면서도 전력을 덜 소모하는 반휴면 모드에 들어간다. 따라서 이 디바이스는 필요할 경우 다시 즉각적으로 반응하는 능력을 보유하며 정상 동작 속도로 신속히 되돌아 갈 수 있다.
본 발명의 전술한 특징 및 장점 또는 다른 특징 및 장점은 첨부하는 도면에 도시된 바와 같은 본 발명의 바람직한 실시예의 보다 구체적인 설명으로부터 명확해질 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따라 로직 회로를 반휴면 모드로 설정하거가 반휴면 모드로부터 설정 해제하는 로직 회로 및 메커니즘의 개략도,
도 2는 소스-대-바디 바이어스를 도시하는 예시적인 n 및 p 채널 트랜지스터의 개략도,
도 3은 소스-대-바디 바이어스가 0 mV 및 300 mV일 경우의 게이트 전압에 대한 n 채널 트랜지스터의 드레인 전류를 나타낸 그래프,
도 4는 본 발명의 바람직한 실시예에 따른 예시적인 n 채널 및 p 채널 트랜지스터의 단면도.
도면의 주요 부분에 대한 부호의 설명
102: 회로 104: 천이 감지기
106: 활성 상태 입력부 108: OR 게이트
110: 펄스 신장기 112, 126: 래치
114, 122: 인버터 116, 124: 단일 쇼트
118, 120: 지연기 128: 전압 조정기
130: 2-속도 클럭
본 발명의 바람직한 실시예를 동일한 참조 부호가 동일한 구성 요소를 나타내는 첨부 도면을 참조하여 설명할 것이다.
본 발명에 따르면, 정상 기능을 유지하면서도 전력 소비를 줄이는 장치 및 방법이 제공된다. 본 발명의 바람직한 실시예에서, 디바이스 또는 디바이스의 일정 부분이 비활성 상태에 있는 동안 반휴면 모드(groggy mode)가 됨으로써 전력 소비가 줄어든다. 바람직한 반휴면 모드는 동작 클럭 속도를 감소시키는 단계와 그후 소스-대-바디 전압 바이어스를 증가시키는 단계를 포함한다. 소스-대-바디 전압 바이어스를 증가시키면 디바이스 트랜지스터의 서브-스레드홀드(sub-threshold) 전류가 감소되어, 감소된 동작 클럭 속도로 정상 기능을 유지하면서도 비활성 상태에 있는 동안의 대기 전력 소비를 크게 줄일 수 있다. 반휴면 모드의 디바이스가 다시 동작 모드로 될 경우, 그것은 감소된 동작 클럭 속도에서 입력 자극에 즉시 응답할 수 있다. 이 경우, 소스-대-바디 전압 바이어스는 감소되고 클럭 속도는 정상 동작 레벨로 증가된다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 시스템(100)이 예시되어 있다. 시스템(100)은 회로(102)와 회로(102)를 반휴면 모드로 설정하거나 반휴면 모드로부터 설정 해제하기 위한 반휴면 모드 메커니즘을 포함한다. 반휴면 모드 메커니즘은 천이 감지기(104), 활성 상태 입력(activity input)부(106), OR 게이트(108), 펄스 신장기(110), 인버터(114, 122), 단일 쇼트(single shot)(116, 124), 지연기(118, 120), 래치(112, 126), 전압 조정기(128), 2-속도 클럭(two speed clock)(130)을 포함한다.
시스템(100)의 전반적인 동작은 다음과 같다. 천이 감지기(104), 활성 상태 입력부(106), OR 게이트(108), 펄스 신장기(110)는 활성으로의 신호 천이를 감지하여 회로(102)의 반휴면 모드가 해제되게 하고, 소정의 기간 동안 비활성일 경우 반휴면 모드로 회로(102)를 복귀시키는 신호를 제공한다. 전압 조정기(128)는 회로(102) 내의 트랜지스터의 소스-대-바디 바이어스를 변화시키는데, 비활성 중에 바이어스를 증가시켜 서브-스레드홀드 전류 손실을 줄인다. 2-속도 클럭(130)은 회로(102)의 클럭 속도를 조절하여 회로(102)가 반휴면 모드로 들어가면 클럭 속도를 감소시키고 활동성이 높은 주기에는 정상 속도로 증가시킨다. 인버터(114, 122), 단일 쇼트(116, 124), 지연기(118, 120), 래치(112, 126)는 동작의 순서를 제어한다. 구체적으로, 회로(102)가 반휴면 모드로 들어가면, 이들에 의해 소스-대-바디 바이어스가 증가되기 전에 클럭 속도가 먼저 저하하게 된다. 이와 마찬가지로, 회로의 반휴면 모드가 해제되면, 이들에 의해 클럭 속도가 정규 속도로 증가되기 전에 소스-대-바디 바이어스가 먼저 감소된다.
회로(102)는 비활성 상태에 있는 동안 전력 절감이 바람직하면서도 정상 기능이 즉각적으로 이용 가능해야 하는 임의의 유형의 디바이스를 포함할 수 있다. 이와 같이 회로(102)는 시스템 칩, 마이크로프로세서, 마이크로컨트롤러, 응용 주문형 집적 회로(application specific integrated circuits: ASIC), 디지털 신호 처리기(digital signal processor: DSP), 또는 전력 소비 및 즉각적인 기능이 중요한 요소인 디바이스에 사용되는 임의의 다른 회로를 포함할 수 있다. 따라서 본 발명의 바람직한 실시예는 휴대폰, 개인용 정보 단말기(personal digital assistant: PDA) 및 그 상호 작용이 통상 사용자가 즉각적인 정상 기능을 필요로 하거나 원하는 활발한 활성 상태에 의해 중단되는 긴 비활성 주기를 특징으로 하는 다른 디바이스와 같이 전지를 전원으로 하는 전원 장비에 특히 적용 가능하다.
본 발명의 바람직한 실시예에 있어서, 회로(102) 내의 트랜지스터의 소스-대-바디 전압을 조절하고, 회로(102)의 클럭 속도를 조절함으로써 회로(102)는 반휴면 모드로 들어가거나 반휴면 모드로부터 빠져 나오게 된다. 도 2를 참조하면, 두 개의 예시적인 p 채널 트랜지스터(202, 204) 및 두 개의 예시적인 n 채널 트랜지스터(206, 208)가 개략적으로 도시되어 있다. 대부분의 통상적인 CMOS 회로에서, n 채널 및 p 채널 디바이스의 소스-대-바디 전압 바이어스는 0이다. 전형적으로, 모든 n 채널 트랜지스터의 바디는 그 소스 및 Vss에 직접 연결되어 있는 반면, 모든 p 채널 트랜지스터의 바디는 그 소스 및 Vdd에 직접 연결되어 있다. 이것은 p 채널 트랜지스터(202) 및 n 채널 트랜지스터(206)에 예시되어 있다.
본 발명의 바람직한 실시예에서, 회로(102)의 트랜지스터는 정규 모드(즉, 소스-대-바디 바이어스(VSB)가 0임)와 그리고 반휴면 모드(즉, 소스-대-바디 바이어스(VSB)가 증가됨)에서 동작할 수 있게끔 배선되어 있다. 반휴면 모드에서, 소스-대-바디 전압(VSB)이 증가되어 비활성 기간에 전력 소비를 적게 한다. 이것은 p 채널 트랜지스터(204) 및 n 채널 트랜지스터(208)로 예시되어 있다. p 채널 트랜지스터에서 바디 및 소스를 함께 Vdd에 연결시키는 대신에, 바디를 Vt_p에 접속시켜 바디가 비활성 기간에 Vdd보다 소정의 양만큼 높은 전압에서 구동될 수 있도록 한다. 도 2에 도시한 예에서, p 채널 트랜지스터(204)의 바디는 Vdd이상인 300 mV 높은 전압으로 구동되며, 따라서 VSB는 -300 mV가 된다. 마찬가지로, n 채널 트랜지스터에서 바디 및 소스를 함께 VSS에 연결시키는 대신에, 바디를 Vt_n에 접속시켜 비활성 기간에 VSS보다 소정의 양만큼 낮은 전압에서 구동될 수 있도록 한다. 도 2에 도시한 예에서, 바디는 VSS보다 300 mV 낮은 전압으로 구동되며 따라서 VSB는 300 mV가 된다. 바디와 소스 사이의 바이어스를 증가시킴으로써, 트랜지스터의 서브-스레드홀드 전류는 비활성 기간에 크게 감소한다.
활성 주기 중에, Vt_p는 Vdd로 설정될 수 있어서 p 채널 트랜지스터가 정상 속도로 동작할 수 있도록 VSB는 0이 된다. 이와 유사하게, Vt_n은 VSS로 설정될 수 있어서 n 채널 트랜지스터가 정상 속도로 동작할 수 있도록 VSB는 0이 된다.
비활성 기간에에 바디와 소스 사이에 인가되는 바이어스의 양(VSB)은 여러 가지 요소를 고려하여 선택하는 것이 바람직하다. 전형적으로, 반휴면 모드가 해제될 때 걸리는 시간과 서브-스레드홀드 전류의 감소분을 고려하여 VSB를 증가시키는 것이 바람직하다. 일예로, 300 mV의 바람직한 VSB는 전형적으로 반휴면 모드로부터 빠져나오는 데 걸리는 시간을 과도하게 증가시키지 않고도 서브-스레드홀드 전류를 약 100분의 1 정도로 감소시킬 수 있을 것이다.
도 3을 참조하면, 그래프는 소스-대-바디 바이어스가 0 mV와 300 mV인 예시적 트랜지스터에서의 게이트 전압(VG)에 대한 n 채널 드레인 전류(ID)를 나타낸다. 이 그래프는 소스-대-바디 바이어스가 증가함에 따라 전체 동작 범위에 걸쳐 어떻게 드레인 전류가 감소하는지를 나타낸다. 곡선의 위쪽 부분(ID가 10-6보다 큰 부분)은 트랜지스터가 활성 또는 온(on)일 때의 드레인 전류를 도시한다. 곡선의 아래쪽 부분(ID가 10-6보다 작은 부분)은 트랜지스터가 비활성 또는 오프(off)일 때의 드레인 전류를 도시한다. 오프 상태에서 트랜지스터를 통해 흐르는 전류는 일반적으로 서브-스레드홀드 전류로 지칭된다. 집적 회로 디바이스 내의 모든 트랜지스터에는 비활성 기간에 어느 정도의 서브-스레드홀드 전류가 흐른다. 서브-스레드홀드 전류는 전형적으로 트랜지스터가 온일 때 흐르는 전류 보다 몇 백배 작다. 서브-스레드홀드 전류는 많은 응용 분야에서 고려하지 않아도 될 정도로 충분히 작다. 그러나, 소형의 전지를 전원으로 하는 디바이스와 같은 몇몇 응용예에서는, 각 트랜지스터에 의해 소실되는 서브-스레드홀드 전류의 축적은 비활성 기간에 심각한 전력 소모를 가져오게 된다.
도 3에 도시한 바와 같이, VSB를 증가시킴으로써 트랜지스터는 반휴면 모드로 들어가고 서브-스레드홀드 전류는 비활성 기간에 크게 줄어든다. 도 3에 n 채널 드레인 전류가 VSB=0 mV 및 VSB=300 mV인 경우에 대해 도시되어 있다. 이 예에서, VSB=300 mV인 트랜지스터 대한 드레인 전류, 특히 서브-스레드홀드 전류는 약 100 배 정도 감소한다. 이에 따라, 비활성 기간에 전력 소비가 크게 감소하게 된다.
다시 도 1을 참조하면, 바람직한 반휴면 모드 메커니즘은 회로(102) 내의 트랜지스터의 소스-대-바디 전압을 조절하고 회로(102)의 클럭 속도를 조절함으로써 회로(102)를 반휴면 모드로 들어가게 하기도 하고 반휴면 모드로부터 빠져 나오게 하기도 한다. 정상 모드에서 VSB=0 mV이며 트랜지스터가 정상 속도로 동작하도록 2-속도 클럭(130)이 설정된다. 반휴면 모드에서, n 및 p 디바이스 내의 VSB가 증가하여 훨씬 낮은 서브-스레드홀드 전류를 소비하고 2-속도 클럭(130)이 더 낮은 속도에서 동작하도록 설정된다.
천이 감지기(104)는 회로(102)의 소정 출력을 모니터(moniter)하도록 접속되어 있다. 바람직하게는, 천이 감지기(104)는 회로(102)가 반휴면 모드로부터 빠져나오는 게 바람직한 회로(102) 상의 활성 상태를 나타내는 신호 천이를 갖는 출력에 접속된다. 천이 감지기(104)의 출력은 OR 게이트(108)를 경유하여 펄스 신장기(110)로 접속된다. 이에 따라, 신호 천이가 임의의 천이 감지기(104)에 의해 감지되면 펄스 신장기(110)는 OR 게이트(108)를 통해 세트 입력을 수신한다.
천이 감지기(104)로 회로(102)의 출력을 모니터하는 것에 부가하여, 하나 이상의 활성 상태 입력(106) 또한 OR 게이트(108)를 통해 펄스 신장기(110)에 접속될 수 있다. 활성 상태 입력(106)은 회로(102)를 반휴면 모드로부터 빠져 나오게 하는 것이 바람직한 활성 상태를 나타내는 임의의 신호 유형을 포함할 수 있다. 이와 같이, 활성 상태 입력부(106)는 메모리 액세스 신호, 제어 신호, 데이터 유효 신호, 또는 특정 응용예에서의 앞으로의 활성 상태를 나타내는 임의의 다른 신호를 포함할 수 있다.
따라서, (천이 감지기(104)의 출력 또는 활성 상태 입력부(106)로부터) 회로(102) 내의 활성 상태를 나타내는 천이가 발생하면, 펄스 신장기(110)는 OR 게이트(108)를 통해 세트(set) 입력을 수신한다. 본 발명의 바람직한 실시예에서, 펄스 신장기(110)는 OR 게이트(108)의 출력 펄스의 선단으로부터 시작하여 소정의 시간 주기에 걸쳐 그 출력 펄스의 폭을 연장시킨다. 따라서 펄스 신장기(110)의 출력은 활성 상태를 나타내는 신호 천이가 존재할 때마다 소정의 시간 동안 활성 상태일 것이다. 펄스 신장기(110)가 활성 신호를 연장시키는 시간의 양은 구체적인 응용예에 따라 달라질 것이다. 구체적으로, 연장 시간의 양은 매우 짧은 비활성 주기(예를 들어 하나의 비활성 클럭 사이클)가 빈번히 발생하는 동안 회로(102)가 반휴면 모드로 들어가지 않게 신호를 충분히 길게 연장하도록 선택될 것이다. 역으로, 연장 시간의 양이 너무 커서 정상 모드에서 회로(102)를 너무 오랫동안 동작시킴으로써 전력을 낭비하도록 연장 시간이 선택되지는 않을 것이다. 예를 들면, 펄스 신장기(110)에 의해 10 내지 100 클럭 사이클 사이에서 신호가 연장되는 것이 일반적으로 바람직하다.
펄스 신장기(110)의 출력은 회로(102)가 반휴면 모드에 있는지 또는 정상 모드에 있는지를 제어한다. 펄스 신장기(110)이 출력이 로우(low)가 되면, 회로(102)의 클럭 속도는 2-속도 클럭(130)에 의해 보다 낮은 속도로 감소된 후, 전압 조정기(128)에 의해 회로(102) 내의 소스-대-바디 바이어스가 증가됨으로써 회로(102)가 반휴면 모드로 들어간다. 펄스 신장기(110)의 출력이 하이(high)가 되면, 전압 조정기(128)에 의해 회로(102) 내의 트랜지스터의 소스-대-바디 바이어스가 감소된 후, 회로(102)의 클럭 속도가 2-속도 클럭(130)에 의해 정상 동작 속도로 변경된다.
구체적으로, 펄스 신장기(110)의 출력이 하이(high)가 되면, 전압 조정기(128)가 회로(102) 내의 n 채널 및 p 채널 트랜지스터 모두에 대해 소스-대-바디 바이어스를 0으로 감소시키도록 래치(112)가 세트된다. 이것은 바람직하게는 Vdd와 동일한 전압 Vt_p를 p 채널 디바이스 바디에 제공하고 VSS와 동일한 전압 Vt_n을 n 채널 디바이스 바디에 제공함으로써 수행된다. 펄스 신장기(110) 출력은 단일 쇼트(124) 및 지연기(120)를 통과한 후에 래치(126)를 세트하여 2-속도 클럭이 정상적인 높은 속도로 동작하게 변경시킨다. 이 지연기(120)는 소스-대-바디 바이어스가 0으로 안정화된 후에야 2-속도 클럭(130)이 고속으로 스위칭되는 것을 보장하도록 바람직하게 제공된다. 이에 따라 고속 클럭이 활성화되기 전에 회로(102) 내의 트랜지스터가 고속으로 동작할 수 있는 능력을 갖게 된다. 단일 쇼트(116)는 바람직하게 지연 경로에 포함되어 펄스 신장기(110)로부터의 후속 펄스와 간섭하지 않을 잘 정의된 짧은 리세트(reset) 펄스를 래치(112)에 제공한다. 바람직하게는 회로(102) 동작이 처음의 몇 사이클에서만 보다 저속으로 이루어지며, 이것은 전형적으로 어떠한 사용자도 감지할 수 없을 것이라는 점에 주목해야 한다.
회로(102)가 소정의 시간 동안 비활성 상태에 있게 되면, 펄스 신장기(110) 출력은 로우가 된다. 인버터(122)는 이 천이를 반전시키고 래치(126)를 리세트한다. 이에 의해 2-속도 클럭이 낮은 반휴면 모드 속도로 변경된다. 펄스 신장기(110) 출력은 또한 인버터(114)에 의해 반전되어 단일 쇼트(116)로 인가되는데, 단일 쇼트(116)는 짧은 펄스를 발생시킨다. 지연기(118)를 통과한 후, 단일 쇼트(116) 펄스는 래치(112)를 리세트 하여 전압 조정기(128)가 소스-대-바디 바이어스 전압을 증가시키게 한다. 이것은 Vdd보다 소정의 양만큼 큰 전압 Vt_p를 p 채널 디바이스의 바디에 제공하고 VSS보다 소정의 양만큼 작은 전압 Vt_n을 n 채널 디바이스의 바디에 제공함으로써 바람직하게 수행된다. 예를 들어, Vdd보다 300 mV 높은 Vt_p를 p 채널 디바이스에 인가하면 -300 mV의 VSB가 생성된다. VSS보다 300 mV 낮은 Vt_n을 n 채널 디바이스에 인가하면 300 mV인 VSB가 생성된다.
지연기(118)는 2-속도 클럭(130) 출력이 낮은 속도에서 안정화된 후에야 소스-대-바디 바이어스가 증가되는 것이 보장되도록 바람직하게 제공된다. 이것은 소스-대-바디 바이어스를 증가시키면 스레드홀드 전압이 증가하여 디바이스가 저속화되기 때문에 수행되는 것이다. 2-속도 클럭(130)이 낮은 속도에서 안정화된 후에만 소스-대-바디 바이어스가 증가되도록 함으로써 성능이 저하된 트랜지스터가 높은 속도의 클럭으로 동작할 필요가 없게 된다. 단일 쇼트(124)는 바람직하게 지연 경로에 포함되어 펄스 신장기(110)로부터의 후속 펄스와 간섭하지 않을 잘 정의된 짧은 세트 펄스를 래치(126)에 제공한다.
따라서, 활성 상태가 회로(102) 내에서 감지되면, 회로(102)는 소스-대-바디 바이어스를 0으로 변경한 후, 동작 클럭 속도를 정규의 정상 속도로 변경함으로써 반휴면 모드로부터 빠져나온다. 회로(102)가 소정의 시간 동안 비활성이면, 동작 클럭 속도가 저하된 후 소스-대-바디 바이어스는 증가되어 서브-스레드홀드 전류를 감소시킨다.
도 4를 참조하면, 반도체 기판(402) 내에 형성된 n 채널 트랜지스터(404) 및 p 채널 트랜지스터(406)의 단면도가 도시되어 있다. 본 발명의 바람직한 실시예에서, 트랜지스터의 소스-대-바디 바이어스는 바디 콘택트를 사용하여 증가된다. 구체적으로, n 채널 트랜지스터의 소스-대-바디 바이어스는 콘택트(410)와 같은 콘택트를 이용하여 n 채널 디바이스의 바디에 전압 Vt_n을 인가함으로써 증가된다. 전술한 바와 같이, 이것은 콘택트(412)와 같은 n 채널 소스 콘택트에 인가된 VSS보다 낮은 전압 Vt_n을 바디 콘택트에 인가함으로써 바람직하게 수행된다. 이와 유사하게, p 채널 트랜지스터의 소스-대-바디 바이어스는 콘택트(420)와 같은 바디 콘택트를 사용하여 p 채널 디바이스의 바디에 전압 Vt_p를 인가함으로써 증가된다. 전술한 바와 같이, 이것은 콘택트(422)와 같은 p 채널 소스 콘택트에 인가되는 Vdd보다 높은 전압 Vt_p를 바디 콘택트에 인가함으로써 바람직하게 수행된다.
트랜지스터가 정상 모드에서 동작할 때, 콘택트(410)에 인가되는Vt_n은 VSS로 설정되고 콘택트(420)에 인가되는 Vt_p는 Vdd로 설정되어, 소스-대-바디 바이어스가 0이 된다.
본 발명의 바람직한 실시예는 표준 CMOS 기술에 용이하게 구현될 수 있는 장점을 갖는다는 것을 이해해야 할 것이다. 구체적으로, 대부분의 종래의 CMOS 기술에 있어서, 모든 n 채널 트랜지스터 소스 및 바디는 함께 Vss에 연결되어 있다. 마찬가지로 모든 p 채널 트랜지스터 소스 및 바디는 함께 Vdd에 연결되어 있다. 본 발명의 바람직한 실시예를 구현하기 위해, 모든 n 채널 소스가 함께 VSS에 연결된 상태를 유지하고 모든 n 채널 바디는 함께 Vt_n에 연결될 수 있다. 마찬가지로, p 채널 소스 모두가 함께 Vdd에 연결된 상태를 유지하며 모든 p 채널 바디는 함께 Vt_p에 연결될 수 있다. 따라서, 모든 n 채널 트랜지스터 바디의 바이어스는 함께 조정되고 모든 p 채널 트랜지스터 바디의 바이어스도 함께 조정된다. 이에 따라 개별적인 트랜지스터 문턱값 조정이 요구되어 실리콘-온-절연체(silicon-on-insulator: SOI) 기법에서 발견될 수 있는 것과 같은 격리된 바디 구조를 필요로 하는 다른 기법과는 반대로 표준 CMOS 기법을 이용하여 본 발명의 바람직한 실시예를 구현할 수 있게 된다.
물론 다른 실시예에 있어서는, 칩 상의 다수의 디바이스의 일부분에 대해서만 소스-대-바디 바이어스를 조정하는 게 바람직할 수도 있다. 이 경우에, 반휴면 모드로 들어갈 부분을 칩의 나머지 부분으로부터 격리시키기 위한 메커니즘이 필요할 것이다. 이것은 어떠한 유형의 SOI 기법을 이용해서도 구현할 수 있다. 또한, 이것은 다수의 웰(well) 내에 형성된 벌크(bulk) CMOS를 이용하여 달성될 수 있다. 이와 같은 구현의 예는 1997년 5월 30일에 출원되어 계류 중인 "Method of Forming Self-Aligned Halo-Isolated Wells"라는 명칭의 미국 특허 출원 제 08/866,674호에 개시되어 있으며, 이출원은 IBM(International Business Machines Corporation)사에 양도되어 있고 본 명세서에서 참조로서 인용된다. 이 특허 출원은 자기 정렬 이중 웰 구조를 형성하기 위한 방법을 개시하고 있으며, 디바이스의 일부분만이 반휴면 모드로 들어갈 필요가 있는 경우에 본 발명을 구현하는데 이용될 수 있다. 통상적으로, CMOS 기법은 기판이 구분되지 않으면 공통 기판 전압을 공유할 트랜지스터를 격리하는데 따른 어려움 때문에 기판 구분형 응용예에 이용될 수 없었다. 그러나, 전술한 특허 출원에서 제공된 해법을 이용하면 신규한 본원 발명에 대한 구현이 이루어질 수 있다.
본 발명의 특정한 실시예를 참조하여 본 발명을 상세히 설명하고 기술하였지만, 당업자라면 본 발명의 사상과 범주 내에서 형태 및 세부 사항에 대해 다양한 변형이 이루어질 수 있음을 알 수 있을 것이다. 또한 도면에서 다양한 도전체를 단일 라인으로서 도시하고 있으나 이들 도전체를 제한적 의미에서 그렇게 도시한 것이 아니며, 당업자에게 당연한 바와같이 이들 도전체가 다수의 도전체를 포함할 수 있는 것 또한 이해할 수 있을 것이다. 또한, 당업자는 본 발명이 다른 격리 기법(예를 들어 LOCOS, 요부형 산화물(Recessed Oxide: ROX) 등), 웰 및 기판 기법, 도펀트 유형, 에너지 및 종(species)에 대해서도 적용될 수 있음을 이해할 수 있을 것이다. 본 발명의 사상이 다른 반도체 기술(예를 들면 BiCMOS, 바이폴라, SOI, 실리콘 게르마늄(SiGe))에도 적용 가능하다는 것을 또한 이해할 수 있을 것이다.
본 발명에 따르면, 반도체 디바이스에 있어서, 비활성 주기 동안 디바이스 또는 디바이스의 일부를 반휴면 모드에 들어가게 함으로써 정상 기능을 유지하면서도 전력 소비를 줄이되, 필요할 경우 즉각적으로 반응하는 능력을 보유하여 정상 동작 속도로 신속히 되돌아 갈 수 있는 전력 소비 절감 장치 및 방법이 제공된다.

Claims (34)

  1. 동작 클럭 속도 및 다수의 트랜지스터를 갖는 회로 내에서 전력 소비를 절감시키는 장치에 있어서,
    상기 회로가 소정의 시간 동안 비활성 상태인 경우 상기 회로의 상기 동작 클럭 속도를 감소시키고, 상기 회로의 동작을 감소된 클럭 속도로 유지시키는 클럭 속도 조절 메커니즘과,
    상기 동작 클럭 속도가 감소된 다음에 상기 다수의 트랜지스터의 소스-대-바디 전압을 증가시키는 소스-대-바디 전압 조절 메커니즘
    을 포함하는 전력 소비 절감 장치.
  2. 제 1 항에 있어서,
    상기 회로가 활성 상태가 되면, 상기 소스-대-바디 전압 조절 메커니즘이 상기 다수의 트랜지스터의 상기 소스-대-바디 전압을 감소시키는 전력 소비 절감 장치.
  3. 제 2 항에 있어서,
    상기 회로가 활성 상태가 되면, 상기 소스-대-바디 전압 조절 메커니즘이 상기 소스-대-바디 전압을 감소시킨 다음에 상기 클럭 속도 조절 메커니즘이 상기 동작 클럭 속도를 증가시키는 전력 소비 절감 장치.
  4. 제 1 항에 있어서,
    상기 소스-대-바디 전압 조절 메커니즘이 n 채널 트랜지스터 바디에 제 1 전압을 제공하고 p 채널 트랜지스터 바디에 제 2 전압을 제공하는 전압 조정기를 더 포함하는 전력 소비 절감 장치.
  5. 제 3 항에 있어서,
    상기 소스-대-바디 전압 조절 메커니즘이 n 채널 트랜지스터 바디의 소스 전압과 동일한 전압을 상기 n 채널 트랜지스터 바디에 공급하고, p 채널 트랜지스터 바디의 소스 전압과 동일한 전압을 상기 p 채널 트랜지스터 바디에 공급함으로써 상기 소스-대-바디 전압을 감소시키는 전력 소비 절감 장치.
  6. 제 1 항에 있어서,
    상기 클럭 속도 조절 메커니즘이 제 1 클럭 속도 및 상기 감소된 클럭 속도에서 클럭 신호를 제공할 수 있는 클럭을 포함하고, 상기 제 1 클럭 속도는 상기 트랜지스터의 상기 소스-대-바디 전압이 0일 때 상기 회로를 동작시키는 보다 빠른 클럭 속도를 포함하고, 상기 감소된 클럭 속도는 상기 트랜지스터의 상기 소스-대-바디 전압이 증가될 때 상기 회로를 동작시키는 보다 느린 클럭 속도를 포함하는 전력 소비 절감 장치.
  7. 제 1 항에 있어서,
    상기 회로에 접속되어 상기 회로가 활성 상태일 때를 감지하는 활성 상태 감지 메커니즘을 더 포함하는 전력 소비 절감 장치.
  8. 제 7 항에 있어서,
    상기 활성 상태 감지 메커니즘은 상기 회로가 활성 상태일 때 활성 상태 신호를 제공하며, 상기 회로가 더 이상 활성 상태가 아니게 된 후에도 소정의 시간 동안 상기 활성 상태 신호를 지속적으로 제공하는 전력 소비 절감 장치.
  9. 제 7 항에 있어서,
    상기 활성 상태 감지 메커니즘이 다수의 천이 감지기와 펄스 신장기를 포함하고, 상기 다수의 천이 감지기는 상기 회로의 다수의 출력에 결합되어 상기 회로가 활성 상태인 때를 감지하며, 또한 상기 다수의 천이 감지기가 상기 펄스 신장기에 결합되고 상기 펄스 신장기가 상기 천이 감지기에 의해 활성 상태인 것을 감지한 때 및 그 이후 소정의 시간 동안 신호를 제공하는 전력 소비 절감 장치.
  10. 제 9 항에 있어서,
    세트 입력과 리세트 입력을 갖는 제 1 래치를 더 포함하고, 상기 제 1 래치가 상기 세트 입력으로서 펄스 신장기 출력을 수신하고, 상기 리세트 입력으로서 지연된 펄스 신장기 출력의 반전값(complement)을 수신하며, 상기 소스-대-바디 전압 조절 메커니즘으로 신호를 출력하는 전력 소비 절감 장치.
  11. 제 10 항에 있어서,
    세트 입력과 리세트 입력을 갖는 제 2 래치를 더 포함하고, 상기 제 2 래치가 상기 리세트 입력으로서 펄스 신장기 출력의 반전값을 수신하고, 상기 세트 입력으로서 지연된 펄스 신장기 출력을 수신하며, 상기 클럭 속도 조절 메커니즘으로 신호를 출력하는 전력 소비 절감 장치.
  12. 삭제
  13. 삭제
  14. 동작 클럭 속도 및 다수의 트랜지스터를 갖는 회로 내에서 전력 소비를 절감 시키는 장치에 있어서,
    상기 회로가 소정의 시간 동안 비활성 상태인 경우 상기 회로의 동작 클럭 속도를 감소시키고 상기 회로의 동작을 감소된 클럭 속도로 유지시키며, 상기 회로가 활성 상태가 되면 상기 동작 클럭 속도를 증가시키는 클럭 속도 조절 메커니즘과,
    상기 회로가 소정의 시간 동안 비활성 상태인 경우 상기 동작 클럭 속도가 감소된 다음에 상기 다수의 트랜지스터의 소스-대-바디 전압을 증가시키고, 상기 회로가 활성 상태가 되면 상기 동작 클럭 속도가 증가되기 전에 상기 다수의 트랜지스터의 상기 소스-대-바디 전압을 감소시키는 소스-대-바디 전압 조절 메커니즘을 포함하는 전력 소비 절감 장치.
  15. 제 14 항에 있어서,
    상기 소스-대-바디 전압 조절 메커니즘이 전압 조정기를 더 포함하고, 상기 전압 조정기는 n 채널 트랜지스터 바디에 제 1 전압을 제공하고 p 채널 트랜지스터 바디에 제 2 전압을 제공하는데, 상기 소스-대-바디 전압이 감소되면 상기 제 1 전압은 상기 n 채널 트랜지스터의 소스 전압과 실질적으로 동일하고 상기 제 2 전압은 상기 p 채널 트랜지스터의 소스 전압과 실질적으로 동일하며, 상기 소스-대-바디 전압이 증가되면 상기 제 1 전압은 상기 n 채널 트랜지스터의 상기 소스 전압 보다 높고 상기 제 2 전압은 상기 p 채널 트랜지스터의 상기 소스 전압 보다 낮은 전력 소비 절감 장치.
  16. 제 15 항에 있어서,
    상기 소스-대-바디 전압이 증가되면 상기 제 1 전압은 상기 n 채널 트랜지스터의 상기 소스 전압 보다 약 200 내지 500 mV 정도 높고, 상기 제 2 전압은 상기 p 채널 트랜지스터의 상기 소스 전압 보다 약 200 내지 500 mV 정도 낮은 전력 소비 절감 장치.
  17. 제 15 항에 있어서,
    상기 소스-대-바디 전압이 증가되면 상기 제 1 전압은 서브-스레드홀드 전류를 약 100분의 1 미만으로 감소시키도록 선택된 양만큼 상기 n 채널 트랜지스터의 상기 소스 전압 보다 높은며, 상기 소스-대-바디 전압이 증가되면 상기 제 2 전압은 서브-스레드홀드 전류를 약 100분의 1 미만으로 감소시키도록 선택된 양만큼 상기 p 채널 트랜지스터의 상기 소스 전압 보다 낮은 전력 소비 절감 장치.
  18. 제 14 항에 있어서,
    상기 회로가 활성 상태인 때를 감지하는 활성 상태 감지 메커니즘을 더 포함하고, 상기 활성 상태 감지 메커니즘이 상기 회로가 활성 상태일 때와 상기 회로가 더 이상 활성 상태가 아니게 된 후 소정의 시간 동안 활성 상태 신호를 제공하는 전력 소비 절감 장치.
  19. 제 18 항에 있어서,
    상기 활성 상태 감지 메커니즘이 다수의 천이 감지기와 펄스 신장기를 포함하고, 상기 다수의 천이 감지기는 상기 회로의 다수의 출력에 결합되어 상기 회로가 활성 상태인 때를 감지하며, 또한 상기 다수의 천이 감지기가 상기 펄스 신장기에 결합되어 상기 펄스 신장기는 상기 천이 감지기에 의해 활성 상태가 감지된 때 및 그 후 소정의 시간 동안 신호를 제공하는 전력 소비 절감 장치.
  20. 제 19 항에 있어서,
    세트 입력과 리세트 입력을 갖는 제 1 래치와 세트 입력과 리세트 입력을 갖는 제 2 래치를 더 포함하고,
    상기 제 1 래치는 상기 세트 입력으로서 펄스 신장기 출력을 수신하고, 상기 리세트 입력으로서 지연된 펄스 신장기 출력의 반전값을 수신하며, 상기 소스-대-바디 전압 조절 메커니즘을 제어하기 위한 신호를 출력하고,
    상기 제 2 래치는 상기 리세트 입력으로서 펄스 신장기 출력 반전값을 수신하고, 상기 세트 입력으로서 지연된 펄스 신장기 출력을 수신하며, 상기 클럭 속도 조절 메커니즘으로 신호를 출력하는 전력 소비 절감 장치.
  21. 삭제
  22. 삭제
  23. 동작 클럭 속도 및 다수의 트랜지스터를 갖는 회로에서 비활성 상태 중에 전력 소비를 절감시키는 방법에 있어서,
    상기 회로가 소정의 시간 동안 비활성 상태인 경우 상기 회로의 동작 클럭 속도를 감소시키고 상기 회로의 동작을 감소된 클럭 속도로 유지시키는 단계와,
    상기 동작 클럭 속도가 감소된 다음에 상기 다수의 트랜지스터의 소스-대-바디 전압을 증가시키는 단계
    을 포함하는 전력 소비 절감 방법.
  24. 제 23 항에 있어서,
    상기 회로가 다시 활성 상태가 되면 상기 다수의 트랜지스터의 상기 소스-대-바디 전압을 감소시키는 단계를 더 포함하는 전력 소비 절감 방법.
  25. 제 24 항에 있어서,
    상기 회로가 다시 활성 상태가 되면, 상기 다수의 트랜지스터의 상기 소스-대-바디 전압을 감소시키는 단계 이후에 상기 동작 클럭 속도를 증가시키는 단계를 더 포함하는 전력 소비 절감 방법.
  26. 제 23 항에 있어서,
    상기 다수의 트랜지스터의 상기 소스-대-바디 전압을 증가시키는 상기 단계가, n 채널 트랜지스터 바디에 제 1 전압을 제공하고 p 채널 트랜지스터 바디에 제 2 전압을 제공하는 단계를 포함하는 전력 소비 절감 방법.
  27. 제 26 항에 있어서,
    상기 제 1 전압은 n 채널 트랜지스터의 소스 전압보다 높은 전압을 포함하고, 상기 제 2 전압은 p 채널 트랜지스터 바디의 소스 전압보다 낮은 전압을 포함하는 전력 소비 절감 방법.
  28. 제 24 항에 있어서,
    상기 다수의 트랜지스터의 상기 소스-대-바디 전압을 감소시키는 상기 단계가, n 채널 트랜지스터의 소스 전압과 실질적으로 동일한 전압을 n 채널 트랜지스터 바디에 제공하고, p 채널 트랜지스터의 소스 전압과 실질적으로 동일한 전압을 p 채널 트랜지스터 바디에 제공하는 단계를 포함하는 전력 소비 절감 방법.
  29. 제 23 항에 있어서,
    상기 회로가 소정의 시간 동안 비활성 상태인 경우 상기 회로의 동작 클럭 속도를 감소시키는 상기 단계가, 천이에 대한 상기 회로의 출력을 모니터(moniter)하는 단계와 상기 회로의 출력이 소정의 시간 동안 비활성 상태인 경우 비활성 상태 신호를 제공하는 단계를 포함하는 전력 소비 절감 방법.
  30. 제 29 항에 있어서,
    비활성 상태 신호를 제공하는 상기 단계가 상기 회로의 출력에서 천이가 감지되면 신호를 펄스 신장기에 입력하는 단계를 포함하는 전력 소비 절감 방법.
  31. 제 30 항에 있어서,
    제 1 래치를 상기 펄스 신장기의 출력에 의해 세트하고 지연된 펄스 신장기 출력 반전값에 의해 리세트하는 단계와,
    제 2 래치를 상기 펄스 신장기의 지연된 출력에 의해 세트하고 펄스 신장기 출력 반전값에 의해 리세트하는 단계
    를 더 포함하는 전력 소비 절감 방법.
  32. 제 23 항에 있어서,
    상기 클럭 속도를 감소시키는 상기 단계가 제 1 클럭 속도 및 상기 감소된 클럭 속도에서 클럭 신호를 제공할 수 있는 클럭을 제공하는 단계를 포함하고, 상기 제 1 클럭 속도는 상기 트랜지스터의 상기 소스-대-바디 전압이 0일 때 상기 회로를 동작시키는 보다 빠른 클럭 속도를 포함하고, 상기 감소된 클럭 속도는 상기 트랜지스터의 상기 소스-대-바디 전압이 증가될 때 상기 회로를 동작시키는 보다 느린 클럭 속도를 포함하는 전력 소비 절감 방법.
  33. 동작 클럭 속도, 다수의 n 채널 트랜지스터, 다수의 p 채널 트랜지스터를 갖는 회로 내에서 비활성 기간에 정상 기능(full functionality)을 유지하면서도 전력 소비를 절감시키는 방법에 있어서,
    상기 회로가 소정의 시간 동안 비활성 상태인 경우 상기 회로의 동작 클럭 속도를 감소시키고 상기 회로의 동작을 감소된 클럭 속도로 유지시키는 단계와,
    상기 동작 클럭 속도가 감소된 후에, 상기 n 채널 트랜지스터의 바디 전압을 증가시키고 상기 p 채널 트랜지스터의 바디 전압을 감소시키는 단계와,
    상기 회로가 다시 활성 상태가 되면, 상기 n 채널 트랜지스터의 상기 바디 전압을 상기 n 채널 트랜지스터의 소스 전압과 실질적으로 동일하도록 감소시키고 상기 p 채널 트랜지스터의 상기 바디 전압을 상기 p 채널 트랜지스터의 소스 전압과 실질적으로 동일하도록 증가시키는 단계와,
    상기 회로가 다시 활성 상태가 되면, 상기 n 채널 트랜지스터의 상기 바디 전압이 감소되고 상기 p 채널 트랜지스터의 상기 바디 전압이 증가된 후에 상기 동작 클럭 속도를 증가시키는 단계
    를 포함하는 전력 소비 절감 방법.
  34. 제 33 항에 있어서,
    상기 회로가 소정의 시간 동안 비활성 상태인 경우 상기 회로의 동작 클럭 속도를 감소시키는 상기 단계가, 천이에 대한 상기 회로의 출력을 모니터하는 단계와 상기 회로가 소정의 시간 동안 비활성 상태인 경우 비활성 상태 신호를 제공하는 단계를 포함하는 전력 소비 절감 방법.
KR10-1999-0028595A 1998-07-21 1999-07-14 회로에서의 전력 소비 절감 장치 및 방법 KR100369277B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US09/120,211 US6011383A (en) 1998-07-21 1998-07-21 Low powering apparatus for automatic reduction of power in active and standby modes
US9/120,211 1998-07-21
US09/120,211 1998-07-21
US9/159,861 1998-09-24
US09/159,861 1998-09-24
US09/159,861 US6097243A (en) 1998-07-21 1998-09-24 Device and method to reduce power consumption in integrated semiconductor devices using a low power groggy mode

Publications (2)

Publication Number Publication Date
KR20000011721A KR20000011721A (ko) 2000-02-25
KR100369277B1 true KR100369277B1 (ko) 2003-01-24

Family

ID=26818158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0028595A KR100369277B1 (ko) 1998-07-21 1999-07-14 회로에서의 전력 소비 절감 장치 및 방법

Country Status (2)

Country Link
US (1) US6097243A (ko)
KR (1) KR100369277B1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19911463C1 (de) * 1999-03-15 2001-02-08 Siemens Ag Leseverstärkeranordnung mit Feldeffekttransistor mit kurzer Kanallänge und einstellbarer Einsatzspannung
US7120143B1 (en) * 1999-09-15 2006-10-10 8X8, Inc. Voice-over Internet protocol processor
US7120804B2 (en) * 2002-12-23 2006-10-10 Intel Corporation Method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias including maintaining a substantially constant operating frequency
US7444524B2 (en) * 2002-12-30 2008-10-28 Intel Corporation Dynamic voltage transitions
US7294877B2 (en) 2003-03-28 2007-11-13 Nantero, Inc. Nanotube-on-gate FET structures and applications
WO2005019793A2 (en) 2003-05-14 2005-03-03 Nantero, Inc. Sensor platform using a horizontally oriented nanotube element
CA2528804A1 (en) * 2003-06-09 2005-01-06 Nantero, Inc Non-volatile electromechanical field effect devices and circuits using same and methods of forming same
US7274064B2 (en) * 2003-06-09 2007-09-25 Nanatero, Inc. Non-volatile electromechanical field effect devices and circuits using same and methods of forming same
US7289357B2 (en) 2003-08-13 2007-10-30 Nantero, Inc. Isolation structure for deflectable nanotube elements
EP1665278A4 (en) * 2003-08-13 2007-11-07 Nantero Inc NANOROUS-BASED SWITCHING ELEMENTS WITH MULTIPLE CONTROLS AND CIRCUITS MADE THEREFROM
US7528437B2 (en) * 2004-02-11 2009-05-05 Nantero, Inc. EEPROMS using carbon nanotubes for cell storage
US7164744B2 (en) 2004-06-18 2007-01-16 Nantero, Inc. Nanotube-based logic driver circuits
US7161403B2 (en) 2004-06-18 2007-01-09 Nantero, Inc. Storage elements using nanotube switching elements
US7652342B2 (en) 2004-06-18 2010-01-26 Nantero, Inc. Nanotube-based transfer devices and related circuits
US7288970B2 (en) * 2004-06-18 2007-10-30 Nantero, Inc. Integrated nanotube and field effect switching device
TWI399864B (zh) 2004-09-16 2013-06-21 Nantero Inc 使用奈米管之發光體及其製造方法
US7418604B2 (en) * 2004-12-22 2008-08-26 Hewlett-Packard Development Company, L.P. System and method for powering on after verifying proper operation of a charge pump and voltage regulator
US7598544B2 (en) * 2005-01-14 2009-10-06 Nanotero, Inc. Hybrid carbon nanotude FET(CNFET)-FET static RAM (SRAM) and method of making same
US8362525B2 (en) * 2005-01-14 2013-01-29 Nantero Inc. Field effect device having a channel of nanofabric and methods of making same
JP4607608B2 (ja) * 2005-02-04 2011-01-05 株式会社東芝 半導体集積回路
US7394687B2 (en) * 2005-05-09 2008-07-01 Nantero, Inc. Non-volatile-shadow latch using a nanotube switch
US7479654B2 (en) 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
TWI324773B (en) 2005-05-09 2010-05-11 Nantero Inc Non-volatile shadow latch using a nanotube switch
US7781862B2 (en) 2005-05-09 2010-08-24 Nantero, Inc. Two-terminal nanotube devices and systems and methods of making same
US8448003B1 (en) 2007-05-03 2013-05-21 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for activating sleep mode
US7729193B2 (en) * 2007-08-10 2010-06-01 Maxim Integrated Products, Inc. Backup for volatile state retention in the absence of primary circuit power
US7741611B2 (en) * 2008-07-23 2010-06-22 General Electric Company Radiation detector power management for portable/handheld applications

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS533120A (en) * 1976-06-30 1978-01-12 Canon Inc Control circuit
US4893271A (en) * 1983-11-07 1990-01-09 Motorola, Inc. Synthesized clock microcomputer with power saving
JPS6441519A (en) * 1987-08-07 1989-02-13 Mitsubishi Electric Corp Semiconductor integrated circuit
US5025387A (en) * 1988-09-06 1991-06-18 Motorola, Inc. Power saving arrangement for a clocked digital circuit
US5247164A (en) * 1989-01-26 1993-09-21 Hitachi Maxell, Ltd. IC card and portable terminal
US5247655A (en) * 1989-11-07 1993-09-21 Chips And Technologies, Inc. Sleep mode refresh apparatus
JPH04130510A (ja) * 1990-09-21 1992-05-01 Hitachi Ltd 情報処理装置の省電力方式
JPH0511876A (ja) * 1990-12-25 1993-01-22 Mitsubishi Electric Corp デイジタル回路装置
EP0522720B1 (en) * 1991-06-18 1999-08-18 Nokia Mobile Phones Ltd. Clock frequency adjustment of an electrical circuit
JPH05189976A (ja) * 1991-09-03 1993-07-30 Seiko Epson Corp 半導体装置及び電子機器
US5630143A (en) * 1992-03-27 1997-05-13 Cyrix Corporation Microprocessor with externally controllable power management
JP3142414B2 (ja) * 1993-05-06 2001-03-07 株式会社東芝 消費電流削減機能を有する半導体集積回路
JP3110262B2 (ja) * 1993-11-15 2000-11-20 松下電器産業株式会社 半導体装置及び半導体装置のオペレーティング方法
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
US5438548A (en) * 1993-12-10 1995-08-01 Texas Instruments Incorporated Synchronous memory with reduced power access mode
EP0666529B1 (en) * 1994-02-02 2004-10-06 Advanced Micro Devices, Inc. Power management in an asynchronus receiver/transmitter
DE69502350T2 (de) * 1994-06-28 1998-10-29 Nippon Telegraph & Telephone SOI (Silizium auf Isolator)-Logikschaltung mit niedriger Spannung
JP3175521B2 (ja) * 1995-01-27 2001-06-11 日本電気株式会社 シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路
US5821769A (en) * 1995-04-21 1998-10-13 Nippon Telegraph And Telephone Corporation Low voltage CMOS logic circuit with threshold voltage control
JP3641511B2 (ja) * 1995-06-16 2005-04-20 株式会社ルネサステクノロジ 半導体装置
US5602790A (en) * 1995-08-15 1997-02-11 Micron Technology, Inc. Memory device with MOS transistors having bodies biased by temperature-compensated voltage
US5587672A (en) * 1995-09-25 1996-12-24 Neomagic Corp. Dynamic logic having power-down mode with periodic clock refresh for a low-power graphics controller

Also Published As

Publication number Publication date
US6097243A (en) 2000-08-01
KR20000011721A (ko) 2000-02-25

Similar Documents

Publication Publication Date Title
KR100369277B1 (ko) 회로에서의 전력 소비 절감 장치 및 방법
US5781062A (en) Semiconductor integrated circuit
TWI406124B (zh) 低功率睡眠模式作業之啟動電路
US7652513B2 (en) Slave latch controlled retention flop with lower leakage and higher performance
US6097241A (en) ASIC low power activity detector to change threshold voltage
KR100284296B1 (ko) 내부전원 발생회로
JPH05108194A (ja) 低消費電力型半導体集積回路
JP2007535031A (ja) データ処理システム内における状態保持
US6255853B1 (en) Integrated circuit having dynamic logic with reduced standby leakage current
US6429689B1 (en) Method and apparatus for controlling both active and standby power in domino circuits
US5629643A (en) Feedback latch and method therefor
EP0604044B1 (en) Power supply loss sensor
US6621306B2 (en) Random logic circuit
US6016072A (en) Regulator system for an on-chip supply voltage generator
US8018247B2 (en) Apparatus and method for reducing power consumption using selective power gating
EP1034619B1 (en) Zero power power-on-reset circuit
JPH1051289A (ja) 半導体集積回路装置
JPH10189884A (ja) 低消費電力型半導体集積回路
TWI439932B (zh) 包含深度休眠模式之系統晶片及其方法
US6462613B1 (en) Power controlled input receiver
US6927614B2 (en) High performance state saving circuit
JP3446735B2 (ja) 半導体集積回路及び半導体装置の制御方法
TW425688B (en) Device and method to reduce power consumption in integrated semiconductor devices using a low power groggy mode
US6335650B1 (en) Method and apparatus for adjusting time delays in circuits with multiple operating supply voltages
US20040070419A1 (en) Semiconductor integrated circuit

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101210

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee