TWI406124B - 低功率睡眠模式作業之啟動電路 - Google Patents

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Description

低功率睡眠模式作業之啟動電路
本發明大體而言係關於低功率電路技術。更特定言之，本發明係關於用於最小化啟動電路中之功率消耗之方法。
半導體裝置(諸如微處理器、單獨及嵌式記憶體裝置、電壓參考電路、功率管理電路等)需要某一作業序列在電源電壓打開後立即運行。此作業序列通常稱為啟動序列。啟動序列可包括(例如)以一特別次序重設儲存元件(例如鎖存器、正反器、暫存器)、啟動(例如泵浦電源或PLL中之)振盪器及致能內部電壓源或參考。完成該序列通常需要大量時間，且在電源電壓已達到某一最小電壓位準之後開始。通常無須再運行該序列直至電源電壓已降至最小位準之下。對於大部分電子裝置而言，具有穩定且可靠之電源以確保邏輯功能(諸如對電源電壓變化敏感之泵浦電路、記憶體儲存元件及其他區塊)之正確作業係重要的，且瞭解在作業期間之任何既定時間電源電壓位準是否意外地降至某一位準以下係重要的。換言之，有時必需監控電源電壓位準需要。
電源之可靠性對於在其中電源為一在再充電之間具有一有限量安培小時的電池之行動應用中的情況而言尤其重要。通常用於評估或監控半導體裝置中之電源電壓位準及啟始一啟動序列的電路通常被稱為啟動偵測電路或功率電壓(位準)偵測器，或僅稱為一啟動電路。該啟動電路監控電 源之電壓位準(諸如Vdd或Vcc功率電壓或輸入/輸出電路電源電壓)且產生一動作旗標信號，該信號指示電壓位準在最小所需位準之上。該等供電電壓敏感電路使用此動作旗標信號以啟始作業或繼續作業。
圖1為一先前技術啟動電路之電路簡圖。在此實例中，該電路用於偵測Vdd電源電壓位準。啟動電路10 包括一分壓器電路及一延遲電路。該分壓器電路由p通道電晶體12 、其閘極端子連接至其汲極端子之p通道電晶體14 (通常被熟習此項技術者稱為二極體連接)及電阻器16 組成，該等元件全部串列連接在電源Vdd與接地(Vss)之間。將P通道電晶體12 之閘極端子連接至一深度功率下降信號DEEP_PD以將Vdd自該分壓器電路斷開。該延遲電路包括連接在電晶體14 及電阻器16 之共同節點與輸出PWR_OK之間的一連串反相器18 、20 、22 及24 。本實例中之輸出PWR_OK代表動作旗標信號，其中高電壓位準指示Vdd電源電壓高於最小位準。將電容器26 及28 連接至反相器18 及22 之輸入端子。
啟動電路10 之作業如下：在Vdd已打開後，Vdd電壓位準開始自接地或Vss增加至Vdd標稱值。熟習此項技術者將瞭解，標稱電壓係視特別應用及/或電路而定，但本發明之實施例能應用於監控半導體裝置上之任何類型之電源電壓。當Vdd電壓上升(ramps up)時，信號DEEP_PD保持為低電壓位準Vss或邏輯低，且直流電自Vdd流經電晶體12 及14 及電阻器16 之DC路徑。反相器18 之輸入端子向Vdd電壓位準或 邏輯高上升(rises towards)，且最終達到一將反相器18 之輸出自邏輯高變至邏輯低電壓位準的電壓位準。狀態之此改變係經由剩餘之反相器傳播以將PWR_OK驅動為邏輯高電壓位準。在此實例中，為高邏輯電壓位準之PWR_OK指示：Vdd電壓已達到某一位準且其維持高於該位準，該位準足以使該等功率電壓位準敏感區塊啟始或繼續此等區塊之安全作業。
大部分電池供電的半導體裝置具有省電模式以幫助減少裝置之功率消耗。習知省電模式之一為深度功率下降模式。在深度功率下降模式中，裝置基本上是關閉的，其中不需要保持電路區塊之資料及邏輯狀態且不期待迅速返回至常規作業。因而，監控深度功率下降模式中之電源電壓位準為不必要的。當深度功率下降模式進入圖1之實例中時，DEEP_PD被驅動為高邏輯電壓位準，電晶體12 關閉且Vdd節點自分壓器電路去耦合。此有效地去能啟動電路10 (因此其不能跟蹤Vdd電壓位準)且導致PWR_OK最終變為Vss低電壓位準。注意：在深度功率下降模式中，電源(例如Vdd、Vcc等)可關閉或可不關閉係重要的。
另一習知且更頻繁使用之省電模式為待用模式，其亦被稱為睡眠模式。在睡眠模式中，保持基本電路(諸如資料儲存元件(例如RAM、暫存器)、參考源、時鐘管理電路(例如DLL或PLL))的供電，使得裝置可在相對較短之時間中返回至一有效模式。在睡眠模式中(同在常規作業模式中一樣)，最時常需要使PWR_OK維持為賦能電壓位準以保持基本電 路有效並防止功率序列之不必要啟始。同時，最小化功率消耗且去能作業或保存邏輯狀態所不需要的每一電流消耗路徑係重要的。
圖1中所展示之目前已知之啟動電路10 存在若干問題。只要DEEP_PD處於低電壓位準，分壓器電路將自Vdd供電汲取(draw)電流。僅當DEEP_PD為高電壓位準時(亦即，僅當裝置在深度功率下降模式中時)，才可切斷啟動電路10 中之分壓器電路中的電流。
同樣，圖1之先前技術電路不具有用於維持睡眠模式之準備。用一睡眠模式信號取代DEEP_PD或邏輯地組合DEEP_PD及睡眠模式信號仍將引起當進入一省電模式時反相器18 之輸入端子向Vss放電且通過分壓器電路之DC路徑被切斷。隨後PWR_OK信號下降至低電壓位準Vss。因該裝置之整個啟動序列將再運行，故從而再進入常規作業模式將需要一相對長之時間量。因而，在圖1之電路中，在睡眠模式期間電晶體12 必須保持打開以保持PWR_OK信號位準為高的，電流將經由分壓器電路汲取。儘管藉由啟動電路(諸如圖1之啟動電路10 )通常僅消耗幾微安電流，但其對於電池供電應用而言係非常重要的。
對於行動產品而言功率保持為關鍵的，應頻繁使用如先前所論述之省電模式。
舉例而言，諸如圖2中所展示之雙模式比較器電路的習知比較器電路具有一常規作業模式及一省電作業模式，其中省電模式用於在電路反應時間不關鍵時以最小電流消耗維 持電路功能。圖2之雙模式比較器電路包括一常規微分電路及一低功率微分電路。該常規微分電路包括以電流鏡射組態排列之p通道電晶體50 及52 、n通道輸入電晶體54 及56 及n通道電流源電晶體58 。輸入電晶體54 接收信號VREF，輸入電晶體56 接收輸入信號VIN，而電流源電晶體58 之閘極端子接收一偏壓VBIAS。VBIAS電壓係由串列連接在Vdd與Vss之間的電晶體60 及62 組成之電路產生，其中控制電晶體60 受控於信號SLEEP，且電晶體62 連接成二極體組態。一由n通道電晶體64 組成之去能電路回應於信號SLEEP將VBIAS耦接至一低電源軌Vss。該低功率微分電路包括以電流鏡射組態排列之p通道電晶體66 及68 、n通道輸入電晶體70 及72 及n通道電流源電晶體74 。輸入電晶體70 及電晶體74 之閘極端子接收VREF，且輸入電晶體72 接收輸入信號VIN。應注意，電晶體74 經尺寸設定以汲取實質上較電晶體58 少之電流。
在常規或高速作業中，將SLEEP信號設定為低電壓位準以使得常規微分電路與低功率微分電路兩者打開。在速度並不關鍵之低功率作業模式中，將SLEEP信號設定為高電壓位準以藉由將VBIAS設定為Vss電壓位準來關閉常規微分電路。因而，雖然仍維持比較器功能，但與常規作業模式相比，具有較低功率消耗及較長回應時間。
在圖2之雙模式比較器電路之情況下，因為常規微分電路之激活(activation)緊隨SLEEP信號之狀態自邏輯高變至邏輯低時，故比較器自睡眠模式恢復所需之時間相對較短。
在啟動電路之情況下，確保整個晶片之短恢復時間係重要的，因行動裝置使用者不願接受為使其裝置自省電模式轉至常規作業之長等待時期(此歸因於再運行啟動序列所消耗之時間)。一平衡功率保持與退出省電模式後返回至常規作業之時間的方法為退出省電模式而不再運行該啟動序列。
本發明之一目的為排除或減輕先前啟動電路之至少一缺陷。
在第一態樣中，本發明提供一種啟動電路。該啟動電路可包括一功率偵測器電路及一控制電路。該功率偵測器電路評估一電源電壓位準且產生一指示至少為一預定位準之電源電壓位準的輸出信號。該功率偵測器電路可具有在低功率作業模式中被選擇性去能的至少一電流路徑。當至少一電流路徑被去能時，該控制電路維持啟動輸出信號之值。
根據本態樣之一實施例，該至少一電流路徑包括一耦接在該電源電壓位準與接地(ground)之間的分壓器電路，其中該分壓器電路具有一耦接至該輸出信號之感測節點。根據本態樣之另一實施例，該功率偵測器電路進一步包括一延遲電路，其用於回應於達到該預定位準之感測節點使輸出信號之產生延遲。根據本態樣之又一實施例，輸出控制電路可包括一鎖存電路。
在本實施例之態樣中，輸出控制電路可包括一邏輯閘及一狀態保持電路。該邏輯閘提供輸出信號，以使得該邏輯 閘回應一保持信號保存該輸出信號，且該狀態保持電路在低功率作業模式中產生保持信號。該狀態保持電路可在低功率作業模式中接收一省電信號，且該功率偵測器電路可包括一用於感測感測節點之預定位準之感測電路。在另一實施例中，該感測電路可包括一耦接至一電流源電路之微分感測放大器電路，該電流源電路用於選擇通過該微分感測放大器電路之電流，且可回應於低功率作業模式選擇性地去能該電流源電路。在本實施例之另一態樣中，啟動電路可包括一恢復電路，其用於藉由驅動耦接在電源電壓位準與感測節點之間的至少一驅動電路來重設感測節點。
在第二態樣中，本發明提供啟動電路，其具有一分壓器、一感測電路、一輸出電路、電流去能構件及一狀態保持電路。分壓器耦接至一電源電壓位準且具有一跟蹤該電源電壓位準之感測節點。感測電路感測該感測節點之電壓位準且產生一對應於該感測節點高於及低於一預定電壓位準之一的中間信號。輸出電路回應於該中間信號產生一輸出信號。電流去能構件在低功率作業模式中切斷分壓器及感測電路之至少一者中之電流路徑。當電流路徑被電流去能構件去能時，狀態保持電路保存輸出信號之值。
根據第二態樣之實施例，回應於三個低功率模式信號之至少一者去能電流路徑，三個低功率模式信號可包括一睡眠信號、一功率下降信號及一功率監控信號，輸出信號經反饋以用於去能分壓器中之電流路徑或用於去能感測電路中之電流路徑，且輸出電路包括一用於鎖存輸出信號之鎖 存器。
根據本態樣之另一實施例，分壓器包括串列連接在電源電壓位準與接地之間的電流去能構件及電阻器構件，電阻器構件包括感測節點。電阻器構件可包括一連接在電流去能構件與感測節點之間的二極體連接式電晶體，及一連接在感測節點與接地之間的電阻器。電流去能構件可包括一電晶體，其用於在低功率作業模式中自電阻器構件去耦合電源電壓位準。
根據本態樣之另一實施例，感測電路包括一反相器，或其可包括一微分放大器及一電流源電路。微分放大器將感測節點與一參考電壓相比較且產生中間信號。電流源電路選擇一通過微分放大器之電流，電流源電路可在常規模式作業與低功率作業模式之間作業。
根據其他實施例，電流源電路包括在常規作業模式中被致能的一第一電流分支及一第二電流分支，第一電流分支包括用於在低功率作業模式中去能通過第一電流分支之電流路徑的電流去能構件。輸出信號可反饋至電流源電路以用於去能第二電流分支。此外，電流源電路可包括一偏壓電路，其用於向第一電流分支及第二電流分支之每一者提供一偏壓。偏壓電路包括用於在低功率作業模式中去能通過偏壓電路之電流路徑之電流去能構件。
在結合隨附圖式回顧本發明之特定實施例的以下描述時，本發明之其他態樣及特徵對於一般熟習此項技術者而言將變得顯而易見。
大體而言，本發明提供一種啟動電路，其最小化功率消耗，同時維持一指示無需再運行啟動序列之動作旗標信號。此係藉由當不需要監控電源電壓位準時關閉啟動電路中之所有DC路徑及使用一將動作旗標信號維持在致能位準之狀態保持電路而達成。該狀態保持電路回應啟動電路之一內部感測節點處的電壓位準以在電源電壓已達到最小位準時產生動作旗標信號。該狀態保持電路亦回應一保持信號(其超越(voerride)該內部感測節點之信號。該保持信號為一省電信號之產物，其可為睡眠模式啟始信號、深度功率下降模式啟始信號或用以切斷DC路徑之任何適合信號或其邏輯組合。根據本發明之啟動電路可視情況包括一恢復電路，其用於在退出省電模式時迅速地重設啟動電路之內部節點處的電壓位準，或返回以監控常規作業模式中之電源電壓位準。
本發明之實施例利用在啟動序列已運行之後，啟動電路(在大多數情況下)不需要監控電源電壓位準之事實。該啟動電路主要在向裝置初始施加Vdd期間使用。當不需要監控Vdd電壓位準時，在省電模式或常規作業模式期間可維持啟動電路之動作旗標信號之致能位準(enabling level)，且因而分壓器電路中之DC路徑可切斷。
根據圖3中所展示之本發明之實施例，一啟動電路可具有一自去能分壓器電路以在Vdd已達到最小所需電壓位準之後減少功率偵測器電路之功率消耗。由於包括一鎖存電路 以在Vdd已達到最小所需電壓位準之後維持一動作旗標信號之狀態，所以去能分壓器電路將對該旗標信號之狀態無影響。
啟動電路100 與圖1之先前技術啟動電路10 在功能上相似。啟動電路100 包括一分壓器電路、一感測電路、一延遲電路及一鎖存電路。該分壓器電路由p通道耦合電晶體102 、p通道二極體連接式電晶體104 及電阻器106 組成，全部元件皆串列連接在電源Vdd與Vss之間。該分壓器可具有以下啟動建構中所描述之替代結構之一。反相器108 充當一用於偵測內部感測節點"n"處之電壓位準的感測電路。藉由一延遲電路110 延遲來自反相器108 之輸出信號之轉換，該延遲電路由串列連接之反相器112 、114 、116 ，n通道電晶體118 ，及電容器120 、122 及124 組成。電容器120 連接至反相器108 之輸入端，電容器122 連接至反相器112 之輸入端，且電容器122 連接至反相器114 之輸入端。反相器116 之輸出端連接至將節點SET耦接至低功率軌Vss之電晶體118 之閘極端子。鎖存電路126 包括交叉耦合反相器128 及130 ，其中反相器128 之輸入端連接至節點SET且反相器128 之輸出端驅動動作旗標信號PWR_OK。信號PWR_OK經反饋至電晶體102 之閘極端子。在鎖存器126 中必須進行準備以確保當初始施加電壓Vdd時，PWR_OK信號位準始終處於邏輯低狀態，亦即當Vdd自接地電位Vss上升至標稱Vdd電壓位準時，信號PWR_OK保持為低，直至鎖存器126 經來自電晶體118 之信號設定。此等準備可包括(例如)施加至節點SET及 PWR_OK或反相器128 及130 中相應經尺寸設定之電晶體的額外非均勻電容性負載，或其他已知技術或此等技術之組合之使用。
啟動電路100 之作業遵循參考圖4之順序圖。在時刻t0，將Vdd電壓位準施加至該電路，同時內部感測節點"n"處之電壓跟蹤Vdd之上升。由於交叉耦合反相器128 及130 中之特殊準備，節點SET處之電壓將與Vdd電壓位準一起上升，因此使信號PWR_OK保持為低電壓位準Vss。最終，在時刻t1，內部感測節點"n"處之電壓將達到最小關鍵位準，從而導致反相器116 驅動設定電晶體118 之閘極至高電壓位準，從而打開該電晶體以將節點SET耦接至Vss功率軌。隨後反相器128 驅動PWR_OK至關閉電晶體102 之高電壓位準。隨後內部感測節點"n"將向Vss放電。因而，一旦供電電壓Vdd已達到所要位準，則啟動電路100 將自去能其分壓器電路以節約功率，同時將PWR_OK之狀態維持在致能位準。
圖3之啟動電路100 適用於一旦達到標稱Vdd位準則不需要跟蹤或監控Vdd電壓位準之應用，且對在成功啟動電路後減少功率消耗有效。因此，一旦將PWR_OK設定為高電壓位準，則僅當Vdd電源關閉時，PWR_OK才下降至低電壓位準。
如先前所注意的，存在許多應用(諸如在攜帶型行動裝置中)，其中省電作業模式對於延長行動裝置之作業時間而言係重要的。更具體言之，CPU或使用者可指令該裝置在一或多個省電模式中作業。圖5、6及8說明可選擇性地在若干 省電模式中作業之啟動電路之實施例。
圖5為根據本發明之一實施例之啟動電路之電路簡圖。該實施例中之啟動電路200 包含一具有額外數位電路之功率偵測器電路，其用於管理常規及省電作業模式中之啟動電路。該功率偵測器電路包括一分壓器電路、一感測電路及一延遲電路。該分壓器電路隨著供電電壓向標稱Vdd電壓位準上升時，將圖5中標記為"n"之內部感測節點驅動至一預定電壓位準。該分壓器電路包括串列連接在Vdd與Vss功率軌之間的p通道耦合電晶體202 、二極體連接式p通道電晶體204 及電阻器構件206 。在本實例中，電阻器構件206 包括電阻器元件206a 及206b 。一感測電路210 偵測該預定電壓位準且產生一因此轉換為動作旗標信號PWR_OK之相應信號。一延遲電路212 延遲自感測電路210 之輸出端至動作旗標輸出信號之信號傳播。啟動電路200 亦包括以下電路區塊。一狀態保持電路208 ，其用於藉由回應於省電信號POWER_SAVE產生信號HOLD*維持動作旗標信號之致能位準(在此實例中，為一PWR_OK之高電壓位準)。應注意，圖5中之POWER_SAVE節點之高電壓位準代表進入一省電作業模式。在自省電模式退出時，一可選恢復電路214 藉由激活驅動電路215 迅速地重設啟動電路之內部節點之狀態。驅動電路215 用一p通道電晶體代表，該電晶體具有一用於接收由恢復電路214 回應於信號POWER_SAVE產生之信號RESET*的閘極端子。雖然圖5中未具體展示，但額外之驅動電路組件可包括於延遲電路212 內。該啟動電路亦可 包含一輸出電路216 ，其用於組合來自感測電路210 及狀態保持電路208 之信號以產生PWR_OK信號。輸出電路216 具有經由感測電路210 及延遲電路212 施加至其輸入端之內部感測節點"n"之信號，及一用於接收由狀態保持電路208 產生之信號HOLD*之第二輸入端。
在本實例中，電晶體202 之閘極充當一電流去能構件並接收一省電信號POWER_SAVE。在本發明之另一建構中，可移除二極體連接式電晶體204 。與具有二極體連接式電晶體204 之分壓器組態相比，此組態通常將使用更大的電阻器值以維持等值功率消耗。否則，若電阻器值在電晶體204 移除後不增加，則將消耗更多功率。電阻器構件206 可包含以並聯及串列連接之組合排列之一或多個電阻器，該等電阻器可為(例如)多晶矽電阻器。當進入睡眠模式或深度功率下降模式時，信號POWER_SAVE被驅動至高電壓位準。由於電晶體204 之二極體連接組態，感測節點"n"處之電壓被限制為近似Vdd-Vtp之最大值，其中Vtp為p通道電晶體204 之臨限電壓。因此，可在不增加功率消耗的情況下使用較小之電阻器值。與此同時，因Vtp隨溫度及製程參數變化而變化，故具有二極體連接式電晶體之方案的準確性將相對較低。
啟動電路200 之作業基本上與圖1中所展示之啟動電路10 相同。為監控Vdd電壓位準，藉由將信號POWER_SAVE設定為低電壓位準Vss來致能通過電晶體202 、204 及電阻器構件206 之電流路徑。隨著Vdd在啟動裝置期間上升，內部感 測節點"n"之電壓位準亦將上升。感測電路210 將偵測節點"n"之一預定電壓位準且產生一指示Vdd電壓已達到最小位準之中間信號。在該中間信號達到輸出電路216 之前，此中間信號經延遲電路212 延遲。在接收到該中間信號時，輸出電路216 將PWR_OK節點驅動至高電壓位準。
當信號POWER_SAVE為低電壓位準Vss時，由恢復電路214 產生之信號RESET*保持為高電壓位準Vdd以保持驅動電路215 (以及延遲電路212 中之任何其他驅動電路)不被激活。當POWER_SAVE為低電壓位準Vss時，狀態保持電路208 保持無效，因此使信號HOLD*保持為高電壓位準Vdd。在輸出電路216 中，邏輯高電壓位準HOLD*信號將允許信號自內部感測節點"n"至動作旗標輸出PWR_OK之傳遞。
當信號POWER_SAVE被驅動至高邏輯電壓位準時，進入一省電模式，電晶體202 被關閉以防止任何DC電流流經分壓器電路。回應於為邏輯高電壓位準之信號POWER_SAVE，狀態保持電路208 將信號HOLD*驅動至邏輯低電壓位準，從而導致輸出電路216 將信號PWR_OK保持為邏輯高電壓位準而不管節點"n"之電壓位準。最終，節點"n"將向Vss電壓位準放電，且先前的Vdd高電壓位準中間信號將降至Vss。在信號POWER_SAVE為邏輯低電壓位準時之Vdd監控作業期間，歸因於電源電壓之破壞或變化而降至關鍵值以下之中間信號將導致信號PWR_OK改變其狀態。然而，當信號POWER_SAVE為邏輯高電壓位準時，對應於"n"之中間信號之電壓位準係藉由輸出電路216 而實際上被忽 略。因而，當PWR_OK信號保持為致能位準時，在省電模式中分壓器電路不消耗DC功率。
在退出省電模式時，POWER_SAVE信號被驅動至邏輯低電壓位準以打開電晶體202 。回應於POWER_SAVE信號之邏輯高電壓位準至邏輯低電壓位準之轉換，恢復電路214 產生一低邏輯電壓RESET*，以便短暫地激活驅動電路215 及任何其他驅動電路。由於驅動電路之短暫激活，節點"n"因驅動電路將超越電路210 之延遲而迅速返回至Vdd電壓位準。狀態保持電路208 被去能，從而導致信號HOLD*被驅動至邏輯高電壓位準。因而，感測節點"n"之電壓位準再次控制信號PWR_OK之狀態。
圖6中展示根據本發明之一實施例之啟動電路300 之詳細電路簡圖。圖6之啟動電路300 與圖5之啟動電路200 相似，但進一步說明狀態保持電路208 、感測電路210 、延遲電路212 、恢復電路214 及輸出電路216 之電路建構實例。圖6中相同編號之元件對應圖5中所展示之彼等元件。啟動電路300 之分壓器電路206 包括一耦接在二極體連接式電晶體204 與Vss功率軌之間的單個電阻器。在目前所展示之實施例中，信號POWER_SAVE*係由一3輸入端反或閘(NOR gate)302 產生，該3輸入端NOR閘接收三個省電控制信號：睡眠信號SLEEP、功率下降信號PWRDN及功率監控信號PWRMNTR。雖然所有三個省電控制輸入在其對啟動電路之影響上是相同的，但此等省電控制輸入係由晶片上之功能獨立區塊產生。SLEEP信號係由一待用模式控制區塊產 生。PWRDN信號係由一功率下降控制區塊產生。PWRMNTR信號係由一控制區塊產生，該控制區塊將在常規作業模式中致能或去能該啟動電路以致能該Vdd監控或去能該Vdd監控電路並節約功率。在啟動電路之替代性實施例中，視對晶片可用之控制及所需功能而定，省電控制信號之一些可省略。藉由連接至電晶體202 之閘極端子之反相器304 使信號POWER_SAVE*反相以產生信號POWER_SAVE。
狀態保持電路208 包括反及閘(NAND gate)308 ；反相器310 、312 及314 之串列鏈；及一反相器316 ，其使NAND閘308 之輸出反相以驅動信號HOLD*。可認為反相器304 、318 、320 、322 、324 係狀態保持電路208 之部分。在本實例中，將狀態保持電路208 建構為一上升緣延遲電路。該電路通過POWER_SAVE*信號之轉換：POWER_SAVE之下降緣相對迅速地傳遞至HOLD*信號(僅藉由NAND308 及反相器316 延遲)，同時在藉由反相器304 、318 、320 、322 、324 、310 、312 及314 之鏈產生一延遲之後傳輸上升緣。因藉由RESET*信號重設該電路需要時間，所以此延遲較佳。在允許節點"n"之信號通過到達PWR_OK輸出端之前，NAND閘340 在該電路自一省電模式恢復時應將PWR_OK信號保持為高位準。恢復電路214 包括反相器318 、320 、322 及324 之串列鏈及NAND閘326 ，該電路經組態以產生一邏輯低電壓位準脈衝RESET*信號。在本實例中，將恢復電路214 建構為一邊緣偵測器。用反相器328 建構感測電路，該感測電路將其輸入端子連接至內部感測節點"n"且將一輸出端連接至延遲 電路，該延遲電路包含反相器330 及332 ，及電容器元件334 、336 及338 。
較佳，反相器328 具有一互補的電晶體對，其中相對於一形成於相同晶粒上之常規反相器，p通道電晶體具有一標準p通道臨限值，而相對一形成於相同晶粒上之常規反相器，n通道電晶體具有一較高臨限值，以使邏輯臨限值高於具有標準臨限值之常規反相器。反相器330 較佳具有一高臨限值p通道電晶體及一標準臨限值n通道電晶體以使邏輯臨限值偏移(shift)。反相器332 較佳經組態為一規則反相器。或者，反相器328 及330 之一者或兩者可為規則反相器或其電晶體經尺寸設定以使內部感測節點"n"處之預定電壓位準被適當感測並以一預定時間延遲傳遞之反相器。在又一替代建構中，可使用一微分輸入比較器代替反相器328 以改良預定電壓位準感測之精確度及穩定性。稍後將更詳細論述一微分輸入比較器。
反相器332 之輸出端驅動輸出電路216 (在圖6之實施例中，其建構為NAND閘340 )的一個輸入端。NAND閘340 之第二輸入端接收自狀態保持電路208 產生之信號HOLD*。較佳包括電容器334 、336 及338 以保持其所連接之節點相對不受由串擾及雜訊導致之電壓位準改變之影響。該等電容器較佳為源極及汲極端子連接在一起的MOS電晶體。或者，該等電容器可為有效提供足夠電容之任何種類之結構，諸如MEM結構及分別接近達到電源(Vdd)或接地(Vss)軌之金屬線。
先前展示為圖5中之電晶體215 之驅動電路現在圖6中展示為一組電晶體215 、344 及346 。驅動電晶體215 及346 回應於RESET*脈衝信號使反相器328 及332 之輸入端子處之電壓位準升高，同時驅動電晶體344 回應於該RESET*脈衝信號之一反相相位使反相器330 之輸入端子處之電壓位準降低。
參看圖7之順序圖，電源監控電路300 之作業如下。圖7之順序圖說明一般信號轉換，且未必代表信號之間的準確時序關係。當在時刻t0打開電源時，供電電壓Vdd開始上升，且節點"n"處之電壓將跟蹤Vdd。POWER_SAVE信號保持為邏輯低電壓位準以保持耦合電晶體202 打開。現假定，為適當電路作業，在時刻t1，Vdd電源電壓達到必要的最小位準，從而導致內部感測節點"n"處之電壓位準達到對應於電源電壓之關鍵位準之預定電壓位準。此將觸發反相器328 改變狀態且將反相器330 之輸入端驅動至低電壓位準。此低電壓中間信號將經由延遲反相器330 及332 傳播且將達到NAND閘340 之輸入端以在時刻t2將信號PWR_OK變為邏輯高電壓位準。同時，經由狀態保持電路208 及恢復電路214 ，POWER_SAVE之低電壓位準及信號POWER_SAVE*之高電壓位準將分別使信號HOLD*及RESET*保持為邏輯高電壓位準。
在於時刻t3進入省電模式時，POWER_SAVE信號將被驅動至一邏輯高電壓位準，從而關閉電晶體202 並將HOLD*信號驅動至邏輯低電壓位準，該位準藉由迫使NAND閘340 之輸出PWR_OK為邏輯高電壓位準來超越NAND閘340 ，而不管內部感測節點"n"處之電壓位準。由於電晶體202 關閉，節點"n"最終放電成為接地電位或Vss電位。應注意，在節點"n"之下降電壓位準之前將HOLD*信號驅動至邏輯低電壓位準可使反相器332 將NAND閘340 之輸入驅動至一邏輯高電壓位準。因而，信號PWR_OK維持為高電壓位準。應注意，POWER_SAVE之低至高電壓轉換對恢復電路214 無影響。
在於時刻t4退出省電模式時，信號POWER_SAVE被驅動回至邏輯低電壓位準，從而導致狀態保持電路208 將HOLD*信號驅動至高電壓位準，以使NAND閘340 能傳遞來自內部感測節點"n"之該信號。信號POWER_SAVE之邏輯高至邏輯低電壓位準之轉換迫使恢復電路214 產生一低電壓RESET*脈衝以短暫打開由驅動電晶體215 、344 及346 組成之驅動電路。內部感測節點"n"之電壓位準因此得以快速恢復且再次開始指示至少等於或超出所要最小電壓位準之Vdd電源電壓位準。
因而，目前所展示之啟動電路實施例在省電模式期間將PWR_OK信號維持為有效位準，同時減少功率消耗。熟習此項技術者應瞭解，前述電路之組態以及信號之邏輯位準可加以修改以在不背離本發明之範疇之情況下達成相同之所要結果。此外，熟習此項技術者應理解，狀態保持電路208 、恢復電路214 及延遲電路中之反相器元件的數目可經選擇以達成任何所要之延遲量。雖然在圖6之啟動電路實施 例中將輸出電路216 建構作為NAND閘340 ，但熟習此項技術者應瞭解，可採用不同類型之電路達成相同結果。
圖8為說明一輸出電路216 之替代建構之實例的電路簡圖，該替代建構可用於(例如)圖6之啟動電路實施例中。圖8之超越電路216 為一傳輸閘220 (其具有一用於接收圖6中之反相器332 之輸出的輸入端"a"及一輸出端PWR_OK)與一p通道上拉電晶體222 (其用於將動作旗標輸出PWR_OK耦接至Vdd電源或軌)之簡單組合。上拉電晶體222 將其汲極端子連接至PWR_OK，且其閘極端子接收HOLD*信號。HOLD*信號亦連接至傳輸閘220 之n通道電晶體之閘極端子。反相器224 之輸出端處之反相的HOLD*信號驅動傳輸閘220 之p通道電晶體之閘極。當HOLD*信號被驅動至低電壓位準時，傳輸閘220自感測節點"n"去耦合信號PWR_OK，同時打開上拉電晶體222 以保持PWR_OK為高電壓位準。在又一替代建構中，可使用一2選1多工器(2-to-1 multiplexor)，其中第一輸入端可為節點"a"，而第二輸入端可連接至一上拉電晶體，並且HOLD*充當輸入選擇信號。
圖9為根據本發明之另一實施例之啟動電路之簡圖。電路400 與圖6之電路300 相似，其中雖然先前已為圖6描述了相同編號之元件，但包括一些變化。更具體言之，啟動電路400 現經組態以接收兩個功率下降信號，主要為睡眠信號SLEEP及功率下降信號PWRDN。以電阻器元件206a 代替二極體連接式電晶體204 ，且以用於感測節點"n"處之電壓位準之感測電路404 代替反相器328 。如先前所論述的，具有 電阻器206a 之益處為獲取準確及穩定之作業。感測電路404 接收來自NOR閘302 之POWER_SAVE*信號及經由反相器408 之PWR_OK信號之反饋，以使該感測電路轉至低功率作業模式。感測電路404 之進一步細節將參看圖10加以論述。
圖10為圖9中所展示之感測電路404 之電路簡圖。根據本發明之一實施例之感測電路404 包括一微分放大器電路，及功率控制電路。感測電路404 可運作於三個模式之一中。第一模式為常規模式，第二模式為低功率模式，且第三模式為去能模式(disable mode)。此微分型電路提供優於如圖6中所展示之基於反相器之簡單感測電路的改良精確度及穩定性。
該微分放大器包括以電流鏡射組態排列之p通道電晶體420 及422 ，及n通道輸入電晶體424 及426 。當輸入電晶體426 耦接至節點"n"時，輸入電晶體424 接收參考電壓VREF。電晶體422 及426 之連接在一起的之汲極端子驅動輸出端OUT，此輸出端連接至圖9中之反相器330 之輸入端。
電流源電路由連接至電晶體424 及426 之源極端子之兩個可選擇zzz並列電流路徑分支及一偏壓電路組成。第一電流路徑包括在電晶體424 及426 之源極端子與Vss之間的串列連接之n通道電晶體428 及430 ，而第二電流路徑包括在電晶體424 及426 之源極端子與Vss之間的串列連接之n通道電晶體432 及434 。電晶體428 及432 於其閘極端子處接收一偏壓VBIAS，而電晶體430 及434 分別接收信號PWR_OK*及POWER_SAVE*，其中PWR_OK*為經圖9中之反相器408 反 相的PWR_OK。在目前所展示之實施例中，電晶體430 充當一電流去能構件，其用於去能通過電晶體428 及430 之電流路徑。相似地，電晶體434 為一電流去能構件，其用於去能通過電晶體432 及434 之電流路徑。該偏壓電路包括串列連接在Vdd與Vss功率軌之間的p通道電晶體436 及n通道電晶體438 及440 。當電晶體440 之閘極連接至Vdd功率軌時，電晶體438 為二極體連接。電晶體436 之汲極端子係連接至電晶體428 及432 之閘極以選擇其中之電流路徑。
功率控制電路包括NOR閘442 、n通道電晶體444 、反相器446 及p通道電晶體448 。NOR閘442 於其輸入端接收信號POWER_SAVE*及PWR_OK*並將其輸出端連接至電晶體436 、444 之閘極及驅動電晶體448 之閘極的反相器446 之輸入端。在目前所展示之實例中，NOR閘442 及電晶體444 之電路組合充當電流去能構件，其用於去能通過電晶體436 、438 及440 之電流路徑。
現將描述感測電路404 之常規低功率模式及去能模式。在裝置之初始啟動期間，假設信號POWER_SAVE*及PWR_OK*皆為邏輯高電壓位準以保持電晶體430 及434 打開，且使輸出信號OUT為邏輯低電壓位準。因此電流源電路(電晶體430 及434 )之兩個分支被打開以電流消耗增加為代價最大化感測速度。在POWER_SAVE*與PWR_OK*信號皆為邏輯高電壓位準之情況下，NOR閘442 之邏輯低電壓輸出打開電晶體436 且使電晶體444 及448 保持關閉。最終，節點"n"上升至關鍵位準且OUT將上升至邏輯高電壓位準。在 圖9中，PWR_OK將自邏輯低電壓位準變至邏輯高電壓位準以指示電壓位準Vdd已達到所需最小電壓位準。因而，PWR_OK*將變為邏輯低電壓位準以關閉電晶體430 並去能第一電流路徑。由於Vdd被視為穩定的，故不再需要用於Vdd監控作業模式之快速電路反應，且電流消耗之量因此減少。因而，由於PWR_OK信號之反饋，感測電路404 自己進入低功率監控模式。
假設該電路目前以Vdd低功率監控模式運作，則轉至省電模式將在感測電路404 中節省更多功率。在省電模式中，將POWER_SAVE*設定為低電壓位準。此關閉電晶體434 ，且經由NOR閘442 關閉電晶體436 並打開電晶體444 及448 。隨後電晶體444 關閉電晶體428 及432 ，同時電晶體448 關閉電晶體420 及422 。儘管節點OUT浮動，但其電壓位準並不重要，此係因為狀態保持電路208 使信號PWR_OK在省電模式期間保持為邏輯高電壓位準。或者，可使用另一p通道電晶體以在去能模式中將節點OUT上拉至Vdd位準，此p通道電晶體之源極連接至Vdd功率軌，汲極連接至節點OUT且閘極連接至電晶體448 之閘極。又一替代方案可為一n通道電晶體以在去能模式中將節點OUT下拉至Vss電壓位準，該n通道電晶體之源極連接至Vss軌，汲極連接至節點OUT且間極連接至NOR閘442 之輸出端。在去能模式中，視OUT狀態之特別需要而定，其他修改亦係可能的。
感測電路404 之有益特徵為用於建構常規及低功率監控模式之電晶體的最小數量。如圖2中先前所展示的，相似電 路之先前技術建構包含雙重微分放大器電路。相反，感測電路404 使用單個微分放大器電路，其具有一可選擇性地控制可用於節約矽面積之微分放大器電路所用的電流之量的電流源電路。
為進一步說明由圖10中所展示之可選擇電流源電路技術提供之矽面積節約益處，已將圖2之先前技術比較器電路修改為如圖11中所展示的，以與單個微分放大器電路一起作業。
圖11為一經設計以在低功率消耗模式與高速作業模式之間選擇性作業的低功率比較器電路之電路簡圖。比較器電路500 包括一微分放大器電路，其由以電流鏡射組態排列之p通道電晶體502 及504 、n通道輸入電晶體506 及508 ，及n通道電流源電晶體510 及512 組成。該比較器電路包括用以控制電晶體510 之由傳輸閘516 及下拉電晶體518 組成之低功率邏輯電路。電晶體504 及508 之共同端子係連接至節點VOUT。電晶體506 之閘極端子係連接至參考電壓VREF且電晶體512 之閘極端子係連接至偏壓VBIAS。電晶體510 之閘極端子係經由受控於互補信號SLEEP及SLEEP*之傳輸閘516 選擇性地連接至VBIAS。電晶體510 之閘極端子係經由閘極端子連接至信號SLEEP之n通道下拉電晶體518 而另外耦接至接地。VBIAS係自偏壓發生器電路產生，此電路包含串列連接在功率軌Vdd與Vss之間的p通道電晶體520 及二極體連接式n通道電晶體522 。在目前所展示之實施例中，電流源電晶體512 較佳經尺寸設定以汲取較電晶體510 少之 電流。然而，電晶體510 及512 可視電路特徵需要以不同方法進行尺寸設定。
電流源中之電流值及電流鏡射之大小比率決定比較器電路500 之回應時間。在快速模式中，比較器電路500 需要一相對大的電流以獲取一快速回應時間。舉例而言，當SLEEP信號為邏輯低電壓位準時，電晶體510 及512 在快速作業模式中皆被打開。然而，在將SLEEP信號設定為邏輯高電壓位準之睡眠模式中，可藉由去能電晶體510 獲取作業電流之減少。此係藉由經由SLEEP信號之邏輯高電壓位準關閉傳輸閘516 並激活下拉電晶體518 而達成。在省電模式中，雖然狀態之迅速改變未必關鍵，但比較功能得以維持。
如熟習此項技術者清楚地所見，藉由圖11之比較器電路500 達成之益處之一為一微分放大器電路可用於產生常規模式及睡眠模式兩者之信號VOUT，此進一步節約有效半導體面積。
圖12為根據本發明之一實施例之替代比較器電路之電路簡圖。比較器電路600 與圖11之比較器電路500 不同(尤其在激活電晶體510 及512 之一的組態上)。更具體言之，該功率控制電路現進一步包括用於將VBIAS選擇性地耦接至電晶體512 之閘極的傳輸閘602 ，及連接至電晶體512 之閘極的下拉電晶體604 。當SLEEP信號為邏輯低電壓位準時，傳輸閘602 自電晶體512 斷開VBIAS(對應於常規作業模式)，且當信號SLEEP為邏輯低電壓位準時，藉由信號SLEEP*打開下拉電晶體604 。此外，電晶體510 及512 可經尺寸設定以最優化 常規作業模式及睡眠作業模式之速度及功率消耗。
先前論述之啟動電路100 、200 、300 及400為 可藉由在省電作業模式中選擇性地關閉分壓器電路來節約有效DC功率之電路的實例。所有啟動電路實施例所共用之共同特徵為：雖然藉由切斷Vdd與Vss功率軌之間的通過分壓器之電流路徑而節省了功率，但維持晶片之剩餘電路之有效位準PWR_OK信號。可選擇性地去能分壓器電路，且可包括一可選恢復電路以在自省電模式退出至常規模式時將啟動電路之節點驅動至其原始位準。
圖9、10及11中所展示之可選擇電流源電路技術可應用於多模式比較器電路中以進一步減小省電作業模式中之功率消耗，同時最小化建構多模式功能所需之電晶體元件的數量。
上文所描述之低功率、啟動電路技術可應用於記憶體裝置，諸如DRAM、嵌式DRAM、SRAM、嵌式SRAM、快閃記憶體及具有可以低功率消耗模式作業之電路的其他非揮發性記憶體。此外，具有任何類型之低功率模式之非記憶體裝置(諸如微控器、微處理器及電路系統及IP區塊)可採用先前描述之啟動電路技術。
以上所述本發明之實施例僅意欲為實例。可由熟習此項技術者在不背離僅由本文隨附之申請專利範圍所界定之本發明之範疇的情況下對特別實施例實行替代、修改及變化。
10‧‧‧先前技術啟動電路
12‧‧‧p通道電晶體
14‧‧‧p通道電晶體
16‧‧‧電阻器
18‧‧‧反相器
20‧‧‧反相器
22‧‧‧反相器
24‧‧‧反相器
26‧‧‧電容器
28‧‧‧電容器
50‧‧‧p通道電晶體
52‧‧‧p通道電晶體
54‧‧‧n通道輸入電晶體
56‧‧‧n通道輸入電晶體
58‧‧‧n通道電流源電晶體
60‧‧‧電晶體
62‧‧‧電晶體
64‧‧‧n通道電晶體
66‧‧‧p通道電晶體
68‧‧‧p通道電晶體
70‧‧‧n通道輸入電晶體
72‧‧‧n通道輸入電晶體
74‧‧‧n通道電流源電晶體
100‧‧‧啟動電路
102‧‧‧p通道耦合電晶體
104‧‧‧p通道二極體連接式電晶體
106‧‧‧電阻器
108‧‧‧反相器
110‧‧‧延遲電路
112‧‧‧反相器
114‧‧‧反相器
116‧‧‧反相器
118‧‧‧n通道電晶體
120‧‧‧電容器
122‧‧‧電容器
124‧‧‧電容器
126‧‧‧鎖存電路/鎖存器
128‧‧‧交叉耦合反相器
130‧‧‧交叉耦合反相器
200‧‧‧啟動電路
202‧‧‧p通道耦合電晶體
204‧‧‧二極體連接式p通道電晶體
206‧‧‧電阻器構件/分壓器電路
206a‧‧‧電阻器元件/電阻器
206b‧‧‧電阻器元件
208‧‧‧狀態保持電路
210‧‧‧感測電路
212‧‧‧延遲電路
214‧‧‧恢復電路
215‧‧‧驅動電路/電晶體/驅動電晶體
216‧‧‧輸出電路
220‧‧‧傳輸閘
222‧‧‧p通道上拉電晶體
224‧‧‧反相器
300‧‧‧啟動電路/電源監控電路
3023‧‧‧輸入端NOR閘
304‧‧‧反相器
308‧‧‧NAND閘
310‧‧‧反相器
312‧‧‧反相器
314‧‧‧反相器
316‧‧‧反相器
318‧‧‧反相器
320‧‧‧反相器
322‧‧‧反相器
324‧‧‧反相器
326‧‧‧NAND閘
328‧‧‧反相器
330‧‧‧反相器/延遲反相器
332‧‧‧反相器/延遲反相器
334‧‧‧電容器元件
336‧‧‧電容器元件
338‧‧‧電容器元件
340‧‧‧NAND閘
344‧‧‧驅動電晶體
346‧‧‧驅動電晶體
400‧‧‧啟動電路
404‧‧‧感測電路
408‧‧‧反相器
420‧‧‧p通道電晶體
422‧‧‧p通道電晶體
424‧‧‧n通道輸入電晶體
426‧‧‧n通道輸入電晶體
428‧‧‧n通道電晶體
430‧‧‧n通道電晶體
432‧‧‧n通道電晶體
434‧‧‧n通道電晶體
436‧‧‧p通道電晶體
438‧‧‧n通道電晶體
440‧‧‧n通道電晶體
442‧‧‧NOR閘
444‧‧‧n通道電晶體
446‧‧‧反相器
448‧‧‧p通道電晶體
500‧‧‧比較器電路
502‧‧‧p通道電晶體
504‧‧‧p通道電晶體
506‧‧‧n通道輸入電晶體
508‧‧‧n通道輸入電晶體
510‧‧‧n通道電流源電晶體/控制電晶體
512‧‧‧n通道電流源電晶體
516‧‧‧傳輸閘
518‧‧‧n通道下拉電晶體
520‧‧‧p通道電晶體
522‧‧‧二極體連接式n通道電晶體
600‧‧‧比較器電路
602‧‧‧傳輸閘
604‧‧‧下拉電晶體
圖1為一先前技術啟動電路之電路簡圖； 圖2為一先前技術比較器電路之電路簡圖；圖3為根據本發明之一實施例之一啟動電路之電路簡圖；圖4為說明圖3之啟動電路之作業之順序圖；圖5為根據本發明之一實施例之以省電模式作業之通用電源監控電路之簡圖；圖6為根據本發明之一實施例之以省電模式作業之電源監控電路之電路簡圖；圖7為說明圖6之電源監控電路之作業之順序圖；圖8為一輸出電路之電路簡圖；圖9為根據本發明之另一實施例之以省電模式作業之電源監控電路之電路簡圖；圖10為圖9之電源監控電路中之比較器電路之電路簡圖；圖11為根據本發明之一實施例之一比較器電路之電路簡圖；且，圖12為根據本發明之一實施例之另一比較器電路之電路簡圖。
200‧‧‧啟動電路
202‧‧‧p通道耦合電晶體
204‧‧‧二極體連接式p通道電晶體
206‧‧‧電阻器構件/分壓器電路
206a‧‧‧電阻器元件/電阻器
206b‧‧‧電阻器元件
208‧‧‧狀態保持電路
210‧‧‧感測電路
212‧‧‧延遲電路
214‧‧‧恢復電路
215‧‧‧驅動電路/電晶體/驅動電晶體
216‧‧‧輸出電路

Claims (30)

  1. 一種啟動電路，其包含：一功率偵測器電路，其用於評估一電源電壓位準及用於產生一指示該電源電壓位準至少為一預定位準之中間信號，該功率偵測器電路具有在一低功率作業模式中回應於一控制信號選擇性去能的至少一電流路徑；一狀態保持電路，其用於在該低功率作業模式中回應於該控制信號產生一保持信號；及一輸出電路，其用於回應於該中間信號提供一輸出信號，且用於回應於該保持信號當該至少一電流路徑被去能時維持該輸出信號之值，該控制信號與該輸出信號係獨立地控制。
  2. 如請求項1之啟動電路，其中該至少一電流路徑包括一耦接在該電源電壓位準與接地之間的分壓器電路，該分壓器電路具有一耦接至該輸出信號之感測節點。
  3. 如請求項2之啟動電路，其中該功率偵測器電路進一步包括一延遲電路，該延遲電路用於回應於該感測節點達到該預定位準延遲該輸出信號之產生。
  4. 如請求項1之啟動電路，其中該輸出電路包括一用於提供該輸出信號之反及閘(NAND gate)。
  5. 如請求項1之啟動電路，其中該狀態保持電路在該低功率作業模式中接收一對應於該控制信號之省電信號。
  6. 如請求項2之啟動電路，其中該功率偵測器電路包括一感測電路，該感測電路用於感測該感測節點之該預定位準。
  7. 如請求項6之啟動電路，其中該感測電路包括一耦接至一電流源電路之微分感測放大器電路，該電流源電路用於選擇通過該微分感測放大器電路之電流，該電流源電路係回應於該低功率作業模式而選擇性地被去能。
  8. 如請求項2之啟動電路，其進一步包括一恢復電路，該恢復電路用於藉由驅動耦接在該電源電壓位準與該感測節點之間的至少一驅動電路來重設該感測節點。
  9. 一種啟動電路，其包含：一分壓器，其耦接至一電源電壓位準且具有一感測節點，該感測節點跟蹤該電源電壓位準；一感測電路，其用於感測該感測節點之該電壓位準，該感測電路產生一對應於該感測節點之電壓位準的中間信號，其高於及低於一預定電壓位準之一；一電流路徑切斷電路，其用於在一低功率作業模式中回應於一控制信號切斷該分壓器及該感測電路之至少一者中之一電流路徑；一狀態保持電路，其用於在該低功率作業模式中回應於該控制信號產生一保持信號；及一輸出電路，其用於回應於該中間信號產生一輸出信號，且用於回應於該保持信號在藉由該電流路徑切斷電路去能該電流路徑時保存該輸出信號之一值，該控制信號與該輸出信號係獨立地控制。
  10. 如請求項9之啟動電路，其中該控制信號包括一睡眠信號、一功率下降信號及一功率監控信號之一者。
  11. 如請求項9之啟動電路，其中該輸出信號經反饋以用於去能該感測電路中之該電流路徑。
  12. 如請求項9之啟動電路，其中該輸出電路包括一用於產生該輸出信號之反及閘。
  13. 如請求項9之啟動電路，其中該分壓器包括串列連接在該電源電壓位準與接地之間的該電流去能構件及一電阻器構件，該電阻器構件包括該感測節點。
  14. 如請求項13之啟動電路，其中該電阻器構件包括一連接在該電流去能構件與該感測節點之間的二極體連接之電晶體，及一連接在該感測節點與接地之間的電阻器。
  15. 如請求項13之啟動電路，其中該電流去能構件包括一電晶體，該電晶體用於在該低功率作業模式中自該電阻器構件去耦合該電源電壓位準。
  16. 如請求項9之啟動電路，其中該感測電路包括一反相器。
  17. 如請求項9之啟動電路，其中該感測電路包括一微分放大器，其用於將該感測節點與一參考電壓相比較及用於產生該中間信號，及一電流源電路，其用於選擇一通過該微分放大器之電流，該電流源電路可在一常規模式作業與該低功率作業模式之間作業。
  18. 如請求項17之啟動電路，其中該電流源包括可在該常規作業模式中被致能的一第一電流分支及一第二電流分支，該第一電流分支包括該電流去能構件，該電流去能構件用於在該低功率作業模式中去能通過該第一電流分 支之該電流路徑。
  19. 如請求項18之啟動電路，其中該輸出信號經反饋至該電流源電路以用於去能該第二電流分支。
  20. 如請求項18之啟動電路，其中該電流源包括一偏壓電路，該偏壓電路用於為該第一電流分支及該第二電流分支之每一者提供一偏壓，該偏壓電路包括該電流去能構件，該電流去能構件用於在該低功率作業模式中去能通過該偏壓電路之該電流路徑。
  21. 一種在一常規作業模式及一省電作業模式期間維持一功率狀態信號之功率狀態指示系統，其包含：一啟動偵測器，其具有一被致能之電流路徑，該電流路徑用於在該常規作業模式期間於該電流路徑之一感測節點偵測一電源電壓位準，及用於當該感測節點已達到一預定電源電壓位準時設定該功率狀態信號；及一狀態保持器，其用於在從常規作業模式轉換至一省電作業模式之後維持該省電作業模式中之功率狀態信號，該啟動電路之電流路徑在該省電作業模式期間回應於一控制信號被去能，該控制信號與該功率狀態信號係獨立地控制。
  22. 如請求項21之功率狀態指示系統，其進一步包含一恢復電路，該恢復電路用於回應於從該省電作業模式至該常規作業模式之一轉換將該感測節點之電源電壓位準恢復至該預定電源電壓位準。
  23. 如請求項21之功率狀態指示系統，其中該常規作業模式 及該省電作業模式分別對應於該控制信號之一第一狀態及一第二狀態。
  24. 如請求項23之功率狀態指示系統，其中該控制信號係一睡眠信號、一功率下降信號及一功率監控信號之一者。
  25. 一種在一半導體裝置之一常規作業模式及一省電作業模式期間用於維持一功率狀態信號之方法，其包括：在該常規作業模式期間於一啟動電路之一電流路徑之一感測節點感測一電源電壓位準；當該感測節點之該電源電壓位準於該常規作業模式中已達到一預定電源電壓位準時產生該功率狀態信號，該電流路徑回應於一控制信號之一第一狀態被致能，該控制信號之該第一狀態對應於該常規作業模式；將該控制信號切換至一第二狀態，該第二狀態對應於該省電作業模式；回應於該控制信號之該第二狀態維持該功率狀態信號於該省電作業模式，該控制信號與該功率狀態信號係獨立地控制；及回應於該控制信號之該第二狀態去能該啟動電路之該電流路徑。
  26. 如請求項25之方法，其進一步包含：在從該省電操作模式轉換至該常規作業模式時將該感應節點之該電源電壓位準恢復至該預定電源電壓位準。
  27. 如請求項25之方法，其進一步包含：回應於該感測節點達到該預定電源電壓位準延遲該功 率狀態信號之產生。
  28. 如請求項25之方法，其中維持該功率狀態信號之步驟包括產生一保持信號以維持該省電操作模式中之功率狀態信號。
  29. 一種操作在一常規操作模式及一省電操作模式之一者之半導體裝置，該半導體裝置包含：一模式控制邏輯產生器，其用於回應於至少一控制信號產生一模式控制信號，該模式控制信號指示該常規操作模式及該省電操作模式之一者；一功率偵測器，其用於偵測該功率偵測器之一電流路徑中一感測節點之一電源電壓位準且用於當該感測節點之電源電壓位準達到一預定電源電壓位準時產生一功率狀態信號，該電流路徑回應於該模式控制信號之一第一狀態被致能，該模式控制信號之該第一狀態對應於常規操作模式；一狀態保持器，其用於回應於該模式控制信號之一第二狀態維持該功率狀態信號，該模式控制信號之該第二狀態對應於省電操作模式，該控制信號與該功率狀態信號係獨立地控制；及一電流去能器，其用於回應於該模式控制信號從該第一狀態至該第二狀態之一轉換去能該電流路徑。
  30. 如請求項29之半導體裝置，其進一步包含一恢復電路，該恢復電路用於回應於該模式控制信號從該第二狀態至該第一狀態之一轉換將該感測節點之電源電壓位準恢復至該預定電源電壓位準。
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