KR101364795B1 - 저전력 슬립 모드 동작을 갖는 파워 업 회로 - Google Patents

Abstract

절전 모드 동안에 감소된 전력 소비를 가지면서, 전원 전압이 만족스러움을 나타내는 활성 플래그 신호를 유지하는 파워 업 회로이다. 이는 절전 모드 동안에 파워 업 회로를 턴 오프시키고, 상태 유지 회로를 이용하여 파워 다운 신호에 응답하여 활성 플래그 신호를 유지하는 것에 의해 달성된다. 상태 유지 회로는 내부 노드가 미러 설정된 레벨에 도달했을 때 활성 플래그 신호를 생성하기 위해 파워 업 회로의 내부 노드에 응답한다. 파워 다운 신호는 슬립 모드 신호 및 딥 파워 다운 신호 중 한쪽 또는 양쪽일 수 있다. 상태 유지는 절전 모드 시에 활성 플래그 신호를 유지하기 위한 오버라이드 회로, 및 절전 모드에서 나가는 대로 적어도 파워 업 회로의 내부 노드를 신속하게 리셋하기 위한 복원 회로를 포함한다.

Description

저전력 슬립 모드 동작을 갖는 파워 업 회로 {POWER UP CIRCUIT WITH LOW POWER SLEEP MODE OPERATION}

본 발명은 일반적으로 저전력 회로 기술에 관한 것이다. 보다 상세하게는, 본 발명은 파워 업 회로(power up circuit)에서 전력 소비를 최소화하는 방법에 관한 것이다.

마이크로프로세서, 스탠드-얼론(stand-alone) 및 임베디드(embedded) 메모리 장치, 전압 기준 회로, 전력 관리 회로 등과 같은 반도체 장치들은, 전원(power supply) 전압이 턴 온(turn on)된 후에 즉시로 실행되도록 하기 위해서 일정한 시퀀스(sequence)의 동작들을 필요로 한다. 상기 시퀀스의 동작들은 파워 업 시퀀스로 일반적으로 알려져 있다. 상기 파워 업 시퀀스는 예컨대, 저장 소자들(예컨대, 래치(latch), 플립-플롭(flip-flop), 저항)을 리셋하는 단계, 진동자(예컨대, 펌핑(pumping) 전원 또는 PLL의)를 기동하는 단계, 및 내부 전압원 또는 특정 순서의 기준들을 인에이블(enable)하는 단계를 포함할 수 있다. 상기 시퀀스는 통상 완료하는데 상당량의 시간이 걸리며, 전원 전압이 일정한 최소 전압 레벨에 도달된 후에 시작한다. 상기 시퀀스는 전원 전압이 상기 최소 레벨 아래로 떨어질 때까지 통상 재-실행되지 않아야 한다. 대부분의 전자 장치들로서는, 펌핑 회로들, 메모 리 저장 소자들, 및 전원 전압의 변화에 민감한 여타 블록들처럼, 논리 기능의 적절한 동작을 보장하기 위해서 안정 및 신뢰성 있는 전원을 갖는 것이 또한 중요하며, 동작 동안의 어느 주어진 시간에 전원 전압 레벨이 일정 레벨 아래로 우연히 떨어지는 지의 여부를 인지하는 것이 중요하다. 즉, 전원 전압 레벨은 이따금 모니터(monitor)될 필요가 있다.

전원의 확실성은, 전원이 재충전들 간에 유한한 양의 암페어-시간(ampere-hours)을 가진 배터리인 모바일 어플리케이션(mobile application)인 경우에 특히 중요하다. 전원 전압 레벨을 평가 또는 모니터하고 반도체 장치의 파워 업 시퀀스를 초기화하기 위해 일반적으로 사용되는 회로는, 파워 업 감지 회로 또는 전력 전압 (레벨) 감지기, 또는 단순히 파워 업 회로라고 일반적으로 호칭한다. 파워 업 회로는, Vdd 또는 Vcc 전력 전압, 또는 입/출력 회로 전원 전압과 같은 전원의 전압 레벨을 모니터하여, 전압 레벨이 최소 요구 레벨 이상인 것을 나타내는 활성 플래그(flag) 신호를 생성한다. 공급 전압에 민감한 회로들은 이 활성 플래그 신호를 이용하여 동작을 초기화하거나 계속한다.

도 1은 종래 기술의 파워 업 회로도이다. 이 예시에서, 상기 회로는 Vdd 전원 전압 레벨을 감지하기 위해 사용된다. 파워 업 회로(10)는 분압기 회로 및 지연 회로를 포함한다. 분압기 회로는 p-채널 트랜지스터(12), 당업자에게 다이오드 접속(diode connection)이라고 일반적으로 알려진 그의 드레인 단자에 연결된 게이트 단자를 가진 p-채널 트랜지스터(14), 및 저항(16)으로 구성되며, 모두 전원 Vdd 및 그라운드(Vss) 사이에 직렬로 연결된다. p-채널 트랜지스터(12)는 분압기 회로 로부터 Vdd를 분리하기 위한 딥 파워 다운 신호(deep power down signal)(DEEP_PD)에 연결되는 게이트 단자를 갖는다. 지연 회로는 트랜지스터(14) 및 저항(16)의 공통 노드와 출력 PWR_OK 사이에 연결된 일련의 인버터(18, 20, 22, 24)들을 포함한다. 본 예시의 출력 PWR_OK은, 고 전압 레벨이, Vdd 전원 전압이 최소 레벨 이상인 것을 지시하는, 활성 플래그 신호를 나타낸다. 캐패시터(26, 28)는 인버터(12, 16)의 입력 단자에 연결된다.

파워 업 회로(10)의 동작은 다음과 같다: Vdd가 턴온된 후, Vdd 전압 레벨이 그라운드 또는 Vss로부터 Vdd 공칭 값으로 증가하기 시작한다. 당업자들은, 공칭 전압이 특정 어플리케이션 및/또는 회로에 좌우되지만, 본 발명의 실시예들은 반도체 장치의 어떤 타입의 전원 전압을 모니터하는 데에도 적용될 수 있다는 것을 이해할 것이다. Vdd 전압이 상승하는 동안, 신호 DEEP_PD는 Vss의 저 전압 레벨 또는 로직 로우(logic low)로 유지되며, Vdd로부터 트랜지스터(12, 14) 및 저항(16)의 DC 경로를 통해 직류가 흐른다. 인버터(18)의 입력 단자는 Vdd 전압 레벨 또는 로직 하이(logic high)를 향해 상승하고, 종국에는 인버터(18)의 출력을 로직 하이에서 로직 로우 전압 레벨로 변경하는 전압 레벨에 도달한다. 이러한 상태의 변경은 잔여 인버터들을 통해 전파되어 PWR_OK를 로직 하이 전압 레벨로 만든다. 이러한 예시에서, 하이 로직 전압 레벨의 PWR_OK는, Vdd 전압이, 전력 전압 레벨에 민감한 블록들이 초기화 또는 그들의 안전한 동작을 계속하기에 적합한 일정한 레벨 이상에 도달했거나 유지되는 것을 나타낸다.

대부분의 배터리식(battery-powered)의 반도체 장치들은, 그 장치들의 전력 소비를 저감하는 데 도움이 되도록 절전 모드를 갖는다. 공지된 절전 모드 중 하나는 딥 파워 다운 모드이다. 상기 딥 파워 다운 모드에서는, 장치가 본질적으로 턴오프되며, 데이터 및 회로 블록의 논리 상태의 보존이 요구되지 않고 노멀(normal) 동작으로의 신속한 복귀가 기대되지 않는다. 따라서, 딥 파워 다운 모드에서의 전원 전압 레벨의 모니터링은 필수적이지 않다. 도 1의 예시에서 딥 파워 다운 모드로 들어가면, DEEP_PD가 하이 로직 전압 레벨이 되고, 트랜지스터(12)가 턴오프하여, Vdd 노드가 분압기 회로에서 분리된다. 이는 파워 업 회로(10)를 효과적으로 디스에이블(disable)하여, 따라서 Vdd 전압 레벨을 추적할 수 없고, PWR_OK가 종국에는 Vss 로우 전압 레벨로 변경하는 결과를 초래한다. 딥 파워 다운 모드에서 전원(예컨대, Vdd, Vcc 등)은 턴오프되거나 턴오프되지 않을 수 있다는 것을 주목하는 것이 중요하다.

여타의 공지되고 보다 빈번히 사용되는 절전 모드는 슬립(sleep) 모드라고도 일컫는 대기(standby) 모드이다. 슬립모드에서, 데이터 저장 소자들(예컨대, RAM, 저항들), 기준 소스들, 클럭 관리 회로들(예컨대, DLL 또는 PLL)과 같은 필수 회로들은, 전원이 인가된 상태로 남아 있음으로써, 장치가 상대적으로 더 짧은 시간에 활성 모드로 복귀할 수 있다. 슬립 모드와 더불어, 노멀 동작 모드에서는, 상기 필수 회로들을 활성으로 유지하고 전력 시퀀스의 불필요한 초기화를 방지하기 위해 PWR_OK가 인에이블(enable) 전압 레벨로 남을 것이 대부분의 경우에 요구된다. 동시에, 전력 소비를 최소화하고 동작 또는 논리 상태를 보존하기 위해 필요하지 않은 모든 전류 소비 경로를 디스에이블하는 것이 중요하다.

도 1에 도시된 현재 알려진 파워 업 회로(10)에 관련한 몇가지 문제가 있다. 분압기 회로는 DEEP_PD가 저전압 레벨인 동안 Vdd 공급부로부터 전류를 끌어 들일 것이다. 파워 업 회로(10)의 분압기 회로를 통하는 전류는 DEEP-PD가 고 전압 레벨에 있을 때만, 즉, 장치가 딥 파워 다운 모드에 있을 때만, 컷 오프(cut off)될 수 있다.

또한, 도 1의 종래 기술의 회로는 슬립 모드를 유지하기 위한 설비를 갖지 않는다. DEEP_PD를 슬립 모드 신호로 대체하는 것 또는 그것들을 논리적으로 결합하는 것은 여전히, 절전 모드로 들어가서 분압기 회로를 통하는 DC 경로가 컷 오프되었을 때, 인버터(18)의 입력 단자가 Vss를 향해 방전되는 결과를 초래할 것이다. 그 다음에, PWR_OK 신호가 저전압 레벨 Vss로 떨어진다. 그 결과로서, 노멀 모드의 동작으로 다시 들어가는 것은, 장치의 전체 파워 업 시퀀스가 재실행될 것이기 때문에, 상대적으로 긴 시간의 양을 필요로 할 것이다. 따라서, 도 1의 회로에서는, PWR_OK 신호 레벨을 하이로 유지하기 위해 슬립 모드 동안에 트랜지스터(12)가 온(on)으로 남아 있어야 하며, 전류는 분압기 회로를 통해 끌어 들여질 것이다. 도 1의 파워 업 회로(10)와 같은, 파워 업 회로에 의해 통상 소비되는 단지 미소한 마이크로암페어(microampere)의 전류일 지라도, 배터리식의 어플리케이션으로서는 매우 중요하다.

전력 절약은 모바일 제품들에게는 중대하며, 절전 모드는 이전에 논의한 바와 같이 빈번히 사용되어야 한다.

예로서, 도 2에 도시된 이중 모드 비교기 회로와 같은 종래의 비교기 회로는 노멀 및 절전 모드의 동작을 가지며, 상기 절전 모드는 회로 응답 시간이 중대하지 않은 경우 최소 전류 소비의 회로 기능성을 유지하는 데 사용된다. 도 2의 이중 모드 비교기 회로는 노멀 차동 회로 및 저전력 차동 회로를 포함한다. 노멀 차동 회로는 전류 미러(mirror) 구성으로 배열된 p-채널 트랜지스터(50, 52)와, n-채널 입력 트랜지스터(54, 56), 및 n-채널 전류원 트랜지스터(58)를 포함한다. 입력 트랜지스터(54)는 신호 VREF를 수신하고, 입력 트랜지스터(56)는 입력 신호 VIN을 수신하며, 전류원 트랜지스터(58)의 게이트 단자는 바이어스 전압 VBIAS을 수신한다. VBIAS 전압은 Vdd와 Vss 사이에 직렬로 연결된 트랜지스터(60, 62)로 이루어진 회로로부터 생성되며, 트랜지스터(60)는 신호 SLEEP에 의해 제어되고, 트랜지스터(62)는 다이오드 구성으로 연결된다. 디스에이블 회로는, 신호 SLEEP에 응답하여 VBIAS를 저전원 레일(rail) Vss에 연결하는 n-채널 트랜지스터(64)로 구성된다. 저전력 차동 회로는 전류 미러 구성으로 배열된 p-채널 트랜지스터(66, 68)과, n-채널 입력 트랜지스터(70, 72), 및 n-채널 전류원 트랜지스터(74)를 포함한다. 입력 트랜지스터(70) 및 트랜지스터(74)의 게이트 단자는 VREF를 수신하고, 입력 트랜지스터(72)는 입력 신호 VIN를 수신한다. 트랜지스터(74)는 트랜지스터(58)보다 실제적으로 적은 전류를 끌어당기도록 된 크기인 것을 주목한다.

노멀 또는 고속 동작에서는, 노멀 차동 및 저전력 차동 회로 양쪽이 턴온되도록, SLEEP 신호가 저전압 레벨로 설정된다. 속도가 중대하지 않은 저전력 모드의 동작에서는, VBIAS를 Vss 전압 레벨로 설정하는 것에 의해 노멀 차동 회로를 턴오프하도록 SLEEP 신호가 고전압 레벨로 설정된다. 따라서, 비교기 기능성은 여전 히 유지되지만, 노멀 모드의 동작에 비하여 더 낮은 전력 소비 및 더 긴 응답 시간을 갖는다.

도 2의 이중 모드 비교기 회로의 경우에는, SLEEP 신호의 상태를 로직 하이에서 로직 로우로 변경하는 것에 노멀 차동 회로의 활성화가 즉각적이므로, 슬립 모드로부터 비교기의 회복을 위해 필요한 시간이 상대적으로 짧다.

파워 업 회로의 경우에는, 모바일 장치 사용자들이 그들의 장치를 절전 모드에서 노멀 동작이 되도록 하기 위한, 파워 업 시퀀스의 재실행에 소비하는 시간으로 인한, 긴 대기 기간을 받아들일 리가 없기 때문에, 전체 칩의 짧은 회복 시간을 보장하는 것이 중요하다. 전력 절약과 절전 모드에서 나온 후 노멀 동작으로 복귀하는 시간의 균형을 잡는 하나의 방법은, 파워 업 시퀀스를 재실행하지 않고 절전 모드에서 나오는 것이다.

본 발명의 목적은 종전의 파워 업 회로의 적어도 하나의 단점을 제거하거나 완화하는 것이다.

제1 양태에서, 본 발명은 파워 업을 제공한다. 파워 업 회로는 전력 감지기 회로 및 제어 회로를 포함할 수 있다. 전력 감지기 회로는 전원 전압 레벨의 값을 구하여 전원 전압 레벨이 적어도 미리 설정된 레벨인 것을 나타내는 출력 신호를 생성한다. 전력 감지기 회로는 저전력 모드의 동작 시에 선택적으로 디스에이블되는 적어도 하나의 전류 경로를 가질 수 있다. 제어 회로는 적어도 하나의 전류 경로가 디스에이블된 동안 파워 업 출력 신호의 값을 유지한다.

본 양태의 실시예에 따르면, 적어도 하나의 전류 경로는 전원 전압 레벨과 그라운드 사이에 연결된 분압기 회로를 포함하며, 상기 분압기 회로는 상기 출력 신호에 연결되는 검출 노드를 갖는다. 본 양태의 다른 실시예에 따르면, 전력 감지기 회로는, 상기 검출 노드가 미리 설정된 레벨에 도달한 것에 응답하여 상기 출력 신호의 생성을 지연하는 지연 회로를 더 포함한다. 본 양태의 또 다른 실시예에 따르면, 상기 출력 제어 회로는 래치 회로를 포함할 수 있다.

본 실시예의 양태들에서는, 출력 제어 회로가, 논리 게이트 및 상태 유지 회로를 포함할 수 있다. 상기 논리 게이트는 출력 신호를 제공함으로써, 상기 논리 게이트가 유지 신호에 응답하여 상기 출력 신호를 유지하도록 하며, 상기 상태 유지 회로는 상기 저전력 모드의 동작 시에 상기 유지 신호를 생성한다. 상기 상태 유지 회로는 상기 저전력 모드의 동작 시에 절전 신호를 수신할 수 있고, 상기 전력 감지기 회로는 상기 검출 노드의 미리 설정된 레벨을 검출하는 검출 회로를 포함할 수 있다. 추가적인 실시예에서, 상기 검출 회로는 그 차동 검출 증폭기 회로를 통해서 전류를 선택하는 전류원 회로에 연결되는 차동 검출 증폭기 회로를 포함하며, 상기 전류원 회로는 상기 저전력 모드의 동작에 응답하여 선택적으로 디스에이블될 수 있다. 본 실시예의 다른 양태에서는, 파워 업 회로가 상기 전원 전압 레벨과 상기 검출 노드 사이에 연결된 적어도 하나의 구동 회로를 구동하는 것에 의해 상기 검출 노드를 리셋하는 복원 회로를 포함할 수 있다.

제2 양태에서, 본 발명은 분압기, 검출 회로, 출력 회로, 전류 디스에이블 수단, 및 상태 유지 회로를 가진 파워 업 회로를 제공한다. 상기 분압기는 전원 전압 레벨에 연결되고 상기 전원 전압 레벨을 추적하는 검출 노드를 갖는다. 상기 검출 회로는 상기 검출 노드의 전압 레벨을 검출하고 상기 검출 노드가 미리 설정된 전압 레벨의 초과 및 미만 중 하나인 것에 대응하는 중간 신호를 생성한다. 상기 출력 회로는 상기 중간 신호에 응답하여 출력 신호를 생성한다. 상기 전류 디스에이블 수단은 저전력 모드의 동작 시에 상기 분압기와 상기 검출 회로 중 적어도 하나의 전류 경로를 컷오프(cut off)한다. 상기 상태 유지 회로는 상기 전류 경로가 상기 전류 디스에이블 수단에 의해 디스에이블된 동안 상기 출력 신호의 값을 유지한다.

제2 양태의 실시예에 따르면, 상기 전류 경로는 3개의 저전력 모드 신호들 중 적어도 하나에 응답하여 디스에이블되고, 상기 3개의 저전력 모드 신호들은 슬립 신호, 파워-다운 신호, 및 전력 모니터 신호를 포함하며, 상기 출력 신호는 상기 분압기의 전류 경로를 디스에이블하거나 상기 검출 회로의 전류 경로를 디스에이블하기 위해 피드백되고, 상기 출력 회로는 상기 출력 신호를 래치시키는 래치를 포함한다.

본 양태의 다른 실시예에 따르면, 상기 분압기는 상기 전원 전압 레벨과 그라운드 사이에 직렬로 연결된 저항 수단 및 상기 전류 디스에이블 수단을 포함하며, 상기 저항 수단은 검출 노드를 포함한다. 상기 저항 수단은 상기 전류 디스에이블 수단과 상기 검출 노드 사이에 연결된 다이오드-접속 트랜지스터와, 상기 검출 노드와 그라운드 사이에 연결된 저항을 포함한다. 상기 전류 디스에이블 수단은, 상기 저전력 모드의 동작 시에 상기 저항 수단들로부터 상기 전원 전압 레벨을 분리하는 트랜지스터를 포함한다.

본 양태의 추가적인 실시예에 따르면, 상기 검출 회로는 인버터를 포함하거나, 차동 증폭기 및 전류원 회로를 포함할 수 있다. 상기 차동 증폭기는 상기 검출 노드를 기준 전압과 비교하고 중간 신호를 생성한다. 상기 전류원 회로는 상기 차동 증폭기를 통해 전류를 선택하고, 상기 전류원 회로는 노멀 모드 동작과 상기 저전력 모드의 동작 사이에서 동작할 수 있다.

다른 실시예에 따르면, 상기 전류원은 상기 노멀 모드의 동작 시에 인에이블되는 제1 전류 브랜치와 제2 전류 브랜치를 포함하며, 상기 제1 전류 브랜치는 상기 저전력 모드의 동작 시에 상기 제1 전류 브랜치를 통하는 전류 경로를 디스에이블하는 전류 디스에이블 수단을 포함한다. 상기 출력 신호는, 상기 제2 전류 브랜치를 디스에이블하기 위해 상기 전류원 회로에 피드백될 수 있다. 또한, 상기 전류원은 상기 제1 전류 브랜치와 상기 제2 전류 브랜치의 각각에 바이어스 전압을 제공하는 바이어스 전압 회로를 포함할 수 있다. 상기 바이어스 전압 회로는 상기 저전력 모드의 동작 시에 상기 바이어스 전압 회로를 통하는 전류 경로를 디스에이블하는 전류 디스에이블 수단을 포함한다.

본 발명의 다른 양태 및 특징은, 첨부 도면과 관련하여 본 발명의 특정 실시예들의 후술되는 상세한 설명의 검토로 당업자들에게 명백해질 것이다.

본 발명의 실시예들이 이제, 첨부된 도면들을 참조하여, 단지 예시의 방식으로, 기술될 것이다.

도 1은 종래 기술의 파워 업 회로도이다.

도 2는 종래 기술의 비교기 회로도이다.

도 3은 본 발명의 실시예에 따른 파워 업 회로도이다.

도 4는 도 3의 파워 업 회로의 동작을 예시하는 시퀀스도이다.

도 5는 본 발명의 실시예에 따른, 절전 모드의 동작을 가진 포괄적인 전원 모니터링 회로의 개략도이다.

도 6은 본 발명의 실시예에 따른 절전 모드의 동작을 가진 전원 모니터링 회로도이다.

도 7은 도 6의 전원 모니터링 회로의 동작을 예시하는 시퀀스도이다.

도 8은 출력 오버라이드(override) 회로도이다.

도 9는 본 발명의 다른 실시예에 따른 절전 모드의 동작을 가진 전원 모니터링 회로도이다.

도 10은 도 9의 전원 모니터링 회로의 비교기 회로도이다.

도 11은 본 발명의 실시예에 따른 비교기 회로도이다.

도 12는 본 발명의 실시예에 따른 다른 비교기 회로도이다.

일반적으로, 본 발명은 전력 소비를 최소화하면서, 파워 업 시퀀스가 재실행될 필요가 없다는 것을 나타내는 활성 플래그 신호를 유지하는 파워 업 회로를 제공한다. 이는 전원 전압 레벨의 모니터링이 필요하지 않은 시간 동안 파워 업 회로의 모든 DC 경로들을 턴오프시키고, 상태 유지 회로를 사용하여 활성 플래그 신 호를 인에이블링 레벨로 유지하는 것에 의해 달성된다. 상태 유지 회로는 파워 업 회로의 내부 검출 노드의 전압 레벨에 응답하여 전원 전압이 최소 레벨에 도달했을 때 활성 플래그 신호를 생성한다. 상기 상태 유지 회로는 내부 검출 노드의 신호를 오버라이드하는 유지 신호에도 응답한다. 상기 유지 신호는, 슬립 모드 초기화 신호, 딥 파워 다운 모드 초기화 신호, 또는 DC 경로를 컷오프하는 여느 적합한 신호이거나 그것들의 논리적인 조합일 수 있는, 절전 신호의 산물이다. 본 발명에 따른 파워 업 회로는, 절전 모드에서 나가는 대로 파워 업 회로의 내부 노드의 전압 레벨을 신속히 리셋하거나 노멀 동작 모드의 전원 전압 레벨을 모니터링하도록 복귀하기 위한 복원 회로를 선택적으로 포함할 수 있다.

본 발명의 실시예들은, 파워 업 회로가, 대부분의 경우에, 파워 업 시퀀스가 실행된 후 전원 전압 레벨을 모니터할 필요가 없다는 사실의 장점을 취한다. 파워 업 회로는 장치에 대한 Vdd의 초기 적용 동안에 주로 사용된다. 파워 업 회로의 활성 플래그 신호의 인에이블링(enabling) 레벨은, Vdd 전압 레벨을 모니터할 필요가 없을 때, 절전 모드 또는 노멀 모드의 동작 동안에 유지될 수 있으며, 따라서 분압기 회로의 DC 경로가 컷오프될 수 있다.

도 3에 도시된 본 발명의 실시예에 따르면, 파워 업 회로가, Vdd가 최소 필요 전압 레벨에 도달된 후에 전력 감지기 회로의 전력 소비를 저감시키기 위해 자체-디스에이블링(self-disabling) 분압기 회로를 가질 수 있다. Vdd가 상기 최소 필요 전압 레벨에 도달된 후 활성 플래그 신호의 상태를 유지하기 위해 래치 회로가 포함되므로, 분압기 회로를 디스에이블하는 것은 플래그 신호의 상태에 영향을 주지 않을 것이다.

파워 업 회로(100)는 도 1의 종래 기술의 파워 업 회로(10)에 기능적으로 유사하다. 파워 업 회로(100)는 분압기 회로, 검출 회로, 지연 회로, 및 래치 회로를 포함한다. 분압기 회로는 p-채널 커플링(coupling)(102), p-채널 다이오드 접속 트랜지스터(104), 및 저항(106)으로 이루어지며, 모두 전원 Vdd와 Vss의 사이에 직렬로 연결된다. 분압기는 하기의 파워 업 구현들에서 기술되는 대안적인 구조들 중 하나를 가질 수 있다. 인버터(108)는 내부 검출 노드 “n”의 전압 레벨을 감지하기 위한 검출 회로로서 기능한다. 인버터(108)로부터의 출력 신호의 전이는, 직렬 접속 인버터들(112, 114, 116), n-채널 트랜지스터(118), 및 캐패시터들(120, 122, 124)로 이루어지는 지연 회로(110)에 의해 지연된다. 캐패시터(120)는 인버터(108)의 입력에 연결되고, 캐패시터(122)는 인버터(112)의 입력에 연결되며, 캐패시터(122)는 인버터(114)의 입력에 연결된다. 인버터(116)의 출력은 노드 SET를 저전력 레일 Vss에 연결하는 트랜지스터(116)의 게이트 단자에 연결된다. 래치 회로(126)는 교차-연결 인버터(128, 130)를 포함하며, 상기 인버터(128)의 입력은 노드 SET에 연결되고 인버터(128)의 출력은 활성 플래그 신호 PWR_OK를 만든다. 신호 PWR_OK는 트랜지스터(102)의 게이트 단자로 피드백된다. 전압 Vdd가 초기 인가될 때 PWR_OK 신호 레벨이 항상 로직 로우 상태일 것을, 즉, Vdd가 그라운드 퍼텐셜(ground potential) Vss에서 공칭 Vdd 전압 레벨로 상승할 때, 트랜지스터(118)로부터의 신호에 의해 래치(126)가 설정될 때까지 신호 PWR_OK가 로우로 남아 있을 것을 보장하는 설비가 래치(126) 내에 만들어져야 한다. 상기 설비는, 예컨대, 노 드 SET 및 PWR_OK에 인가되는 추가적인 불균형(uneven) 용량성 부하, 또는 그에 따른 크기의 인버터(128, 130) 내의 트랜지스터들, 또는 다른 주지의 기술들의 사용 또는 그것의 조합들을 포함할 수 있다.

도 4의 시퀀스도를 참조하여 파워 업 회로(100)의 동작이 뒤잇는다. 시간 t0에서, Vdd 전압 레벨이 회로에 인가되고, 내부 검출 노드 “n”의 전압은 Vdd의 상승을 추적한다. 교차-연결 인버터(128, 130)의 특별한 설비로 인하여, 노드 SET의 전압이 Vdd 전압 레벨과 더불어 상승할 것이고, 따라서 신호 PWR_OK를 저전압 레벨 Vss로 유지시킨다. 종국에는 시간 t1에, 내부 검출 노드 “n”의 전압이 최소 임계 레벨에 도달할 것이고, 인버터(116)가 세트 트랜지스터(118)의 게이트를 고전압 레벨로 만들어서, 그것을 턴온시켜 노드 SET를 Vss 전력 레일에 연결하는 결과를 가져온다. 그 다음에, 인버터(128)는 PWR_OK를 고전압 레벨로 만들어, 트랜지스터(102)를 턴오프시킨다. 다음, 내부 검출 노드“n”이 Vss를 향해 방전할 것이다. 따라서, 파워 업 회로(100)는, PWR_OK의 상태가 인에이블링 레벨로 유지되는 동안, 일단 공급 전압 Vdd이 소망하는 레벨에 도달하면 절전을 위해, 그의 분압기 회로를 자체-디스에이블할 것이다.

도 3의 파워 업 회로(100)는, 파워 업 동안에 일단 공칭 Vdd 레벨에 도달하면 Vdd 전압의 레벨을 추적 또는 모니터할 필요가 없는 어플리케이션에 적합하고, 회로의 성공적인 파워 업 후에 전력 소비를 저감하기 위해 유효하다. 따라서, 일단 PWR_OK가 고전압 레벨로 설정되면, 그것은 Vdd 전원이 턴오프될 경우에만 저전압 레벨로 떨어질 것이다.

이전에 주목된 바와 같이, 휴대형 모바일 장치들과 같이, 절전 모드의 동작이 모바일 장치의 동작 시간을 연장하기 위해 중요한 기술인 많은 장치들이 있다. 보다 상세하게는, CPU 또는 사용자가 하나 이상의 절전 모드들을 동작시키도록 장치에게 명령할 수 있다. 도 5, 6 및 8은 몇몇의 절전 모드로 동작하는 것이 선택적으로 가능하게 될 수 있는 파워 업 회로들의 실시예들을 예시한다.

도 5는 본 발명의 실시예에 따른 파워 업 회로도이다. 본 실시예의 파워 업 회로(200)는 노멀 및 절전 모드의 동작 시에 파워 업 회로를 관리하기 위한 추가적인 디지털 회로들을 가진 전력 감지기 회로를 포함한다. 상기 전력 감지기 회로는 분압기 회로, 검출 회로, 및 지연 회로를 포함한다. 상기 분압기 회로는, 공급 전압이 공칭 Vdd 전압 레벨을 향해 상승함에 따라, 도 5의 “n”표식의 내부 검출 노드를 미리 설정된 전압 레벨로 만든다. 분압기 회로는 Vdd와 Vss 전력 레일들 사이에 직렬로 연결된 p-채널 커플링 트랜지스터(202), 다이오드 접속 p-채널 트랜지스터(204), 및 저항 수단(206)을 포함한다. 본 예시에서, 저항 수단(206)은 저항 소자들(206a, 206b)을 포함한다. 검출 회로(210)는 미리 설정된 전압 레벨을 감지하여, 결과적으로 활성 플래그 신호 PWR_OK로 변형하는 대응 신호를 생성한다. 지연 회로(212)는 검출 회로(210)의 출력으로부터 활성 플래그 출력 신호로 전파되는 신호를 지연한다. 파워 업 회로(200)는 또한 다음의 회로 블록들을 포함한다. 상태 유지 회로(208)는, 절전 신호 POWER_SAVE에 응답하여 신호 HOLD*를 생성하는 것에 의해 활성 플래그 신호(이 예시에서는, PWR_OK의 고전압 레벨)의 인에이블링 레벨을 유지한다. 도 5의 POWER_SAVE 노드의 고전압 레벨이 절전 모드의 동작으로 들어가는 것을 나타낸다는 것을 주목한다. 선택적인 복원 회로(214)는, 절전 모드에서 나오는 대로, 구동 회로(215)를 활성화하는 것에 의해 파워 업 회로의 내부 노드들의 상태를 신속히 리셋한다. 구동 회로(215)는 신호 POWER_SAVE에 응답하여 복원 회로(214)에 의해 생성되는 신호 RESET*을 수신하기 위한 게이트 단자를 가진 p-채널 트랜지스터로 대표된다. 도 5에서는 상세하게 도시되지 않았지만, 추가적인 구동 회로 부품들이 지연 회로(212) 내에 포함될 수 있다. 파워 업 회로는, PWR_OK 신호를 생성하기 위해, 검출 회로(210) 및 상태 유지 회로(208)로부터의 신호를 조합하기 위한 출력 오버라이드 회로(216)도 포함할 수 있다. 출력 오버라이드 회로(216)는, 검출 회로(210) 및 지연 회로(212)를 통해 그의 입력으로 인가되는 내부 검출 노드 “n”의 신호와, 상태 유지 회로(208)에 의해 생성된 신호 HOLD*를 수신하기 위한 제2 입력을 갖는다.

본 예시에서, 트랜지스터(202)의 게이트는 전류 디스에이블 수단으로서 기능하며, 절전 신호 POWER_SAVE를 수신한다. 본 발명의 추가적인 구현에서는, 다이오드-접속 트랜지스터(204)가 제거될 수 있다. 상기 구성은, 다이오드-접속 트랜지스터(204)를 갖는 분압기 구성에 비하여 동등한 전력 소비를 유지하기 위해 더 큰 저항 값을 일반적으로 사용할 것이다. 만약 그렇지 않다면, 트랜지스터(204)가 제거된 후 저항 값이 증가되지 않을 경우, 더 많은 전력이 소비될 것이다. 저항 수단(206)은, 예컨대, 폴리실리콘(polysilicon) 저항일 수 있는, 병렬 및 직렬 연결의 조합으로 배열된 하나 이상의 저항을 포함할 수 있다. 신호 POWER_SAVE는, 슬립 모드 또는 딥 파워 다운 모드로 들어갈 때, 고전압 레벨 Vdd가 된다. 트랜지스 터(204)의 다이오드 접속 구성으로 인해, 검출 노드 “n”의 전압이 대략 Vdd-Vtp의 최대값으로 제한되는데, 여기서 Vtp는 p-채널 트랜지스터(204)의 임계 전압이다. 따라서, 더 작은 값의 저항이 전력 소비를 증가시키는 일 없이 사용될 수 있다. 동시에, Vtp가 온도 및 처리 파라미터 변화와 더불어 변화함에 따라, 다이오드-접속 트랜지스터를 가진 스킴의 정확도가 상대적으로 더 낮아질 것이다.

파워 업 회로(200)의 동작은 도 1에 도시된 파워 업 회로(10)와 본질적으로 동일하다. Vdd 전압 레벨을 모니터하기 위해, 트랜지스터(202, 204) 및 저항 수단(206)을 통하는 전류 경로는 신호 POWER_SAVE를 저전압 레벨 Vss로 설정하는 것에 의해 인에이블된다. 장치의 파워 업 동안에 Vdd가 상승함에 따라, 내부 검출 노드 “n”의 전압 레벨도 상승할 것이다. 검출 회로(210)는 노드 “n”의 미리 설정된 전압 레벨을 감지하여 Vdd 전압이 최소 레벨에 도달하였음을 나타내는 중간 신호를 생성할 것이다. 이러한 중간 신호는 출력 오버라이드 회로(216)에 도달하기 전에 지연 회로(212)에 의해 지연된다. 중간 신호의 수신으로, 출력 오버라이드 회로(216)는 PWR_OK 노드를 고전압 레벨로 만들 것이다.

신호 POWER_SAVE가 저전압 레벨 Vss인 동안에, 복원 회로(214)에 의해 생성된 신호 RESET*는, 구동 회로(215)와 더불어 지연 회로(212) 내의 다른 구동회로들을 비활성으로 유지하기 위해 고전압 레벨 Vdd로 남는다. POWER-SAVE가 저전압 레벨 Vss인 동안 상태 유지 회로(208)의 비활성으로 남아 있으며, 따라서 신호 HOLD*를 고전압 레벨 Vdd로 유지한다. 출력 오버라이드 회로(216)에서, 로직 하이 전압 레벨 HOLD* 신호는, 내부 검출 노드 “n”에서 활성 플래그 출력 PWR_OK로의 신호 의 통과를 가능케 할 것이다.

신호 POWER_SAVE가 하이 논리 전압 레벨이 되어, 절전 모드로 들어가면, 분압기 회로를 통해 여느 DC 전류가 흐르는 것을 방지하기 위해 트랜지스터(202)가 턴오프된다. 로직 하이 전압 레벨인 신호 POWER_SAVE에 응답하여, 상태 유지 회로(208)는 신호 HOLD*를 로직 로우 전압 레벨로 만들어, 출력 오버라이드 회로(216)로 하여금 노드 “n”의 전압 레벨에 관계없이 신호 PWR_OK를 로직 하이 전압 레벨로 유지하게 할 것이다. 종국에는, 노드 “n”은 Vss 전압 레벨로 방전할 것이고 종전의 Vdd 고전압 레벨 중간 신호는 Vss로 떨어질 것이다. Vdd 모니터링 동작 동안에 신호 POWER_SAVE가 로직 로우 전압 레벨이면, 전원 전압의 두절 또는 변화로 인하여 임계값 아래로 떨어진 중간 신호가 신호 PWR_OK로 하여금 그의 상태를 변경시키도록 할 것이다. 그러나, 신호 POWER_SAVE가 로직 하이 전압 레벨인 동안에, “n”에 상응하는 중간 신호의 전압 레벨은 출력 오버라이드 회로(216)에 의해 효과적으로 묵살된다. 따라서, PWR_OK가 인에이블링 레벨로 남아 있는 동안, 절전 모드 시에는 DC 전력이 분압기 회로에 의해 소비되지 않는다.

절전 모드를 나가는 것에 의해, POWER-SAVE 신호가 로직 로우 전압 레벨로 되어 트랜지스터(202)를 턴온시킨다. 복원 회로(214)는, 구동 회로(215) 및 여타 구동 회로들을 간단히 활성화하기 위해, POWER_SAVE 신호의 로직 하이에서 로직 로우 전압 레벨로의 전이에 응답하여 로우 로직 전압 RESET* 펄스를 생성한다. 구동 회로의 간단한 활성화로 인해, 구동 회로들이 회로(210)의 지연을 오버라이드할 것이므로, 노드 “n”은 Vdd 전압 레벨로 신속히 복귀한다. 상태 유지 회로(208)가 디스에이블되어, 신호 HOLD*가 로직 하이 전압 레벨로 되는 결과를 가져온다. 따라서, 검출 노드 “n”의 전압 레벨은 신호 PWR_OK의 상태를 다시 제어한다.

본 발명의 실시예에 따른 파워 업 회로(300)의 상세한 회로도가 도 6에 도시된다. 도 6의 파워 업 회로(300)는 도 5의 파워 업 회로(200)와 유사하지만, 상태 유지 회로(208), 검출 회로(210), 지연 회로(212), 복원 회로(214), 및 출력 오버라이드 회로(216)의 회로 구현 예들을 추가로 예시한다. 도 6에서 동일 번호가 부여된 소자들은 도 5에 도시된 것들에 대응한다. 파워 업 회로(300)의 분압기 회로(206)는 다이오드-접속 트랜지스터(204) 및 Vss 전력 레일 사이에 연결된 단일 저항을 포함한다. 본 도시된 실시예에서, 신호 POWER-SAVE*는, 슬립 신호 SLEEP, 파워 다운 신호 PWRDN, 및 전력 모니터 신호 PWRMNTR의 3개의 절전 제어 신호들을 수신하는, 3-입력 부정논리합(NOR) 게이트(302)에 의해 생성된다. 3개의 절전 제어 입력들 모두는 파워 업 회로 상에서 그들의 효과의 관점에서는 동일하지만, 그들은 칩 상의 기능적으로 독립된 블록들에 의해 생성된다. SLEEP 신호는 대기 모드 제어 블록에 의해 생성된다. PWRDN 신호는 파워 다운 제어 블록에 의해 생성된다. PWRMNTR 신호는, Vdd 모니터링을 인에이블하거나 Vdd 모니터링 회로 및 절전을 디스에이블하기 위해 파워 업 회로를 노멀 모드의 동작으로 인에이블하거나 디스에이블할 제어 블록에 의해 생성된다. 파워 업 회로의 대안 실시예들에서는, 칩의 가능한 제어들 및 필요한 기능들에 따라, 몇몇의 절전 제어 신호들이 생략될 수 있다. 신호 POWER_SAVE*가 인버터(304)에 의해 반전되어 트랜지스터(202)의 게이트 단자에 연결되는 신호 POWER_SAVE를 생성한다.

상태 유지 회로(208)는, 부정논리곱(NAND) 게이트(308), 일련의 인버터(310, 312, 314), 및 부정논리곱 게이트(308)의 출력을 구동 신호 HOLD*로 반전시키는 인버터(316)를 포함한다. 인버터(304, 318, 320, 322, 324)는 상태 유지 회로(208)의 일부로 간주될 수 있다. 본 예시에서, 상태 유지 회로(208)는 상승 에지(edge) 지연 회로로서 구현된다. 상기 회로는 POWER_SAVE* 신호의 전이를 통과시킨다: 일련의 인버터(304, 318, 320, 322, 324, 310, 312, 314)들에 의해 생성되는 지연 후에 상승 에지가 전송되는 동안, POWER_SAVE의 하강 에지는 (부정논리곱(308) 및 인버터(316)에 의해서만 지연되어) 상대적으로 신속히 HOLD* 신호를 통과한다. RESET* 신호에 의한 회로의 리셋이 시간을 차지하므로, 이러한 지연이 바람직하다. 노드 “n”의 신호가 PWR_OK 출력을 통해 통과하도록 허용되기 전에, 부정논리곱 게이트(340)는 회로가 절전 모드로부터 회복되는 동안 PWR_0K 신호를 하이 레벨로 유지해야 한다. 복원 회로(214)는 로직 로우 전압 레벨 펄스 RESET* 신호를 생성하기 위해 구성된, 일련의 인버터들(318, 320, 322, 324)과, 부정논리곱 게이트(326)를 포함한다. 본 예시에서, 복원 회로(214)는 에지 감지기로서 구현된다. 검출 회로는 내부 검출 노드 “n”에 연결되는 입력 단자와 인버터들(330, 332)을 포함하는 지연 회로에 연결되는 출력을 가진 인버터(328), 및 캐패시터 소자들(334, 336, 338)로 구현된다.

바람직하게, 인버터(328)는, 표준 임계를 가진 보통의 인버터에 대해서 보다 더 높은 로직 임계를 만들기 위해, p-채널 트랜지스터가 동일 다이 상에 형성된 보통의 인버터에 관련하여 표준 p-채널 임계를 가지는 반면에, n-채널 트랜지스터가 동일 다이 상에 형성된 보통의 인버터에 관련하여 더 높은 임계를 갖는, 상보적인 쌍의 트랜지스터를 갖는다. 인버터(330)는, 로직 임계를 쉬프트(shift)하기 위해, 바람직하게 고임계 p-채널 트랜지스터 및 표준 임계 n- 채널 트랜지스터를 갖는다. 인버터(332)는 레귤러(regular) 인버터로서 바람직하게 구성된다. 대안적으로, 인버터(328, 330)의 한쪽 또는 양쪽이, 레귤러 인버터이거나, 내부 검출 노드 “n”의 미리 설정된 전압 레벨이 적합하게 검출되어 미리 설정된 시간 지연으로 통과되도록 하는 크기인 트랜지스터들을 가진 인버터일 수 있다. 또 다른 대안적인 구현에서는, 미리 설정된 전압 레벨 검출의 정밀도 및 안정성을 개선하기 위해, 차동 입력 비교기가 인버터(328) 대신 사용될 수 있다. 차동 입력 비교기는 추후 보다 상세히 논의될 것이다.

인버터(332)의 출력은, 도 6의 실시예에서 부정논리곱 게이트(340)로서 구현되는, 출력 오버라이드 회로(216)의 하나의 입력을 만든다. 부정논리곱 게이트(340)의 제2 입력은 상태 유지 회로(208)로부터 생성되는 신호 HOLD*를 수신한다. 노드들이 혼신 및 노이즈에 의해 유발되는 전압 레벨 변경에 대해 비교적 안전하게 연결되어 있도록, 캐패시터(334, 336, 338)들이 바람직하게 포함된다. 상기 캐패시터들은 바람직하게, 서로 연결된 소스 및 드레인 단자를 가진 MOS 트랜지스터들이다. 대안적으로, 그들은, 전력(Vdd) 또는 그라운드(Vss) 레일들에 각각 가깝게 실행하는 MEM 구조 및 금속 라인과 같이, 적합한 정전용량을 제공하기 위해 유효한 어느 종류의 구조도 될 수 있다.

도 5에서 트랜지스터(215)로서 이전에 도시된 구동 회로는, 지금은 도 6에서 세트의 트랜지스터(215, 344, 346)들로서 도시된다. 구동 트랜지스터(215, 346)가 RESET* 펄스 신호에 응답하여 인버터(328, 332)들의 입력 단자들의 전압 레벨을 상승시키는 반면, 구동 트랜지스터(344)는 반전된 상(phase)의 RESET* 펄스 신호에 응답하여 인버터(330)의 입력 단자의 전압 레벨을 저하시킨다.

도 7의 시퀀스도를 참조하여 전원 모니터링 회로(300)의 동작은 다음과 같다. 도 7의 시퀀스도는 일반적인 신호 전이를 예시하며, 신호들 간의 실제 타이밍 관계를 반드시 나타내는 것은 아니다. 시간 t0에 전원이 턴온되면, 공급 전압 Vdd이 상승되기 시작하고, 노드 “n”의 전압은 Vdd를 추적할 것이다. POWER_SAVE 신호는, 커플링 트랜지스터(202)를 턴온 상태로 유지하기 위해, 로직 로우 전압 레벨로 유지된다. 이제, 시간 t1에 Vdd 전원 전압이 적합한 회로 동작을 위한 필요 최소 레벨에 도달하여, 내부 검출 노드 “n”의 전압 레벨이 전원 전압의 임계 레벨에 상응하는 미리 설정된 전압 레벨에 도달하는 결과를 초래한 것으로 가정한다. 이는 인버터(328)를 트리거(trigger)하여 상태를 변경시키고 인버터(330)의 입력을 저전압 레벨로 만들 것이다. 이러한 저전압 중간 신호는, 시간 t2에 신호 PWR_OK를 로직 하이 전압 레벨로 변경하기 위해, 지연 인버터(330, 332)들을 통해 전파하여 부정논리곱 게이트(340)에 도달할 것이다. 동시에, 상태 유지 회로(208) 및 복원 회로(214)를 통해서, POWER_SAVE의 저전압 레벨 및 신호 POWER_SAVE*의 고전압 레벨은 신호들 HOLD* 및 RESET* 을 각각 로직 하이 전압 레벨로 유지할 것이다.

시간 t3에 절전 모드로 들어감에 의해, POWER_SAVE 신호가 로직 하이 전압 레벨이 되어, 트랜지스터(202)를 턴오프시키고, HOLD* 신호를 내부 검출 노드 “n ”의 전압 레벨에 관계없이 그의 출력 PWR_OK을 로직 하이 전압 레벨로 강제하는 것에 의해 부정논리곱 게이트(340)를 오버라이드하는 로직 로우 전압 레벨로 만들 것이다. 트랜지스터(202)가 턴오프되어, 노드 “n”이 종국에는 그라운드 또는 Vss 퍼텐셜을 향해 방전한다. 노드 “n”의 강하적인 전압 레벨이 인버터(332)로 하여금 부정논리곱 게이트(340)를 로직 하이 전압 레벨로 만들기 전에, HOLD* 신호가 로직 로우 전압 레벨로 되는 것을 주목한다. 따라서, 신호 PWR_OK가 고전압 레벨로 유지된다. POWER-SAVE의 저전압에서 고전압으로의 전이가 복원 회로(214)에는 영향이 없다는 것을 주목한다.

시간 t4에 절전 모드에서 나감에 의해, 신호 POWER-SAVE가 로직 로우 전압 레벨로 복귀되어, 상태 유지 회로(208)로 하여금 HOLD* 신호를 고전압 레벨이 되게함으로써, 부정논리곱 게이트(340)가 내부 검출 노드 “n”으로부터의 신호를 통과시킬 것이다. 신호 POWER-SAVE의 로직 하이에서 로직 로우 전압 레벨로의 전이가 복원 회로(214)로 하여금 저전압 RESET* 펄스를 생성하도록 강제하여, 구동 트랜지스터(215, 344, 346)로 이루어지는 구동 회로를 간단히 턴온시킨다. 따라서, 내부 검출 노드 “n”의 전압 레벨이 신속히 복원되어, Vdd 전원 전압 레벨이 소망하는 최소 전압 레벨에 적어도 동등하거나 그 이상인 것을 다시금 나타내게 된다.

따라서, 본 도시된 파워 업 회로 실시예는 절전 모드 동안에 PWR_OK 신호를 활성 레벨로 유지하면서, 전력 소비를 저감시킨다. 당업자들은 상기한 회로들의 구성뿐 아니라 신호들의 논리적인 레벨도, 본 발명의 권리 범위로부터 벗어남 없이 동일한 소망의 결과를 달성하기 위해, 변형될 수 있다는 것을 이해할 것이다. 또 한, 당업자들은 상태 유지 회로(208), 복원 회로(214), 및 지연 회로의 인버터 소자들의 개수가 여느 소망하는 지연의 양을 달성하기 위해 선택될 수 있다는 것을 이해할 것이다. 출력 오버라이드 회로(216)는 도 6의 파워 업 회로 실시예에서 부정논리곱 게이트(340)로서 구현되지만, 당업자들은 다른 타입의 회로들이 동일 결과를 달성하기 위해 채용될 수 있다는 것을 이해할 것이다.

도 8은 도 6의 파워 업 회로 실시예의 경우를 위해 사용될 수 있는 출력 오버라이드 회로(216)의 대안적인 구현의 일예를 예시하는 회로도이다. 도 8의 오버라이드 회로(216)는 도 6의 인버터(332)의 출력을 수신하기 위한 입력 “a”를 가진 전송 게이트(220)와, 출력 PWR_OK, 및 활성 플래그 출력 PWR_OK를 Vdd 전원 또는 레일에 연결하기 위한 p-채널 풀-업(pull-up) 트랜지스터(222)의 단순 조합이다. 풀업 트랜지스터(222)는 PWR_OK에 연결되는 드레인 단자와 HOLD* 신호를 수신하는 게이트 단자를 갖는다. HOLD* 신호는 또한, 전송 게이트(220)의 n-채널 트랜지스터의 게이트 단자에 연결된다. 인버터(224)의 출력에서 반전된 HOLD* 신호는 전송 게이트(220)의 p-채널 트랜지스터의 게이트를 구동한다. HOLD* 신호가 저전압 레벨이 될 때, 풀-업 트랜지스터(220)가 턴온되어 PWR_OK를 고전압 레벨로 유지하는 동안, 전송 게이트(220)가 신호 PWR_OK를 검출 노드 “n”로부터 분리한다. 또 다른 대안적인 구현에서, 제1 입력이 노드 “a”일 수 있고 제2 입력이 풀-업 트랜지스터에 연결될 수 있으며, HOLD*가 입력 선택 신호로서 기능하는 2 대 1 멀티플렉서(multiplexor)가 사용될 수 있다.

도 9는 본 발명의 다른 실시예에 따른 파워 업 회로의 개략도이다. 회 로(400)는 도 6의 회로(300)와 유사하며, 동일 번호가 부여된 소자들이 도 6에 대해서 이전에 기술됐지만, 몇몇의 변화를 포함한다. 보다 상세하게는, 파워 업 회로(400)가 이제는, 주로 슬립 신호 SLEEP 및 파워 다운 신호 PWRDN인, 2개의 파워 다운 신호들을 수신하도록 구성된다. 다이오드 접속 트랜지스터(204)는 저항 소자(206a)로 대체되며, 인버터(328)는 노드 “n”의 전압 레벨을 검출하기 위한 검출 회로(404)로 대체된다. 이전에 논의된 바와 같이, 저항(206a)을 갖는 장점은 정확하고 안정된 동작을 달성하는 것이다. 검출 회로(404)는 부정논리합 게이트(302)로부터의 POWER-SAVE* 신호와 인버터(408)를 통해 PWR_OK 신호의 피드백을 수신하여 상기 검출 회로를 저전력 모드의 동작으로 전환한다. 검출 회로(404)의 추가적인 세부는 도 10을 참조하여 논의될 것이다.

도 10은 도 9에 도시된 검출 회로(404)의 회로도이다. 본 발명의 실시예에 따른 검출 회로(404)는 차동 증폭기 회로, 및 전력 제어 회로를 포함한다. 검출 회로(404)는 3개의 모드 중 1개의 모드로 동작할 수 있다. 첫 번째는 노멀 모드이고, 두 번째는 저전력 모드이며, 3번째는 디스에이블 모드이다. 차동-타입 회로는 도 6에 도시된 검출 회로 기반의 단(simple) 인버터를 통해 개선된 정밀도 및 안정성을 제공한다.

상기 차동 증폭기는 전류 미러 구성으로 배열된 p-채널 트랜지스터(420, 422), 및 n-채널 입력 트랜지스터(424, 426)를 포함한다. 입력 트랜지스터(424)는 기준 전압 VREF를 수신하며, 입력 트랜지스터(426)는 노드 “n”에 연결된다. 상호 연결된 트랜지스터들(422, 426)의 드레인 단자들은, 도 9의 인버터(330)의 입력 에 연결된 출력 OUT을 만든다.

전류원 회로는 트랜지스터들(424, 426)의 소스 단자들에 연결되는 2개의 선택가능 zzz 병렬 전류 경로 브랜치(branch)들과, 바이어스 전압 회로로 구성된다. 상기 제1 전류 경로는 트랜지스터들(424, 426)의 소스 단자들과 Vss의 사이에 직렬 연결된 n-채널 트랜지스터(428, 430)들을 포함하며, 상기 제2 전류 경로는 트랜지스터들(424, 426)의 소스 단자들과 Vss의 사이에 직렬 연결된 n-채널 트랜지스터(432, 434)들을 포함한다. 트랜지스터(428, 432)는 그들 게이트 단자에서 바이어스 전압 VBIAS을 수신하고, 트랜지스터(430, 434)는 신호들 PWR_OK* 및 POWER_SAVE*을 각각 수신하는데, 여기서 PWR_OK*는 도 6의 인버터(408)에 의해 반전된 PWR_OK이다. 본 도시된 실시예에서, 트랜지스터(430)는 트랜지스터(428, 430)를 통하는 전류 경로를 디스에이블하기 위한 전류 디스에이블 수단으로서 기능한다. 유사하게, 트랜지스터(434)는 트랜지스터(432, 434)를 통하는 전류 경로를 디스에이블하기 위한 전류 디스에이블 수단이다. 바이어스 전압 회로는 Vdd 및 Vss 전력 레일 사이에 직렬로 연결된 p-채널 트랜지스터(436)와 n-채널 트랜지스터(438, 440)들을 포함한다. 트랜지스터(438)는 다이오드가 접속된 것이고, 트랜지스터(440)의 게이트는 Vdd 전력 레일에 연결된다. 트랜지스터(436)의 드레인 단자는, 그 전류 경로를 선택하기 위해 트랜지스터(428, 432)의 게이트에 연결된다.

전력 제어 회로는 부정논리합 게이트(442), n-채널 트랜지스터(444), 인버터(446), 및 p-채널 트랜지스터(448)를 포함한다. 부정 논리합 게이트(452)는 그 입력에서 신호들 POWER-SAVE* 및 PWR_OK*을 수신하고, 트랜지스터(436, 444)의 게이트 및 트랜지스터(448)의 게이트를 구동하는 인버터(446)의 입력에 연결되는 출력을 갖는다. 본 도시된 예에서, 부정논리합 게이트(442) 및 트랜지스터(444)의 회로 조합은 트랜지스터(436, 438, 440)를 통하는 전류 경로를 디스에이블하기 위한 전류 디스에이블 수단으로서 기능한다.

검출 회로(404)의 노멀, 저전력, 및 디스에이블 모드가 이제 기술될 것이다. 장치의 초기 파워 업 동안에, 트랜지스터(430, 434)를 턴온으로 유지하기 위해 신호들 POWER_SAVE* 및 PWR_OK*가 로직 하이 전압 레벨이고, 출력 신호 OUT가 로직 로우 전압 레벨인 것으로 가정한다. 그러므로, 전류원 회로(트랜지스터(430, 434))의 양쪽 브랜치들이 증가된 전류 소비를 지불하여 최대 검출 속도를 향한다. POWER_SAVE* 및 PWR_OK* 신호들 양쪽이 로직 하이 전압 레벨로서, 부정논리합 게이트(442)의 로직 로우 전압 출력은 트랜지스터(436)를 턴온하고 트랜지스터(444, 448)를 턴오프로 유지한다. 종국에는 노드 “n”이 임계 레벨로 상승하고 OUT는 로직 하이 전압 레벨로 상승할 것이다. 도 9에서, PWR_OK는, 전압 레벨 Vdd가 요구되는 최소 전압 레벨에 도달했음을 나타내기 위하여, 로직 로우 전압 레벨에서 로직 하이 전압 레벨로 변경할 것이다. 따라서, PWR_OK*가 로직 로우 전압 레벨로 변경하여 트랜지스터(430)를 턴오프하고 제1 전류 경로를 디스에이블할 것이다. 이제 Vdd가 안정된 것으로 간주되므로, Vdd 모니터링 모드의 동작을 위해 신속한 회로 반응이 더 이상 필요치 않을 수 있으며, 전류 소비량이 따라서 감소된다. 따라서, 검출 회로(404)는 PWR_OK 신호의 피드백으로 인해 저전력 모니터링 모드로 스스로 들어간다.

상기 회로가 현재 Vdd 저전력 모니터링 모드로 동작되는 것으로 가정하면, 절전 모드로의 전환은 검출 회로(404)의 전력을 추가로 절약할 것이다. 절전 모드에서, POWER_SAVE*는 저전압 레벨로 설정된다. 이는 트랜지스터(434)를 턴오프하며, 부정논리합 게이트(442)를 통해서, 트랜지스터(436)를 턴오프하고 트랜지스터(444, 448)를 턴온한다. 그 다음, 트랜지스터(444)가 트랜지스터(428, 432)를 턴오프하고, 트랜지스터(448)가 트랜지스터(420, 422)를 턴오프한다. 노드 OUT이 부동(float)일지라도, 상태 유지 회로(208)가 신호 PWR_OK를 절전 모드 동안에 로직 하이 전압 레벨로 유지하므로, 그 전압 레벨은 중요하지 않다. 대안적으로, 노드 OUT을 디스에이블 모드의 Vdd 레벨로 풀-업하기 위해, Vdd 전력 레일에 연결된 소스, 노드 OUT에 연결된 드레인, 및 트랜지스터(448)의 게이트에 연결된 게이트를 가진 다른 p-채널 트랜지스터가 사용될 수 있다. 또 다른 대안은, 노드 OUT을 디스에이블 모드의 Vss 전압 레벨로 풀-다운(pull down)하기 위해, Vss 레일에 연결된 소스, 노드 OUT에 연결된 드레인, 및 부정논리합 게이트(442)의 출력에 연결된 게이트를 가진 n-채널 트랜지스터가 될 수 있다. 다른 대안들도 디스에이블 모드의 OUT의 상태에 대한 특정 요구 사항들에 따라 가능하다.

검출 회로(404)의 유리한 특징은 노멀 및 저전력 모니터링 모드를 구현하기 위해 사용되는 최소화된 개수의 트랜지스터들이다. 도 2에서 이전에 도시된 바와 같이, 유사한 회로의 종래 기술의 구현들은 이중의 차동 증폭기 회로들을 포함한다. 대조적으로, 검출 회로(404)는 차동 증폭기 회로에 의해 사용되는 전류량을 선택적으로 제어할 수 있고 실리콘 영역을 절약하는데 사용될 수 있는 전류원 회로를 가지는 단일 차동 증폭기 회로를 사용한다.

도 10에 도시된 선택가능 전류원 회로 기술에 의해 제공되는 실리콘 영역 절약 이점을 추가로 예시하기 위해, 도 2의 종래 기술의 비교기 회로가 단일 차동 증폭기 회로로 동작하도록 도 11에 도시된 바와 같이 변형되었다.

도 11은 저전력 소비 모드 및 고속 동작 모드 사이에서 선택적으로 동작 가능하도록 설계된 저전력 비교기 회로도이다. 비교기 회로(500)는 전류 미로 구성으로 배열된 p-채널 트랜지스터(502, 504)로 이루어지는 차동 증폭기 회로, n-채널 입력 트랜지스터(506, 508), 및 n-채널 전류원 트랜지스터(510, 512)를 포함한다. 전송 게이트(516) 및 풀다운 트랜지스터(518)로 이루어지는 저전력 논리 회로가 트랜지스터(510)를 제어하기 위해 포함된다. 트랜지스터(504, 508)의 공통 단자는 노드 VOUT에 연결된다. 트랜지스터(506)의 게이트 단자는 기준 전압 VREF에 연결되고 트랜지스터(512)의 게이트 단자는 바이어스 전압 VBIAS에 연결된다. 트랜지스터(510)의 게이트 단자는 상보적인 신호들 SLEEP 및 SLEEP*에 의해 제어되는 전송 게이트(516)를 통해 VBIAS에 선택적으로 연결된다. 트랜지스터(510)의 게이트 단자는 추가적으로, 신호 SLEEP에 연결되는 게이트 단자를 가진 n-채널 풀다운 트랜지스터(518)를 통해 그라운드로 연결된다. VBIAS는, 전력 레일들 Vdd와 Vss 사이에 직렬로 연결된 p-채널 트랜지스터(520) 및 다이오드 접속 n-채널 트랜지스터(522)를 포함하는 바이어스 전압 생성기 회로로부터 생성된다. 본 도시된 실시예에서, 전류원 트랜지스터(512)는 바람직하게 트랜지스터(510) 보다 적은 전류를 끌어 들이도록 한 크기이다. 그러나, 트랜지스터(510, 512)는 회로 특성의 요구 사항들에 따라, 다른 방식의 크기일 수 있다.

전류원의 전류치와 전류 미러의 크기 비율은 비교기 회로(500)의 응답 시간을 결정한다. 고속 모드 동안에, 비교기 회로(500)는 고속 응답 시간을 획득하기 위해 상대적으로 더 큰 전류를 필요로 한다. 예를 들어, 양쪽 트랜지스터(510, 512)들은, SLEEP 신호가 로직 로우 전압 레벨인 동안 고속 모드의 동작 시에 턴온된다. 그러나, 슬립 모드에서 SLEEP 신호가 로직 하이 전압 레벨로 설정되면, 동작 전류의 감소는 트랜지스터(510)를 디스에이블하는 것에 의해 달성될 수 있다. 이는, 전송 게이트(516)를 SLEEP 신호의 로직 하이 전압 레벨을 통해 턴오프시키고 풀다운 트랜지스터(518)를 활성화하는 것에 의해 달성된다. 절전 모드에서, 상태의 고속 변경은 반드시 중대하지는 않지만, 비교 기능은 유지된다.

당업자에게 명확히 보여지는 바와 같이, 도 11의 비교기 회로(500)에 의해 달성되는 장점들 중 하나는, 하나의 차동 증폭기 회로가 노멀 및 슬립 모드의 양쪽을 위한 신호 VOUT를 생성하기 위해 사용될 수 있고, 추가적으로 상당한 반도체 영역을 절약한다는 것이다.

도 12는 본 발명의 실시예에 따른 대안적인 비교기 회로도이다. 바교기 회로(600)는 도 11의 비교기 회로(500)와는 다르며, 특히 트랜지스터(510, 512) 중 하나를 활성화하는 구성이 다르다. 보다 상세하게는, 전력 제어 회로가 이제, VBIAS를 트랜지스터(512)의 게이트에 선택적으로 연결하기 위한 전송 게이트(602)와, 트랜지스터(512)의 게이트에 연결된 풀다운 트랜지스터(604)를 추가로 포함한 다. 전송 게이트(602)는, SLEEP 신호가 (노멀 모드의 동작에 따라) 로직 로우 전압 레벨일 때, VBIAS를 트랜지스터(512)로부터 분리하고, 풀다운 트랜지스터(604)는, 신호 SLEEP이 로직 로우 전압 레벨일 때, 신호 SLEEP*를 통해 턴온된다. 또한, 트랜지스터(510, 512)는 노멀 및 슬립 모드의 동작에 대한 속도 및 전력 소비를 최적화하는 크기일 수 있다.

이전에 논의된 파워 업 회로들(100, 200, 300, 400)은 절전 모드의 동작 시에 분압기 회로를 선택적으로 턴오프하는 것에 의해 상당한 DC 전력을 절약할 수 있는 회로의 예시들이다. 모든 파워 업 회로 실시예들에 의해 공유되는 공통된 특징은, 분압기를 통해 Vdd 및 Vss 전력 레일들 사이의 전류 경로를 컷오프시키는 것에 의해 절약된다는 것이지만, 칩의 나머지 회로들을 위해 활성 레벨 PWR_OK 신호를 유지한다. 분압기 회로는 선택적으로 디스에이블될 수 있고, 절전 모드에서 노멀 모드로 나가는 대로 파워 업 회로의 노드를 그들의 원래 레벨로 만들기 위해 선택적인 복원 회로가 포함될 수 있다.

도 9, 10 및 11에 도시된 선택가능 전류원 회로 기술은 절전 모드의 동작 시에 전력 소비를 추가로 저감시키기 위해 다중-모드 비교기 회로에 적용될 수 있으면서, 다중-모드 기능성을 구현하기 위해 필요한 트랜지스터 소자들의 개수를 최소화한다.

상기한 저전력, 파워 업 회로 기술은, 저전력 소비 모드로 동작될 수 있는 회로를 가진 DRAM, 임베디드 DRAM, SRAM, 임베디드 SRAM, 플래시 및 여타 비휘발성 메모리들과 같은 메모리 장치들에 적용될 수 있다. 또한, 마이크로컨트롤러, 마이 크로프로세서, 및 회로 시스템들과, 여느 타입의 저전력 모드를 가진 IP 블록들과 같은 비메모리 장치들이, 이전에 기술된 파워 업 회로 기술들을 채용할 수 있다.

본 발명의 상기한 실시예들은 예시만을 의도하였다. 오로지 이 명세서에 첨부된 청구범위에 의해서 규정되는, 본 발명의 권리 범위로부터 벗어남 없이 당업자들에 의해 특정 실시예들에 대한 변형, 변경, 변화가 초래될 수 있다.

Claims (38)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 파워 업 회로(power up circuit)로서,

   전원(power supply) 전압 레벨을 평가하는 그리고 상기 전원 전압 레벨이 적어도 미리 설정된 레벨임을 나타내는 중간 신호(intermediate signal)를 생성하는 전력 감지기 회로로서, 제어 신호에 응답하여 저전력 모드의 동작 시에 선택적으로 디스에이블(disable)되는 적어도 하나의 전류 경로를 갖는 전력 감지기 회로;

   상기 제어 신호에 응답하여 상기 저전력 모드의 동작시에 유지 신호를 생성하는 상태 유지 회로(status holding circuit); 및

   상기 중간 신호에 응답하여 출력 신호를 제공하는 그리고, 상기 적어도 하나의 전류 경로가 디스에이블된 동안 상기 유지 신호에 응답하여 상기 출력 신호의 값을 유지하는 출력 회로를 포함하고, 상기 제어 신호는 상기 출력 신호와는 독립적으로 제어되며,

   상기 적어도 하나의 전류 경로는 상기 전원 전압 레벨과 그라운드 사이에 연결된 분압기 회로를 포함하며, 상기 분압기 회로는 상기 출력 신호에 연결된 검출 노드를 가지며,

   상기 전력 감지기 회로는, 상기 검출 노드의 미리 설정된 레벨을 검출하는 검출 회로를 포함하며,

   상기 검출 회로는 차동 검출 증폭기 회로를 포함하고, 상기 차동 검출 증폭기 회로는 상기 차동 검출 증폭기 회로를 통하는 전류를 선택하는 전류원 회로에 연결되며, 상기 전류원 회로는 상기 저전력 모드의 동작에 응답하여 선택적으로 디스에이블되는, 파워 업 회로.
6. 파워 업 회로(power up circuit)로서,

   전원(power supply) 전압 레벨을 평가하는 그리고 상기 전원 전압 레벨이 적어도 미리 설정된 레벨임을 나타내는 중간 신호(intermediate signal)를 생성하는 전력 감지기 회로로서, 제어 신호에 응답하여 저전력 모드의 동작 시에 선택적으로 디스에이블(disable)되는 적어도 하나의 전류 경로를 갖는 전력 감지기 회로;

   상기 제어 신호에 응답하여 상기 저전력 모드의 동작시에 유지 신호를 생성하는 상태 유지 회로(status holding circuit); 및

   상기 중간 신호에 응답하여 출력 신호를 제공하는 그리고, 상기 적어도 하나의 전류 경로가 디스에이블된 동안 상기 유지 신호에 응답하여 상기 출력 신호의 값을 유지하는 출력 회로를 포함하고, 상기 제어 신호는 상기 출력 신호와는 독립적으로 제어되며,

   상기 적어도 하나의 전류 경로는 상기 전원 전압 레벨과 그라운드 사이에 연결된 분압기 회로를 포함하며, 상기 분압기 회로는 상기 출력 신호에 연결된 검출 노드를 가지며,

   상기 전원 전압 레벨과 상기 검출 노드 사이에 연결된 적어도 하나의 구동 회로를 구동하는 것에 의해 상기 검출 노드를 리셋하는 복원 회로를 더 포함하는, 파워 업 회로.
7. 파워 업 회로(power up circuit)로서,

   전원(power supply) 전압 레벨을 평가하는 그리고 상기 전원 전압 레벨이 적어도 미리 설정된 레벨임을 나타내는 중간 신호(intermediate signal)를 생성하는 전력 감지기 회로로서, 제어 신호에 응답하여 저전력 모드의 동작 시에 선택적으로 디스에이블(disable)되는 적어도 하나의 전류 경로를 갖는 전력 감지기 회로;

   상기 제어 신호에 응답하여 상기 저전력 모드의 동작시에 유지 신호를 생성하는 상태 유지 회로(status holding circuit); 및

   상기 중간 신호에 응답하여 출력 신호를 제공하는 그리고, 상기 적어도 하나의 전류 경로가 디스에이블된 동안 상기 유지 신호에 응답하여 상기 출력 신호의 값을 유지하는 출력 회로를 포함하고, 상기 제어 신호는 상기 출력 신호와는 독립적으로 제어되며,

   상기 출력 회로는 상기 출력 신호를 제공하기 위해서 NAND 게이트를 포함하는, 파워 업 회로.
8. 파워 업 회로(power up circuit)로서,

   전원(power supply) 전압 레벨을 평가하는 그리고 상기 전원 전압 레벨이 적어도 미리 설정된 레벨임을 나타내는 중간 신호(intermediate signal)를 생성하는 전력 감지기 회로로서, 제어 신호에 응답하여 저전력 모드의 동작 시에 선택적으로 디스에이블(disable)되는 적어도 하나의 전류 경로를 갖는 전력 감지기 회로;

   상기 제어 신호에 응답하여 상기 저전력 모드의 동작시에 유지 신호를 생성하는 상태 유지 회로(status holding circuit); 및

   상기 중간 신호에 응답하여 출력 신호를 제공하는 그리고, 상기 적어도 하나의 전류 경로가 디스에이블된 동안 상기 유지 신호에 응답하여 상기 출력 신호의 값을 유지하는 출력 회로를 포함하고, 상기 제어 신호는 상기 출력 신호와는 독립적으로 제어되며,

   상기 상태 유지 회로는 상기 저전력 모드의 동작 시에 상기 제어 신호에 대응하는 절전 신호를 수신하는, 파워 업 회로.
9. 삭제
10. 파워 업 회로로서,

    전원 전압 레벨에 연결되고 검출 노드를 갖는 분압기로서, 상기 검출 노드는 상기 전원 전압 레벨을 트래킹(tracking)하는, 분압기;

    상기 검출 노드의 전압 레벨을 검출하는 검출 회로로서, 미리 설정된 전압 레벨의 초과 및 미만 중 하나인 상기 검출 노드의 전압 레벨에 대응하는 중간 신호를 생성하는 검출 회로;

    제어 신호에 응답하여 저전력 모드의 동작 시에 상기 분압기와 상기 검출 회로 중 적어도 하나의 전류 경로를 컷오프(cut off)하는 전류 경로 컷오프 회로;

    상기 제어 신호에 응답하여 상기 저전력 모드의 동작 시에 유지 신호를 생성하는 상태 유지 회로; 및

    상기 중간 신호에 응답하여 출력 신호를 생성하는, 그리고 상기 전류 경로가 상기 전류 경로 컷오프 회로에 의해 디스에이블된 동안 상기 유지 신호에 응답하여 상기 출력 신호의 값을 보존하는 출력 회로를 포함하며, 상기 제어 신호는 상기 출력 신호와는 독립적으로 제어되며,

    상기 제어 신호는 슬립 신호(sleep signal), 파워-다운 신호(power-down signal), 및 전력 모니터 신호 중 하나를 포함하는, 파워 업 회로.
11. 파워 업 회로로서,

    전원 전압 레벨에 연결되고 검출 노드를 갖는 분압기로서, 상기 검출 노드는 상기 전원 전압 레벨을 트래킹(tracking)하는, 분압기;

    상기 검출 노드의 전압 레벨을 검출하는 검출 회로로서, 미리 설정된 전압 레벨의 초과 및 미만 중 하나인 상기 검출 노드의 전압 레벨에 대응하는 중간 신호를 생성하는 검출 회로;

    제어 신호에 응답하여 저전력 모드의 동작 시에 상기 분압기와 상기 검출 회로 중 적어도 하나의 전류 경로를 컷오프(cut off)하는 전류 경로 컷오프 회로;

    상기 제어 신호에 응답하여 상기 저전력 모드의 동작 시에 유지 신호를 생성하는 상태 유지 회로; 및

    상기 중간 신호에 응답하여 출력 신호를 생성하는, 그리고 상기 전류 경로가 상기 전류 경로 컷오프 회로에 의해 디스에이블된 동안 상기 유지 신호에 응답하여 상기 출력 신호의 값을 보존하는 출력 회로를 포함하며, 상기 제어 신호는 상기 출력 신호와는 독립적으로 제어되며,

    상기 출력 신호는 상기 검출 회로의 전류 경로를 디스에이블하기 위해 피드백되는, 파워 업 회로.
12. 파워 업 회로로서,

    전원 전압 레벨에 연결되고 검출 노드를 갖는 분압기로서, 상기 검출 노드는 상기 전원 전압 레벨을 트래킹(tracking)하는, 분압기;

    상기 검출 노드의 전압 레벨을 검출하는 검출 회로로서, 미리 설정된 전압 레벨의 초과 및 미만 중 하나인 상기 검출 노드의 전압 레벨에 대응하는 중간 신호를 생성하는 검출 회로;

    제어 신호에 응답하여 저전력 모드의 동작 시에 상기 분압기와 상기 검출 회로 중 적어도 하나의 전류 경로를 컷오프(cut off)하는 전류 경로 컷오프 회로;

    상기 제어 신호에 응답하여 상기 저전력 모드의 동작 시에 유지 신호를 생성하는 상태 유지 회로; 및

    상기 중간 신호에 응답하여 출력 신호를 생성하는, 그리고 상기 전류 경로가 상기 전류 경로 컷오프 회로에 의해 디스에이블된 동안 상기 유지 신호에 응답하여 상기 출력 신호의 값을 보존하는 출력 회로를 포함하며, 상기 제어 신호는 상기 출력 신호와는 독립적으로 제어되며,

    상기 출력 회로는 상기 출력 신호를 생성하기 위해서 NAND 게이트를 포함하는, 파워 업 회로.
13. 삭제
14. 삭제
15. 삭제
16. 삭제
17. 파워 업 회로로서,

    전원 전압 레벨에 연결되고 검출 노드를 갖는 분압기로서, 상기 검출 노드는 상기 전원 전압 레벨을 트래킹(tracking)하는, 분압기;

    상기 검출 노드의 전압 레벨을 검출하는 검출 회로로서, 미리 설정된 전압 레벨의 초과 및 미만 중 하나인 상기 검출 노드의 전압 레벨에 대응하는 중간 신호를 생성하는 검출 회로;

    제어 신호에 응답하여 저전력 모드의 동작 시에 상기 분압기와 상기 검출 회로 중 적어도 하나의 전류 경로를 컷오프(cut off)하는 전류 경로 컷오프 회로;

    상기 제어 신호에 응답하여 상기 저전력 모드의 동작 시에 유지 신호를 생성하는 상태 유지 회로; 및

    상기 중간 신호에 응답하여 출력 신호를 생성하는, 그리고 상기 전류 경로가 상기 전류 경로 컷오프 회로에 의해 디스에이블된 동안 상기 유지 신호에 응답하여 상기 출력 신호의 값을 보존하는 출력 회로를 포함하며, 상기 제어 신호는 상기 출력 신호와는 독립적으로 제어되며,

    상기 검출 회로는,

    상기 검출 노드를 기준 전압과 비교하고 상기 중간 신호를 생성하는 차동 증폭기, 및

    상기 차동 증폭기를 통하는 전류를 선택하는 전류원 회로로서, 노멀(normal) 모드 동작과 상기 저전력 모드의 동작 사이에서 동작할 수 있는 전류원 회로를 포함하는, 파워 업 회로.
18. 청구항 17에 있어서,

    상기 전류원은 상기 노멀 모드의 동작 시에 인에이블(enable)되는 제1 전류 브랜치(branch)와 제2 전류 브랜치를 포함하며, 상기 제1 전류 브랜치는, 상기 저전력 모드의 동작 시에 상기 제1 전류 브랜치를 통하는 전류 경로를 디스에이블하는 전류 디스에이블 수단을 포함하는, 파워 업 회로.
19. 청구항 18에 있어서,

    상기 출력 신호는, 상기 제2 전류 브랜치를 디스에이블 하기 위해 상기 전류원 회로에 피드백되는, 파워 업 회로.
20. 청구항 18에 있어서,

    상기 전류원은 상기 제1 전류 브랜치와 상기 제2 전류 브랜치의 각각에 바이어스 전압을 제공하는 바이어스 전압 회로를 포함하며, 상기 바이어스 전압 회로는, 상기 저전력 모드의 동작 시에 상기 바이어스 전압 회로를 통하는 전류 경로를 디스에이블하는 전류 디스에이블 수단을 포함하는, 파워 업 회로.
21. 삭제
22. 노멀 모드의 동작 및 절전 모드의 동작 동안에 전력 상태 신호를 유지하는 전력 상태 표시기 시스템(power status indicator system)으로서,

    인에이블된 전류 경로를 갖고, 상기 노멀 모드의 동작 동안에 상기 전류 경로의 검출 노드에서의 전원 전압 레벨을 감지하는, 그리고 상기 검출 노드가 미리 설정된 전원 전압 레벨에 도달한 경우에 상기 전력 상태 신호를 설정하는 파워 업 감지기; 및

    상기 노멀 모드의 동작으로부터 상기 절전 모드의 동작으로의 전이(transition) 후 상기 절전 모드의 동작 시에 상기 전력 상태 신호를 유지하는 상태 유지기(status holder)를 포함하며, 상기 파워 업 회로의 전류 경로는 제어 신호에 응답하여 상기 절전 모드의 동작 동안에 디스에이블되고, 상기 제어 신호는 상기 전력 상태 신호와는 독립적으로 제어되며,

    상기 절전 모드의 동작으로부터 상기 노멀 모드의 동작으로의 전이에 응답하여 상기 검출 노드의 전원 전압 레벨을 상기 미리 설정된 전원 전압 레벨로 복원하는 복원 회로를 더 포함하는, 전력 상태 표시기 시스템.
23. 삭제
24. 노멀 모드의 동작 및 절전 모드의 동작 동안에 전력 상태 신호를 유지하는 전력 상태 표시기 시스템(power status indicator system)으로서,

    인에이블된 전류 경로를 갖고, 상기 노멀 모드의 동작 동안에 상기 전류 경로의 검출 노드에서의 전원 전압 레벨을 감지하는, 그리고 상기 검출 노드가 미리 설정된 전원 전압 레벨에 도달한 경우에 상기 전력 상태 신호를 설정하는 파워 업 감지기; 및

    상기 노멀 모드의 동작으로부터 상기 절전 모드의 동작으로의 전이(transition) 후 상기 절전 모드의 동작 시에 상기 전력 상태 신호를 유지하는 상태 유지기(status holder)를 포함하며, 상기 파워 업 회로의 전류 경로는 제어 신호에 응답하여 상기 절전 모드의 동작 동안에 디스에이블되고, 상기 제어 신호는 상기 전력 상태 신호와는 독립적으로 제어되며,

    상기 노멀 및 절전 모드의 동작은 각각 상기 제어 신호의 제1 상태 및 제2 상태에 대응하고,

    상기 제어 신호는 슬립 신호, 파워-다운 신호 및 전력 모니터 신호 중 하나인, 전력 상태 표시기 시스템.
25. 삭제
26. 반도체 장치의 노멀 모드의 동작 및 절전 모드의 동작 동안에 전력 상태 신호를 유지하는 방법으로서,

    상기 노멀 모드의 동작 동안에 파워 업 회로의 전류 경로의 검출 노드에서 전원 전압 레벨을 검출하는 단계;

    상기 검출 노드의 전원 전압 레벨이 상기 노멀 모드의 동작 시에 미리 설정된 전원 전압 레벨에 도달한 경우에 상기 전력 상태 신호를 생성하는 단계로서, 상기 전류 경로는 상기 노멀 모드의 동작에 대응하는 제어 신호의 제1 상태에 응답하여 인에이블되는, 단계;

    상기 제어 신호를 상기 절전 모드의 동작에 대응하는 제2 상태로 전환하는 단계;

    상기 제어 신호의 제2 상태에 응답하여 상기 절전 모드의 동작시에 상기 전력 상태 신호를 유지하는 단계로서, 상기 제어 신호는 상기 전력 상태 신호와는 독립적으로 제어되는, 단계; 및

    상기 제어 신호의 제2 상태에 응답하여 상기 파워 업 회로의 전류 경로를 디스에이블하는 단계를 포함하고,

    상기 절전 모드로부터 상기 노멀 모드의 동작으로의 전이시에 상기 검출 노드의 전원 전압 레벨을 상기 미리 설정된 전원 전압 레벨로 복원하는 단계를 더 포함하는, 방법.
27. 삭제
28. 삭제
29. 노멀 모드의 동작 및 절전 모드의 동작 중 하나에서 동작하는 반도체 장치로서,

    적어도 하나의 제어 신호에 응답하여 상기 노멀 모드의 동작과 상기 절전 모드의 동작 중 하나를 나타내는 모드 제어 신호를 생성하는 모드 제어 로직 생성기(mode control logic generator);

    전력 감지기 회로의 전류 경로의 검출 노드에서 전원 전압 레벨을 검출하는 그리고 상기 검출 노드의 전원 전압 레벨이 미리 설정된 전원 전압 레벨에 도달한 경우에 전력 상태 신호를 생성하는 전력 감지기로서, 상기 전류 경로는 상기 노멀 모드의 동작에 대응하는 상기 모드 제어 신호의 제1 상태에 응답하여 인에이블되는, 전력 감지기;

    상기 절전 모드의 동작에 대응하는 상기 모드 제어 신호의 제2 상태에 응답하여 상기 전력 상태 신호를 유지하는 상태 유지기로서, 상기 제어 신호는 상기 전력 상태 신호와는 독립적으로 제어되는, 상태 유지기; 및

    상기 모드 제어 신호의 상기 제1 상태로부터 상기 제2 상태로의 전이에 응답하여 상기 전류 경로를 디스에이블하는 전류 디스에이블러(current disabler)를 포함하는, 반도체 장치.
30. 청구항 29에 있어서,

    상기 모드 제어 신호의 상기 제2 상태로부터 상기 제1 상태로의 전이에 응답하여 상기 검출 노드의 전원 전압 레벨을 상기 미리 설정된 전원 전압 레벨로 복원하는 복원 회로를 더 포함하는, 반도체 장치.
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