TWI757597B - 一種低靜態電流上電重置電路 - Google Patents

一種低靜態電流上電重置電路 Download PDF

Info

Publication number
TWI757597B
TWI757597B TW108113181A TW108113181A TWI757597B TW I757597 B TWI757597 B TW I757597B TW 108113181 A TW108113181 A TW 108113181A TW 108113181 A TW108113181 A TW 108113181A TW I757597 B TWI757597 B TW I757597B
Authority
TW
Taiwan
Prior art keywords
circuit
voltage
supply voltage
reset
threshold voltage
Prior art date
Application number
TW108113181A
Other languages
English (en)
Other versions
TW201947878A (zh
Inventor
秦文輝
艾瑞克 Ｃ 葛拉斯
比奇朗 高斯瓦密
馬紹宇
Original Assignee
百慕達商亞德諾半導體環球無限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 百慕達商亞德諾半導體環球無限公司 filed Critical 百慕達商亞德諾半導體環球無限公司
Publication of TW201947878A publication Critical patent/TW201947878A/zh
Application granted granted Critical
Publication of TWI757597B publication Critical patent/TWI757597B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/24—Storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching
    • H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch

Landscapes

  • Electronic Switches (AREA)

Abstract

一種用於響應電源電壓條件對電子系統中之至少一順序邏輯電路提供重置訊號之裝置包括一第一電壓偵測器電路，其於電源電壓上升至第一閾值電壓水平之後產生第一脈衝。該裝置進一步包括第二電壓偵測器電路，其用於電源電壓下降至低於第二閾值電壓水平之後產生一第二脈衝。該裝置額外包括鎖存器電路，其用於電源電壓上升至第一閾值電壓水平之後根據第一脈衝儲存第一值，於儲存第一值之後禁用第一電壓偵測器電路，於電源電壓下降至低於第二閾值電壓水平之後，根據第二脈衝進行重置以儲存一第二值，並且於重置之後禁用第二電壓偵測器電路。

Description

一種低靜態電流上電重置電路
本文通常涉及但不限於電子電路，尤指關於電子系統之重置電路。
利用順序邏輯電路之電子系統通常包括重置電路，以響應於電源事件而迫使該等系統之存儲元件達到指定狀態，例如當系統通電時電源電壓上升至閾值作業電壓水平以上或者於系統運作期間，電源電壓低於另一閾值作業電壓水平時。例如上電重置(POR)電路可於系統啟動後監控系統上升之電源電壓，於電源電壓上升至系統中其他電路正常運作所需之電壓水平之後，產生重置訊號以將系統中至少一鎖存器重置至指定狀態。同樣地，掉電偵測電路可於系統作業期間監控系統之電源電壓，並且當電源電壓下降至低於系統中電路正常運作所需之電壓水平時產生訊號以重置系統。上電重置電路或掉電偵測電路之性能會受到電源電壓上升或下降之速率以及該等電路消耗之靜態電流之影響。
一種響應於一電源電壓條件向一電子系統中至少一順序邏輯電路提供一重置訊號之裝置，包含：一第一電壓偵測器電路，其用以於該電源電 壓上升至一第一閾值電壓水平後產生一第一脈衝；一第二電壓偵測器電路，其用以於該電源電壓下降低於一第二閾值電壓水平後產生一第二脈衝；以及一鎖存器電路，其用以：於該電源電壓上升至該第一閾值電壓水平後，根據該第一脈衝儲存一第一值；於儲存該第一值後禁用該第一電壓偵測器電路；於該電源電壓下降低於該第二閾值電壓水平後，根據該第二脈衝進行重置以儲存一第二值，以及於重置後禁用該第二電壓偵測器電路。
一種用於操作一低靜態電流重置電路以響應於一電源電壓之一條件以重置系統中順序邏輯電路之方法，包含：利用一第一電路監控一上升電源電壓；於該電源電壓低於一第一閾值電壓水平時，將一重置訊號驅動至一第一值；當該電源電壓上升至高於一第一閾值電壓水平時，利用該第一電路將該重置訊號驅動至一第二值；於該電源電壓上升至高於該第一閾值電壓水平之後，將一第二值儲存於一鎖存器電路中；於儲存該第二值後禁用該第一電路；偵測低於一第二閾值電壓水平之該電源電壓中之一下降；當該電源電壓高於一第三閾值電壓水平時，利用一第二電路監控該電源電壓；當該電源電壓降至低於該第三閾值電壓水平時，將該第一值儲存於該鎖存器電路中；以及當該電源電壓降至低於該第三閾值電壓水平時，將該重置訊號驅動至該第一值。
一種具有用於響應於一電壓供應條件以重置鎖存器電路之低靜態電流重置電路之系統，包含：一裝置，其包含至少一鎖存器電路；一第一電壓偵測器電路，包含：一閘分壓器，其由二極體連接之電晶體形成，該電晶體與一可調電阻器串聯耦合於該電源電壓之一高軌與該電源電壓之一低軌之間，以及一反相器電路，其用以接收該可調電阻與電源電壓之該低軌之間下降之一電壓；一鎖存器電路，其具有一輸入節點，該輸入節點耦合至該反相器電路之 一輸出，以及一第一輸出節點，該第一輸出節點耦合至該第一電壓偵測器電路之一第一閘元件之；以及一掉電偵測器電路，包含：一電荷儲存電路，其用以對一下降偵測器電路提供一參考電壓；漏電流補償器電路，其耦合至該電荷儲存電路與該下降電壓偵測器電路，以及一第二電壓供應偵測檢測器電路，其具有一第二閘元件，該第二閘元件耦合至一節點，其由該下降電壓偵測器電路之一第一輸出端子以及該漏電流補償器電路之一第二輸出端子所形成，以及耦合至一第二輸出節點，其耦合至該鎖存器電路。
100:系統
105:低靜態電流重置電路
110:掉電偵測器電路
115:電壓偵測器電路
120:上電重置鎖存器
125:順序邏輯電路
200:電壓偵測器電路
201:閘電路
203:分壓器電路
205:反向器電路
210:電壓偵測器電路
211:閘電路
213:分壓器電路
215:反相器
300:低靜態電流重置電路
305:電壓偵測器電路
310:反向器電路
313:交換電路
315:上電重置鎖存器電路
320:反向器電路
325:掉電偵測器電路
330:電荷儲存電路
335:漏電補償電路
340:下降偵測器電路
345:下拉電路
350:電壓偵測器電路
355:重置裝置
400:重置電路
405:上升電壓偵測器
407:反向器
410:上電重置鎖存器電路
412:反向器
415:掉電偵測器電路
500:作業
505:作業
510:作業
515:作業
520:作業
525:作業
530:作業
535:作業
540:作業
545:作業
550:作業
555:作業
V_BUS:電源電壓
D:輸入端子
EN:閘端子
POR:輸出端子
Z:輸出端
ZN:重置訊號
VTN:閾值電壓水平
VPOR_FL:閾值電壓水平
VPOR_R:上升閾值電壓水平
VPOR_FH:高下降閾值電壓水平
VMAX:最大或正常作業電壓水平
M1:P型場效電晶體
M2:二極體連接之P型場效電晶體
R1:可調電阻器
M3:P型場效電晶體
M4:N型場效電晶體
N1:節點
M7:重置電晶體
C5:電容器
根據各種實施例，圖1A描繪具有低靜態電流重置電路之系統之方塊圖。
根據各種實施例，圖1B描繪與低靜態電流重置電路相關聯之電源電壓及重置訊號之波形圖之範例。
根據各種實施例，圖2A描繪用以偵測具有低靜態電流重置電路系統中之電壓之閘電壓偵測器電路之示意圖。
根據各種實施例，圖2B描繪用以偵測具有低靜態電流重置電路系統中之電壓之閘電壓偵測器電路之示意圖。
根據各種實施例，圖3描繪低靜態電流重置電路之示意圖。
根據各種實施例，圖4描繪低靜態電流重置電路之電晶體層級示意圖。
根據各種實施例，圖5描繪用於操作低靜態電流重置電路之一組操作。
於該等圖式中，其未必按比例所繪製，相同標號於不同圖式中可描述相似組件。具有不同字尾之相似標號可表示相似組件之不同範例。該等圖式僅透過範例進行描述，而非用以限制於此所述之本發明各種實施例。
本發明描述一種低靜態電流重置電路，其對製程-電壓-溫度(PVT)變化與電源斜坡特性係為彈性，並且包括上電重置(POR)電路與掉電偵測電路，可利用鎖存器電路對其自動禁用以減少靜態電流消耗。低靜態電流重置電路可透過降低正常作業期間之功耗以提升電池壽命及具有至少一順序邏輯電路之系統之穩定性。低靜態電流重置電路亦包括漏電流補償電路，藉以對多種電源迴轉率與製程-電壓-溫度變化提供穩健性。此對於偵測及響應低迴轉率電源中斷特別有用，例如低於作業閾值之電源電壓水平之緩慢下降。
根據各種實施例，圖1A描繪具有低靜態電流重置電路105之系統100之方塊圖。系統100可包括具有至少一順序邏輯電路125之電子裝置，例如微處理器、有限狀態機、寄存器組以及包含鎖存器電路或其他存儲元件之任何其他電路。雖然顯示重置電路105為與至少一順序邏輯電路125分離，但是於某些裝置中，重置電路105可為至少一順序邏輯電路內之裝置或電路，例如一微處理器，其包括晶片上重置電路，其用以將微處理器初始化為電源之已知狀態。
於圖1A，重置電路105可包括上電重置電路，其包括一電壓偵測器電路115、一掉電偵測器電路110以及一上電重置鎖存器120。電壓偵測器電路115可監視一電源電壓(V_BUS)當其係由斷電電位上升至上升閾值電壓 水平時。上升閾值電壓水平可為使至少一順序邏輯電路125正確作業所需之特定最小電源電壓水平。電壓偵測器電路115可於輸出端Z處產生重置訊號以重置至少一順序邏輯電路125，同時電源電壓係由低或斷電電壓水平上升至上升閾值電壓水平。重置訊號之電壓可依循或跟隨電源電壓之上升，例如以指示高或邏輯1之重置值。重置訊號可於輸入端子D處由上電重置鎖存器120所接收，並且可經傳導至輸出端子POR，例如經提供予至少一順序邏輯電路125。
於偵測到電源電壓上升超過上升閾值電壓水平之後，電壓偵測器電路115可將於輸出端Z處產生之重置訊號改變為低或邏輯0數值，例如以指示電源電壓已上升至足以使至少一順序邏輯電路125進行作業之水平。上電重置鎖存器120可鎖存或儲存低值重置訊號，例如透過將上電重置鎖存器之輸入端子D與電壓偵測器電路115之輸出端Z電隔離。可將低值重置訊號提供予至少一順序邏輯電路125，藉以禁用重置功能。上電重置鎖存器120亦可向電壓偵測器電路115之閘端子EN提供控制訊號，以禁用電壓偵測器電路，例如以減少電壓偵測器電路所消耗之靜態電流。於電壓偵測器電路115經禁用之後，上電重置鎖存器120可繼續向至少一順序邏輯電路提供低值重置訊號(ZN)。
於圖1A中，掉電偵測器電路110可監控電源電壓以偵測低於高下降閾值電壓水平之電源電壓之下降。高下降閾值電壓水平可為低於系統100之最大或正常作業電壓之電壓，並可經選擇以提供經常作業電壓，例如以延遲啟動電壓偵測器電路，如本文所述。掉電偵測器電路110可以啟動類似於電壓偵測器電路115之第二電壓偵測器電路，以偵測電源電壓下降至低下降閾值電壓水平以下。低下降閾值電壓水平可為特定之最小電壓，其用於響應於電源電壓之下降以重置至少一順序邏輯電路125。掉電偵測器電路110可於端子RST 處產生重置訊號以重置上電重置鎖存器120，例如於第二電壓偵測器電路偵測到電源電壓下降低於低下降閾值電壓水平之後，使上電重置鎖存器儲存高或邏輯1重置值。接著，上電重置鎖存器120於掉電偵測器電路110之閘端子EN處產生第二控制訊號，以禁用第二電壓偵測器電路，藉以減少第二電壓偵測器電路所消耗之靜態電流。於禁用第二電壓偵測器電路之後，上電重置鎖存器120可繼續向至少一順序邏輯電路提供高重置訊號。
根據各種實施例，圖1B描繪與低靜態電流重置電路相關聯之電源電壓及重置訊號之波形圖之範例。此種波形可為施加至重置電路105之電源電壓V_BUS以及由重置電路105產生之重置訊號ZN以重置至少一順序邏輯裝置125之範例。該圖表示N型場效電晶體(NFET)作業閾值電壓水平VTN、低下降閾值電壓水平VPOR_FL、上升閾值電壓水平VPOR_R、高下降閾值電壓水平VPOR_FH，以及最大或正常作業電壓水平VMAX。
區域A左側之區域表示系統100斷電之時間，例如當電源電壓低於系統中N型場效電晶體之閾值電壓水平VTN時，例如電壓偵測器電路115中之N型場效電晶體裝置。在該區域中，可關閉電壓偵測器電路115與掉電偵測器電路110中之電壓偵測器。區域A表示電源電壓由閾值電壓上升至上升閾值電壓水平之期間。於區域A中，可啟動電壓偵測器電路115以監控電源電壓，例如偵測電源電壓上升至上升閾值電壓水平以上。於此期間，電流流經電壓偵測器電路115，使電壓偵測器電路115消耗功率。區域B表示電源電壓高於上升閾值電壓水平與高下降閾值電壓水平之期間。於該區域中，可關閉電壓偵測器電路115，使電壓偵測器導通少量電流或不導電。因此，電壓偵測器皆不會消耗區域B中之功率。區域C表示掉電偵測器電路110中之第二電壓偵測器經啟動 以偵測電源電壓下降至低下降閾值電壓水平以下之期間。於此期間，第二電壓偵測器電路導通，使第二電壓偵測器消耗功率。區域D表示電源電壓下降低於低下降閾值電壓水平之時期，使第二電壓偵測器重置上電重置鎖存器120，以使上電重置鎖存器將重置訊號ZN之值驅動為高，例如使重置訊號跟隨電源電壓。於此期間，第二電壓偵測器關閉，使第二電壓偵測器導通很少電流或無電流。因此，於此期間，電壓偵測器皆不會消耗功率。區域E表示於系統100之下降重置之後，當電源電壓上升至上升閾值電壓水平時類似於區域A中所示之期間。
於某些實施例中，可調整高下降閾值電壓水平，例如以減少區域C中之第二電壓偵測器所消耗之功率，或者使重置電路105適應不同之電源迴轉率。
根據於此描述之技術，當環境溫度低於攝氏100度時，利用本發明各種製程參數之重置電路及電源電壓特性可以可靠產生區域D中之重置訊號ZN之波形。當電源電壓上升與下降時間小於10毫秒時，可以可靠產生用於合理PVT變化之區域D中重置訊號上之波形。另外，可獨立於PVT變化以及電源電壓上升與下降時間可靠產生區域E中之重置訊號之波形。
根據各種實施例，圖2A描繪閘式電壓偵測器電路200(下文稱為「分壓器電路」)之示意圖。電壓偵測器電路200可為電壓偵測器電路115(圖1A)之示例，經配置以偵測升高至閾值電壓水平之上之電源電壓V_BUS，例如上升閾值電壓水平。此種電壓偵測器電路可包括閘電路201、分壓器電路203與反相器205。閘電路201可包括P型場效電晶體(PFET)M1。分壓器電 路203可包括二極體連接之P型場效電晶體M2與可調電阻器R1。另外，反相器電路205可包括P型場效電晶體M3與N型場效電晶體M4。
閘電路201與分壓器電路可經用以利用等式(1)與等式(2)決定一上升閾值電壓水平(VPOR_R)，其該等式(1)與等式(2)具有特定幾何因數
Figure 108113181-A0305-02-0010-1
、閾值電壓(V TP1 )與M2之製程因子(K P )，特定幾何因數
Figure 108113181-A0305-02-0010-2
、 閾值電壓(V TP2 )與M3之製程因子(K P )，以及特定幾何因數
Figure 108113181-A0305-02-0010-3
)、閾值電壓(V TN )與M4之製程因子(K N )。通常，可透過調整R1或透過將幾何因數更改為M2、M3或M4以決定上升閾值電壓水平。等式(1)與等式(2)中之電壓V g 可為M1之閘極-源極電壓。
Figure 108113181-A0305-02-0010-4
Figure 108113181-A0305-02-0010-5
可透過於閘端子EN處呈現低訊號以啟動電壓偵測器電路200，例如以啟動M1。該上升閾值電壓水平VPOR_R可決定M4之偏壓，例如以決定節點N1處所需之電壓以使反相器205由產生高輸出切換至低輸出。當電源電壓由低電位例如接地GND上升至上升閾值電壓水平VPOR_R時，節點N1處之電壓可低於該偏壓，使反相器205於緊密追踪電源電壓之輸出端Z處產生高輸出訊號。當電源電壓上升至高於上升閾值電壓水平時，節點N1處之電壓可上升至高於M4之偏壓，使反相器205將輸出訊號驅動為低，例如以指示電源電壓已達到最小作業電壓水平。
可透過上電重置鎖存電路，例如上電重置鎖存器120(圖1A)自輸出端Z擷取輸出訊號。接著可透過於閘端子EN處呈現低訊號，例如關閉 M1，以關閉或禁用電壓偵測器電路200。由於鎖存器電路所消耗之功率可少於R1消耗之功率，因此將輸出訊號儲存於上電重置鎖存器中並且禁用電壓偵測器電路200可減少某些系統中之功耗。
根據各種實施例，圖2B描繪閘電壓偵測器電路210之另一示例之示意圖。電壓偵測器電路210可為於掉電偵測器電路110(圖1A)中所包括之電壓偵測器電路之示例，其經配置以偵測下降低於閾值電壓水平之電源電壓V_BUS，例如低下降閾值電壓水平。此種電壓偵測器電路可包括閘電路211、分壓器電路213與反相器215。閘電路211可包括P型場效電晶體M5。分壓器電路213可包括二極體連接之N型場效電晶體M8與可調電阻器R2。另外，反相器電路215可包括P型場效電晶體M6與N型場效電晶體M7。可選擇電晶體M5、M6與M7以匹配電壓偵測器電路200之電晶體M2、M3與M4。可根據等式(1)與等式(2)透過將VPOR_FL代入VPOR_R並且將R2代入R1以決定該低下降閾值電壓水平VPOR_FL。R2之值可大於R1之值，例如使VPOR_FL低於VPOR_R。
可透過向M8施加低電壓以關閉電壓偵測器電路210，或者透過向M8施加高電壓以啟動電壓偵測器電路210。於關閉狀態下，電壓偵測器電路210可使反相器215於輸出端Z處產生低輸出電壓。於啟動狀態下，電壓偵測器可於輸出端Z處繼續產生低輸出電壓，直到電源電壓降至低下降閾值電壓水平以下。電壓偵測器電路210可於端子Z處產生高輸出電壓，當電源電壓降至低下降閾值電壓水平以下時。
根據各種實施例，圖3描繪低靜態電流重置電路300之示意圖。低靜態電流重置電路(下文稱為「重置電路」)300可為重置電路100(圖1A)之 示例。重置電路300可包括電壓偵測器電路305、反相器電路310、上電重置鎖存器電路315、反相器電路320與掉電偵測器電路325。電壓偵測器電路305可為電壓偵測器電路115(圖1A)或電壓偵測器電路200(圖2A)之示例。如本文所述，此種電路可經配置以偵測高於上升閾值電壓水平VPOR_R(圖1B)之電源電壓V_BUS之增加。
上電重置鎖存器電路315與反相器電路320之組合可為上電重置鎖存器120(圖1A)之示例。上電重置鎖存器電路315可包括交換電路313，該交換電路313例如透過利用P型場效電晶體M17經配置為當電源電壓自低電壓上升至上升閾值電壓水平時關閉。當電源電壓低於上升閾值電壓水平時，電壓偵測器電路305之外部(高電壓)可由反相器電路310反相並通過上電重置鎖存器電路315以產生高重置訊號ZN。電壓偵測器電路305之反相輸出可使上電重置鎖存器電路315產生節點N2之低輸出，藉以驅動電壓偵測器電路305之端子EN為低。此可關閉閘電晶體M1(圖2A)，使電壓偵測器電路305保持於啟動狀態。當電源電壓上升至高於上升閾值電壓水平時，電壓偵測器電路305之輸出切換至低電壓。該低輸出可透過反相器電路310反相至高輸出並傳遞至上電重置鎖存器電路315。該高輸入可使反相器312於P型場效電晶體M17之基極產生高電壓，藉以將上電重置鎖存器電路315與電壓偵測器電路305電隔離，藉以擷取或鎖存電壓偵測器電路305之反相輸出。鎖存(高電壓)輸出可使上電重置鎖存器電路315於節點N2處產生高電壓，例如關閉或禁用電壓偵測器電路305。
掉電偵測器電路325可為掉電偵測器電路110(圖1A)之示例，其經配置以偵測電源電壓低於低下降閾值電壓水平VPOR_FL之下降(圖1B)。掉電偵測器電路325可包括電荷儲存電路330、漏電補償電路335、下降偵測器電 路340，電壓偵測器350與重置裝置355。掉電偵測器電路325亦可包括下拉電路345、重置電晶體M7與電容器C5。
電荷儲存電路315可包括二極體D1與儲存電容器C1。電荷儲存電路315可決定用於啟動電壓偵測器電路350之高下降閾值電壓水平VPOR_FH(圖1B)。可透過利用至少一二極體D1決定閾值電壓以決定於儲存電容器C1兩端產生之電壓。此種閾值電壓(VPOR FH )可利用等式(3)給定k二極體D1來決定，各二極體D1具有正向電壓V D 與P型場效電晶體M9之閾值電壓VTP。由D1決定，當電源電壓上升至最大或正常作業電壓V_BUS MAX 時，儲存電容器C1可充電至VPOR_FH(VPOR FH )。於某些實施例中，可選擇VPOR_FH或數個二極體D1(k)以決定電壓偵測器電路350啟動之時間量，例如透過確定圖1B中區域C之寬度。
VPOR FH =V_BUS MAX -k．V D +VTP (3)
下降偵測器電路340可包括P型場效電晶體M9，其具有耦合至電源電壓之閘極，以及耦合至儲存電容器C1之源極。下降偵測器電路340可經配置以當電源電壓下降超過高下降閾值電壓水平以下之VTP電壓時透過啟動以對儲存電容器C1放電以偵測電源電壓下降至高下降閾值電壓水平以下。當電源電壓具有長之下降時間時，M9可部分起動，導致電荷自儲存電容器C1洩漏。此種洩漏會限制M9偵測電源電壓下降低於高下降閾值電壓水平之能力。洩漏電荷補償電路限制由儲存電容器C1所洩漏之電荷，例如透過利用二極體連接之P型場效電晶體M8以偵測自C1洩漏之電荷，例如使由N型場效電晶體M10與N型場效電晶體M11所形成之電流鏡將洩漏之電荷鏡像至M9之汲極。該配置可提升掉電偵測 器電路325對於各種PVT以及可影響來自C1之電流洩漏之不同電源電壓特性之穩健性。
下拉電路345可包括二極體連接之N型場效電晶體M12、M13與M14。當M9關閉時，該電路可將電荷拉離電壓偵測器電路350中之閘電晶體，藉以禁用電壓偵測器350。下拉電路345亦可確保跨電容器C5之電壓下降係夠大足以於M9啟動時啟動電壓偵測器350中之閘電晶體。
電壓偵測器350可為例如電壓偵測器210(圖2B)之電壓偵測器，其經配置以偵測下降至低於低下降閾值電壓水平VPOR_FL之電源電壓。一旦啟動，電壓偵測器350即可監控電源電壓並於輸出端Z處產生低輸出電壓，直到電源電壓降至低下降閾值電壓水平以下。於電源電壓下降低於低下降閾值電壓水平之後，電壓偵測器350可於輸出端Z處驅動高輸出電壓，例如使重置電路355中之N型場效電晶體M15與N型場效電晶體M16分別下拉節點N3與N4，以重置上電重置鎖存器電路315，例如使上電重置鎖存器儲存低電壓或邏輯0。重置鎖存器電路315可使反相器電路320驅動ZN為高，如圖1之區域D所示。將ZN驅動為高可啟動N型場效電晶體M7，並使電壓偵測器電路350中之閘電晶體之閘極經拉低，藉以禁用電壓偵測器電路350。
根據各種實施例，圖4描繪低靜態電流重置電路400示例之電晶體層級示意圖。重置電路400可為重置電路105(圖1A)或重置電路300(圖3)之示例。重置電路可包括上升電壓偵測器405、反相器407、上電重置鎖存器電路410、反相器412與掉電偵測器電路415，例如分別對應於圖3之電壓偵測器305、反相器320，上電重置鎖存器電路315、反相器310與掉電偵測器電路325。於某 些實施例中，重置電路400可包括於積體電路中，例如如本文所述，用以響應於電源電壓之條件，向至少一順序邏輯電路提供重置訊號ZN。
根據各種實施例，圖5描繪用於操作低靜態電流重置電路之一組作業500。可執行作業500以響應於電源電壓上升至高於上升閾值電壓水平，例如圖1B中之VPOR_R，以重置至少一順序邏輯電路。亦可執行作業500以響應於電源電壓下降以重置至少一順序邏輯電路，形成低於下降閾值電壓水平例如圖1B中之VPOR_FL之作業電壓，來重置。作業500可於作業505開始，例如透過斜變或增加具有至少一順序邏輯電路之電子裝置之電源電壓。可執行作業510以利用第一電路例如電壓偵測器電路115(圖1A)或電壓偵測器電路200(圖2A)等上升電壓偵測器電路監控上升之電源電壓。接著可執行作業515以產生具有第一值之重置訊號，例如邏輯1或高電壓，以重置至少一同步邏輯電路。可執行作業520以確定電源電壓是否高於上升閾值電壓水平。當電源電壓未高於上升閾值電壓水平時，作業500可於作業510繼續進行。或者，當電源電壓高於上升閾值電壓時，可執行作業525以產生具有第二值之重置訊號。可進一步執行作業525以將第二值存儲於儲存器或鎖存器電路中，例如上電重置鎖存器120(圖1A)或上電重置鎖存器電路315(圖3)。第二值可為邏輯0或經選擇以釋放至少一邏輯電路以進行作業之低電壓。接著如本文所述，可執行作業530以禁用第一電路，例如透過關閉與上升電壓偵測器電路相關聯之閘電晶體或閘電路。
可執行作業535以監控電源電壓以確定電源電壓是否已下降至高下降電壓閾值水平以下，例如圖1B中之VPOR_FH。如本文所述，可利用下降電壓偵測器電路結合電荷儲存電路與漏電流補償器以執行作業535。當電源電壓未下降低於高下降電壓閾值水平時，作業500之執行可於作業505或作業535繼續進 行。或者，當電源電壓下降低於高下降電壓閾值水平時，作業500之執行可於作業540繼續進行。
如本文所述，可執行作業540以監控下降電源電壓以偵測下降至低下降電壓閾值水平以下之電源電壓，例如圖1B中之VPOR_FL，例如透過利用下降電壓偵測器電路。作業500之執行可於作業540繼續進行，直到電源電壓下降至低下降電壓閾值水平以下，而當電源電壓降至低下降電壓閾值水平以下時，作業500之執行可於作業550繼續進行，如作業545中所示。如本文所述，可執行作業550以重置上電重置鎖存器，藉以使上電重置鎖存器儲存第一值。接著，可執行作業555以禁用下降電壓偵測器電路。
於此所述各非限制性層面或範例皆可獨立存在，或可以各種排列或組合與其他範例中之至少一者相互結合。
如上詳細說明包括作為該詳細說明之一部分之參考附圖。該等附圖透過描繪方式顯示可實現本發明之具體實施例。該些實施例於此亦稱為「範例」。該等範例可包括除已顯示或已描述外之元件。然而，本發明人亦考量僅顯示或已描述之該些元件之範例。此外，本發明人亦考量使用該些已示或已述元件之任何組合方式或排列方式之範例(或其等至少一方面)，不論是關於一特定範例(或其等至少一方面)或所述其他範例(或其至少一方面)。
若本文件與透過參考文獻所併入之任何文件間之用語使用不一致時，則以本文件之用語為主。
於本文件中，於專利文件中常見之用語「一」或「一個」係包括一個或多於一個，係獨立於「至少一」或「一或多個」之任何其他例示或用途。於本文件中，該用語「或」係用以指一非排他性用語，除非另有說明，否則如 「A或B」係包括「A但非B」、「B但非A」，以及「A與B」。於本文件中，用語「包括」與「於其中」係分別作該用語「包含」與「其中」簡明英文之同義詞。此外，於以下申請專利範圍中，該等用語「包括」與「包含」係開放式，即一系統、裝置、物件、組合、配方或過程包括已列出之元件外之元件，亦落入本發明之申請專利範圍內。再者，於以下申請專利範圍中，該等語「第一」、「第二」與「第三」等僅作為標示，並不用於對該等標的施加數字意義上之要求。
於此所述之方法範例可至少部分地為機器或電腦所實施。某些範例可包括一電腦可讀取媒介或機器可讀取媒介，其等係編碼具有可操作以設置一電子裝置來以執行上述範例中所述之方法之指令。該方法之實施可包括編碼如微代碼(microcode)、彙編語言代碼(assembly language code)、更高級語言代碼等。該代碼可包括用以執行各種方法之電腦可讀取指令。該代碼可形成電腦軟體產品之一部分。此外，於一範例中，該代碼如於執行期間或其他時點可有形地儲存於至少一依電性(volatile)、非暫態或非依電性之有形電腦可讀取媒介上。該些有形之電腦可讀取媒介之範例可包括但不限於，硬碟、可移動磁碟、可移動式光碟(如，光碟與數位光碟)、磁帶、記憶卡或棒、隨機存取記憶體(random access memories，RAMs)、唯讀記憶體(read only memories，ROMs)等。
上述說明係為說明性而非限制性。例如，上述範例(或其等至少一方面)可彼此相組合使用。如該技術領域通常知識者於閱讀上述說明後可使用其他實施例。所提供之摘要係符合37 C.F.R.§1.72(b)之規定，並使讀者快速理解本發明所揭露技術之本質。應理解為，其非用以解釋或限制申請專利範圍 之範圍或含義。此外，於上述詳細說明中，各種特徵可被分群以簡化本發明所揭露之內容。此不應被解釋為未見於申請專利範圍中之技術特徵對於任何本發明之申請專利範圍係相當重要的。相反地，本發明之目標主體可能比一特定揭露之實施例之所有特徵要來的少。因此，以下申請專利範圍係併入至該詳細說明中作為範例或實施例，其中各該申請專利範圍係各自作為一單獨實施例，且可預期該些實施例可以各種組合方式或排列方式彼此相組合使用。本發明之範圍應由申請專利範圍中所載之內容以及落入該等申請專利範圍之均等物所決定。
110‧‧‧掉電偵測器
115‧‧‧電壓偵測器電路
120‧‧‧上電重置鎖存器
125‧‧‧順序邏輯電路

Claims (16)

  1. 一種響應於一電源電壓條件向一電子系統中至少一順序邏輯電路提供一重置訊號之裝置，包含：一第一電壓偵測器電路，其用以於該電源電壓上升至一第一閾值電壓水平後產生一第一脈衝；一第二電壓偵測器電路，其用以於該電源電壓下降低於一第二閾值電壓水平後產生一第二脈衝；一鎖存器電路，其用以：於該電源電壓上升至該第一閾值電壓水平後，根據該第一脈衝儲存一第一值；於儲存該第一值後禁用該第一電壓偵測器電路；於該電源電壓下降低於該第二閾值電壓水平後，根據該第二脈衝進行重置以儲存一第二值，以及於重置後禁用該第二電壓偵測器電路；一掉電偵測器電路，其用以選擇性控制該第二電壓偵測器電路，該掉電偵測器電路，包含：該第二電壓偵測器電路；一電荷儲存電路，其用以產生一第三閾值電壓；下降偵測器電路，其耦合至該電荷儲存電路以於偵測到該電源電壓下降低於該第三閾值電壓之後，啟動該第二電壓偵測器電路；以及一補償器電路，其耦合至該電荷儲存電路與該下降偵測器電路，以限制來自該電荷儲存電路之一漏電流； 其中該補償器電路包含一電流鏡電路，其用以：感測由該電荷儲存電路洩漏至該下降偵測器電路之一輸入節點之該漏電流，以及根據所感測之漏電流於該下降偵測器電路之一輸出節點處產生一鏡像電流。
  2. 如請求項1所述之響應於一電源電壓條件向一電子系統中至少一順序邏輯電路提供一重置訊號之裝置，其中該第三閾值電壓係由一二極體所決定，該二極體係與一儲存電容器串聯且耦合於產生該電源電壓之一第一軌與產生該電源電壓之一低軌之間。
  3. 如請求項1所述之響應於一電源電壓條件向一電子系統中至少一順序邏輯電路提供一重置訊號之裝置，其中該電流鏡電路包含一二極體連接之P型場效電晶體，其經配置以感測來自該電荷儲存電路之該漏電流。
  4. 如請求項1所述之響應於一電源電壓條件向一電子系統中至少一順序邏輯電路提供一重置訊號之裝置，其中，該下降偵測器電路包含一電晶體，其具有由儲存於該電荷儲存電路中之該第三閾值電壓所決定之一偏壓，以及由該電源電壓所決定之一閘電壓。
  5. 如請求項1所述之響應於一電源電壓條件向一電子系統中至少一順序邏輯電路提供一重置訊號之裝置，其中該第一電壓偵測器電路包含：一反相器電路，其用以偵測上升至該第一閾值電壓水平以上之該電源電壓；以及一閘分壓器電路，其耦合至該反相器電路之一輸入以決定該第一閾值電壓水平。
  6. 如請求項5所述之響應於一電源電壓條件向一電子系統中至少一順序邏輯電路提供一重置訊號之裝置，其中該閘分壓器電路包含：一二極體連接之電晶體，其耦合至產生該電源電壓之一第一軌；一電阻元件，其耦合於該二極體連接之電晶體與產生該電源電壓之一第二軌之間，該電阻元件係為可調節以根據跨該該二極體連接之電晶體下降之該電源電壓之一部分對跨該電阻元件下降之該電源電壓之一部分決定該第一閾值電壓；以及一閘裝置，其於該鎖存器電路儲存該第一值之後，將該第一軌與該二極體連接之電晶體去耦合。
  7. 如請求項1所述之響應於一電源電壓條件向一電子系統中至少一順序邏輯電路提供一重置訊號之裝置，其中該第二電壓偵測器電路包含一閘分壓器電路，該閘分壓器電路包含：一二極體連接之電晶體，其耦合至產生該電源電壓之一第一軌；一電阻元件，其耦合於該二極體連接之電晶體與產生該電源電壓之一第二軌之間，該電阻元件係為可調節以根據跨該該二極體連接之電晶體下降之該電源電壓之一部分對跨該電阻元件下降之該電源電壓之一部分決定該第二閾值電壓；以及一閘裝置，其於鎖存器電路儲存該第一值之後，將該電阻元件與該電源電壓之該第二軌去耦合。
  8. 一種用於操作一低靜態電流重置電路以響應於一電源電壓之一條件以重置系統中順序邏輯電路之方法，包含：利用一第一電路監控一上升電源電壓； 於該電源電壓低於一第一閾值電壓水平時，將一重置訊號驅動至一第一值；當該電源電壓上升至高於一第一閾值電壓水平時，利用該第一電路將該重置訊號驅動至一第二值；於該電源電壓上升至高於該第一閾值電壓水平之後，將該第二值儲存於一鎖存器電路中；於儲存該第二值後禁用該第一電路；偵測低於一第二閾值電壓水平之該電源電壓中之一下降；當該電源電壓高於一第三閾值電壓水平時，利用一第二電路監控該電源電壓；當該電源電壓降至低於該第三閾值電壓水平時，將該第一值儲存於該鎖存器電路中；當該電源電壓降至低於該第三閾值電壓水平時，將該重置訊號驅動至該第一值；利用一電荷儲存電路產生該第二閾值電壓；響應於偵測到該電源電壓之下降低於一第二閾值電壓水平時，利用一下降偵測器電路對該電荷儲存電路放電；以及利用一電流補償電路限制該電荷儲存電路之放電；其中該電流補償電路包含一電流鏡電路，其經配置以對由該電荷儲存電路之放電產生之一電流進行採樣，並將與該放電產生之該電流成比例關係之一電流鏡像至該下降電壓偵測器電路之一輸出。
  9. 如請求項8所述之用於操作一低靜態電流重置電路以響應於一電源電壓之一條件以重置系統中順序邏輯電路之方法，進一步包含： 利用由對該電荷補償電路放電產生之一電流啟動該第二電路以監控該電源電壓。
  10. 如請求項8所述之用於操作一低靜態電流重置電路以響應於一電源電壓之一條件以重置系統中順序邏輯電路之方法，進一步包含：利用與該電荷存儲電路中之一電容器串聯耦合之一二極體決定該第二閾值電壓之一數值。
  11. 如請求項8所述之用於操作一低靜態電流重置電路以響應於一電源電壓之一條件以重置系統中順序邏輯電路之方法，進一步包含：利用與一可變電阻元件串聯耦合之一二極體以決定該第一閾值電壓之一數值。
  12. 一種具有用於響應於一電壓供應條件以重置鎖存器電路之低靜態電流重置電路之系統，包含：一裝置，其包含至少一鎖存器電路；一第一電壓偵測器電路，包含：一閘分壓器，其由二極體連接之電晶體形成，該電晶體與一可調電阻器串聯耦合於該電源電壓之一高軌與該電源電壓之一低軌之間，以及一反相器電路，其用以接收該可調電阻與電源電壓之該低軌之間下降之一電壓；一鎖存器電路，其具有一輸入節點，該輸入節點耦合至該反相器電路之一輸出，以及一第一輸出節點，該第一輸出節點耦合至該第一電壓偵測器電路之一第一閘元件之；一掉電偵測器電路，包含： 一電荷儲存電路，其用以對一下降偵測器電路提供一參考電壓；漏電流補償器電路，其耦合至該電荷儲存電路與該下降電壓偵測器電路，以及一第二電壓偵測器電路，其具有一第二閘元件，該第二閘元件耦合至一節點，其由該下降電壓偵測器電路之一第一輸出端子以及該漏電流補償器電路之一第二輸出端子所形成，以及耦合至一第二輸出節點，其耦合至該鎖存器電路；其中該補償器電路包含一電流鏡電路，其用以：感測由該電荷儲存電路洩漏至該下降偵測器電路之一輸入節點之該漏電流，以及根據所感測之漏電流於該下降偵測器電路之一輸出節點處產生一鏡像電流。
  13. 如請求項12所述之具有用於響應於一電壓供應條件以重置鎖存器電路之低靜態電流重置電路之系統，其中當該電源電壓上升至高於一上升閾值電壓水平時，該鎖存器電路於該第一輸出節點處產生一訊號以使該第一閘元件禁用該第一電壓偵測器電路。
  14. 如請求項12所述之具有用於響應於一電壓供應條件以重置鎖存器電路之低靜態電流重置電路之系統，其中該下降偵測器電路於由該下降電壓偵測器電路之該第一輸出端子與該漏電流補償器電路之該第二輸出端子所形成之一節點處產生一訊號，以當該電源電壓低於一高下降閾值電壓水平時啟動該第二電壓偵測器電路。
  15. 如請求項14所述之具有用於響應於一電壓供應條件以重置鎖存器電路之低靜態電流重置電路之系統，其中當該電源電壓低於一低下降閾值電 壓水平時，該第二偵測器電路產生一訊號以重置該鎖存器電路，該低下降閾值電壓水平低於該高下降閾值電壓水平。
  16. 如請求項15所述之具有用於響應於一電壓供應條件以重置鎖存器電路之低靜態電流重置電路之系統，其中該鎖存器電路經配置以於接收到重置該鎖存器電路之該訊號之後，使該第二閘元件禁用該第二電壓偵測器電路。
TW108113181A 2018-04-16 2019-04-16 一種低靜態電流上電重置電路 TWI757597B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/954,204 US10651840B2 (en) 2018-04-16 2018-04-16 Low quiescent current power on reset circuit
US15/954,204 2018-04-16

Publications (2)

Publication Number Publication Date
TW201947878A TW201947878A (zh) 2019-12-16
TWI757597B true TWI757597B (zh) 2022-03-11

Family

ID=68052914

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108113181A TWI757597B (zh) 2018-04-16 2019-04-16 一種低靜態電流上電重置電路

Country Status (5)

Country Link
US (1) US10651840B2 (zh)
JP (1) JP6847997B2 (zh)
CN (1) CN110391805B (zh)
DE (1) DE102019109513B4 (zh)
TW (1) TWI757597B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021223108A1 (zh) * 2020-05-06 2021-11-11 深圳市汇顶科技股份有限公司 像素、图像传感器及电子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007228310A (ja) * 2006-02-23 2007-09-06 Fujitsu Ltd 電源検出回路
WO2012174810A1 (zh) * 2011-06-21 2012-12-27 东南大学 一种具有零静态电流消耗和稳定起拉电压的上电复位电路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0575687B1 (en) 1992-06-26 1997-01-29 STMicroelectronics S.r.l. Power-on reset circuit having a low static consumption
US5497112A (en) * 1994-07-12 1996-03-05 General Instrument Corporation Of Delaware Power-out reset system
US5703510A (en) 1996-02-28 1997-12-30 Mitsubishi Denki Kabushiki Kaisha Power on reset circuit for generating reset signal at power on
US5831460A (en) 1997-02-26 1998-11-03 Xilinx, Inc. Power-on reset circuit with separate power-up and brown-out trigger levels
US7225088B2 (en) * 1998-09-16 2007-05-29 Microchip Technology Incorporated Programmable power supply and brownout detector for electronic equipment
JP2001117654A (ja) * 1999-10-21 2001-04-27 Nec Kansai Ltd 基準電圧発生回路
US6515523B1 (en) 2001-05-23 2003-02-04 National Semiconductor Corporation Method and apparatus for generating a power-on reset with an adjustable falling edge for power management
US6894544B2 (en) 2003-06-02 2005-05-17 Analog Devices, Inc. Brown-out detector
US7057427B2 (en) 2004-07-15 2006-06-06 Freescale Semiconductor, Inc Power on reset circuit
JP4835856B2 (ja) * 2005-01-06 2011-12-14 日本電気株式会社 半導体集積回路装置
US7602222B2 (en) * 2005-09-30 2009-10-13 Mosaid Technologies Incorporated Power up circuit with low power sleep mode operation
DE102007030569B4 (de) * 2007-07-02 2012-11-08 Austriamicrosystems Ag Schaltungsanordnung und Verfahren zum Auswerten eines Datensignals
US9369124B2 (en) * 2011-04-07 2016-06-14 Nxp B.V. Power-on-reset circuit with low power consumption
JP5898593B2 (ja) * 2012-08-24 2016-04-06 日立オートモティブシステムズ株式会社 モータ駆動回路、モータ駆動システム、電動パワーステアリングシステム、電動ブレーキシステム、車両駆動システム
US8692593B1 (en) * 2012-09-14 2014-04-08 Nxp B.V. Zero or ultra-low DC current consumption power-on and brown-out detector
US9729138B1 (en) * 2015-12-16 2017-08-08 Adesto Technologies Corporation Circuits and systems having low power power-on-reset and/or brown out detection

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007228310A (ja) * 2006-02-23 2007-09-06 Fujitsu Ltd 電源検出回路
WO2012174810A1 (zh) * 2011-06-21 2012-12-27 东南大学 一种具有零静态电流消耗和稳定起拉电压的上电复位电路

Also Published As

Publication number Publication date
DE102019109513A1 (de) 2019-10-17
JP6847997B2 (ja) 2021-03-24
TW201947878A (zh) 2019-12-16
CN110391805B (zh) 2023-08-25
US10651840B2 (en) 2020-05-12
JP2019186943A (ja) 2019-10-24
DE102019109513B4 (de) 2021-07-15
CN110391805A (zh) 2019-10-29
US20190319616A1 (en) 2019-10-17

Similar Documents

Publication Publication Date Title
US6052006A (en) Current mirror triggered power-on-reset circuit
US7679412B2 (en) Power supply circuit
JP3752107B2 (ja) 集積回路用パワーオンリセット回路
US7602222B2 (en) Power up circuit with low power sleep mode operation
US5184031A (en) Semiconductor integrated circuit
US7525353B2 (en) Brown out detector
US5767710A (en) Power-up reset signal generating circuit for an integrated circuit
KR101443419B1 (ko) 고전압 메모리 교란을 방지하기 위한 방법 및 회로
US8710914B1 (en) Voltage regulators with improved wake-up response
US5969549A (en) Current detection start-up circuit for reference voltage circuit
US11671083B2 (en) Voltage-glitch detection and protection circuit for secure memory devices
KR100902053B1 (ko) 반도체 메모리 장치의 기준 전압 발생회로
KR102535000B1 (ko) 전압저하 검출기
KR20040094224A (ko) 파워-온 초기화 회로 및 그를 포함하는 반도체 집적 회로장치
US6259286B1 (en) Method and apparatus for a power-on-reset system
CN109964276B (zh) 用于从处于断电状态的器件中泄放电源电压的电路
US6310497B1 (en) Power supply loss detector method and apparatus
TWI757597B (zh) 一種低靜態電流上電重置電路
KR100909636B1 (ko) 듀얼 파워 업 신호 발생 회로
US6097179A (en) Temperature compensating compact voltage regulator for integrated circuit device
US20030231035A1 (en) Power-on reset circuit with current shut-off and semiconductor device including the same
KR20080043500A (ko) 내부전압 검출기 및 이를 이용한 내부전압 발생장치
US5686848A (en) Power-up/power-down reset circuit for low voltage interval
US9252709B2 (en) Apparatuses and methods for providing oscillation signals
US7102421B1 (en) Dynamically adjustable on-chip supply voltage generation