DE102007030569B4

DE102007030569B4 - Schaltungsanordnung und Verfahren zum Auswerten eines Datensignals

Info

Publication number: DE102007030569B4
Application number: DE102007030569A
Authority: DE
Inventors: Manfred Lueger; Peter Trattler
Original assignee: Austriamicrosystems AG
Current assignee: Ams Osram AG
Priority date: 2007-07-02
Filing date: 2007-07-02
Publication date: 2012-11-08
Anticipated expiration: 2027-07-03
Also published as: WO2009004043A2; WO2009004043A3; DE102007030569A1; US20110025377A1; US7977969B2

Abstract

Schaltungsanordnung, umfassend: – einen Schaltungsanschluss (11) zum Zuführen eines Datensignals (DATA) mit einer digitalen Information derart, dass der Schaltungsanschluss (11) als bidirektionaler Anschluss ausgeführt ist und das Datensignal (DATA) am Schaltungsanschluss (11) als Eingangs-/Ausgangssignal ausgebildet ist, – eine Logikschaltung (12), die an einem Eingang (22) mit dem Schaltungsanschluss (11) zum Zuführen der digitalen Information gekoppelt ist, – eine Aktivierschaltung (13) mit – einem Eingang (16), der mit dem Schaltungsanschluss (11) gekoppelt ist, – einem Verzögerungsglied (17), das mit dem Eingang (16) der Aktivierschaltung (13) gekoppelt ist, und – einem Ausgang (18) zur Abgabe eines Aktiviersignals (SON), der mit dem Verzögerungsglied (17) verbunden ist, – einen Spannungsregler (14), der zu seiner Aktivierung mit dem Ausgang (18) der Aktivierschaltung (13) gekoppelt ist, &ns mit einem Steuerausgang (29) der Logikschaltung (12) verbunden ist und dessen gesteuerte Strecke zwischen dem Schaltungsanschluss...

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung und ein Verfahren zum Auswerten eines Datensignals.
Eine Schaltungsanordnung kann eine Logikschaltung und einen Spannungswandler, der zur Versorgung der Logikschaltung dient, aufweisen. Dabei wird über einen ersten Eingang der Schaltungsanordnung eine digitale Information der Logikschaltung zugeleitet. Die Schaltungsanordnung kann beispielsweise weitere Spannungswandler umfassen, die entsprechend der digitalen Information von der Logikschaltung gesteuert werden. Über einen zweiten Eingang der Schaltungsanordnung kann der Spannungswandler aktiviert werden. Der Spannungswandler kann über den zweiten Eingang ein- und ausgeschaltet werden.
Dokument US 6,212,641 B1 beschreibt eine Anordnung zur Verbesserung des Leistungsverbrauchs eines Systems. Die Anordnung umfasst einen bidirektionaler Anschluss, eine Systemlogik, die mit dem bidirektionalen Anschluss verbunden ist, eine Aktivitätsmonitorschaltung und eine Schaltersteuerlogik, die einen Integrator aufweist. Ein Ausgang der Schaltersteuerlogik ist mit einem Steueranschluss eines Leistungsschalters verbunden, der zwischen einen Spannungsregler und der Systemlogik angeordnet ist.
Dokument WO 2004/107144 A1 betrifft eine Anordnung zum Steuern des Leistungsverbrauchs. Eingangsdaten werden sowohl einer Aktivitätsmonitorschaltung wie auch einer Logik zugeführt. Die Aktivitätsmonitorschaltung ist über einen Spannungsregler mit der Logik verbunden.
Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung und ein Verfahren zum Auswerten eines Datensignals bereitzustellen, die eine geringe Anzahl von Anschlüssen benötigen.
Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 sowie dem Verfahren gemäß Patentanspruch 15 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche.
In einer Ausführungsform umfasst eine Schaltungsanordnung einen Schaltungsanschluss, eine Logikschaltung, eine Aktivierschaltung und einen Spannungsregler. Ein Eingang der Logikschaltung ist mit dem Schaltungsanschluss gekoppelt. Ebenso ist ein Eingang der Aktivierschaltung mit dem Schaltungsanschluss gekoppelt. Die Aktivierschaltung weist ein Verzögerungsglied auf, das mit dem Eingang der Aktivierschaltung und mit einem Ausgang der Aktivierschaltung gekoppelt ist. Der Spannungsregler ist mit dem Ausgang der Aktivierschaltung gekoppelt.
Ein Datensignal, umfassend eine digitale Information, wird dem Schaltungsanschluss zugeführt. Die Kopplung des Eingangs der Logikschaltung mit dem Schaltungsanschluss dient zur Zuführung der digitalen Information an die Logikschaltung. Die Aktivierschaltung erzeugt ein Aktiviersignal, das am Ausgang der Aktivierschaltung abgegeben wird. Die Verbindung des Ausgangs der Aktivierschaltung mit dem Spannungsregler dient zur Aktivierung des Spannungsreglers.
Mit Vorteil wird über den Schaltungsanschluss sowohl eine digitale Information der Logikschaltung zugeleitet wie auch der Spannungsregler aktiviert, so dass für beide Funktionen ein Anschluss ausreichend ist. Die Aktivierschaltung kann im englischen als wake-up circuit bezeichnet werden.
In einer Ausführungsform ist der Schaltungsanschluss als Schaltungseingang implementiert. Das Datensignal am Schaltungsanschluss kann somit ein Eingangssignal sein. Der Schaltungsanschluss kann als unidirektionaler Anschluss ausgeführt sein.
In einer Weiterentwicklung ist der Schaltungsanschluss als Eingangs-/Ausgangsanschluss, englisch input-Output terminal, abgekürzt I/O terminal, realisiert. Das Datensignal am Schaltungsanschluss kann daher ein Eingangs-/Ausgangssignal sein.
Der Schaltungsanschluss kann als bidirektionaler Anschluss ausgeführt sein.
In einer Ausführungsform ist ein weiterer Schaltungsteil mit dem Ausgang der Aktivierschaltung gekoppelt. Der weitere Schaltungsteil wird mittels des Aktiviersignals aktiviert.
In einer Ausführungsform umfasst der Spannungsregler einen Ausgang, der mit einem Versorgungseingang der Logikschaltung verbunden ist. Die Verbindung des Ausgangs des Spannungsreglers mit dem Versorgungseingang der Logikschaltung dient zur Spannungsversorgung der Logikschaltung. Die Logikschaltung kann vorteilhafterweise deaktiviert sein, sobald der Spannungsregler deaktiviert ist, so dass sich die Schaltungsanordnung in einem ausgeschalteten Zustand befindet und keine elektrische Energie verbraucht.
In einer Ausführungsform umfasst der Spannungsregler eine Ladungspumpe oder einen induktiven Spannungswandler. Bevorzugt weist der Spannungsregler einen linearen Regler auf. Der Spannungsregler kann als low dropout Regler, abgekürzt LDO, ausgeführt sein. Da ein Spannungsregler elektrische Energie verbraucht, kann er aus Gründen der Energieeffizienz mittels des Aktiviersignals aktiviert und deaktiviert werden.
In einer Ausführungsform kann das Verzögerungsglied als Entprellschalter, englisch debounce timer, realisiert sein.
In einer Ausführungsform kann die Schaltungsanordnung weitere Spannungswandler umfassen, die mit der Logikschaltung verbunden sind und von der Logikschaltung gesteuert werden.
In einer Ausführungsform umfasst ein Halbleiterkörper die Schaltungsanordnung. Der Halbleiterkörper umfasst eine erste Anschlussfläche, englisch pad, die mit dem Schaltungsanschluss verbunden ist. Die erste Anschlussfläche ist zur elektrischen Kontaktierung des Schaltungsanschlusses der Schaltungsanordnung vorgesehen. Die erste Anschlussfläche kann mittels eines Bonddrahtes oder mittels einer Lötkugel kontaktiert werden.
Die Schaltungsanordnung kann in einem Mobilfunkgerät eingesetzt werden. In einer Ausführungsform kann die Schaltungsanordnung in einem oberen Teil eines klappbaren Mobilfunkgerätes, englisch clamshell mobile phone, eingesetzt sein, so dass lediglich eine geringe Anzahl von Verbindungen zu einem unteren Teil des Mobilfunkgerätes vorzusehen sind.
In einer Ausführungsform umfasst ein Verfahren zum Auswerten eines Datensignals an einem Schaltungsanschluss einer Schaltungsanordnung ein Verzögern des Datensignals. Ein Aktiviersignal wird in Abhängigkeit von dem verzögerten Datensignal erzeugt. Ein Spannungsregler wird in Abhängigkeit von dem Aktiviersignal aktiviert oder deaktiviert. Das Datensignal umfasst eine digitale Information, die von der Schaltungsanordnung verarbeitet wird.
Mit Vorteil weist das Datensignal eine digitale Information auf. Darüber hinaus wird mittels des Datensignals der Spannungsregler aktiviert und/oder deaktiviert, so dass lediglich ein Anschluss zum Zuführen der digitalen Information und zur Aktivierung und/oder Deaktivierung des Spannungsreglers ausreichend ist.
In einer Weiterbildung wird das Aktiviersignal zusätzlich auch in Abhängigkeit des unverzögerten Datensignals generiert. Mit Vorteil kann das Aktiviersignal somit unmittelbar nach dem Eintreffen des Datensignals bereitgestellt werden.
In einer Ausführungsform wird dem Spannungsregler eine erste Versorgungsspannung zugeführt und vom Spannungsregler eine zweite Versorgungsspannung bereitgestellt.
In einer Ausführungsform wird die digitale Information des Datensignals von einer Logikschaltung verarbeitet, die von der Schaltungsanordnung umfasst ist. Die Logikschaltung kann mittels der zweiten Versorgungsspannung betrieben werden.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente und Schaltungselemente tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.
Es zeigen:
1A bis 1C beispielhafte Ausführungsformen einer Schaltungsanordnung nach dem vorgeschlagenen Prinzip,
2A bis 2C beispielhafte Ausführungsformen eines Verzögerungsglieds,
3 eine beispielhafte Ausführungsform eines Komparators,
4 eine beispielhafte Ausführungsform eines Spannungsreglers und
5 eine beispielhafte Ausführungsform eines Halbleiterkörpers mit der Schaltungsanordnung.
1A zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung nach dem vorgeschlagenen Prinzip. Die Schaltungsanordnung 10 umfasst einen Schaltungsanschluss 11, eine Logikschaltung 12, eine Aktivierschaltung 13 sowie einen Spannungsregler 14. Die Aktivierschaltung 13 umfasst einen Eingang 16, ein Verzögerungsglied 17 und einen Ausgang 18. Der Eingang 16 der Aktivierschaltung 13 ist mit dem Schaltungsanschluss 11 gekoppelt. Das Verzögerungsglied 17 ist zwischen den Eingang 16 und den Ausgang 18 der Aktivierschaltung 13 geschaltet. Der Ausgang 18 der Aktivierschaltung 13 ist mit dem Spannungsregler 14 verbunden. Die Schaltungsanordnung 10 weist einen Versorgungsspannungsanschluss 19 auf, der mit dem Spannungsregler 14 gekoppelt ist. Ein Versorgungseingang 15 der Aktivierschaltung 13 ist an den Versorgungsspannungsanschluss 19 angeschlossen. Die Aktivierschaltung 13 weist ein erstes logisches Gatter 30 auf. Ein erster Eingang 31 des logischen Gatters 30 ist mit dem Eingang 16 der Aktivierschaltung 13 verbunden. Ein Ausgang 33 des ersten logischen Gatters 30 ist mit dem Verzögerungsglied 17 verbunden.
Der Spannungsregler 14 umfasst einen Ausgang 20, der mit der Logikschaltung 12 verbunden ist. Die Logikschaltung 12 ist an einem Versorgungseingang 21 an den Ausgang 20 des Spannungsreglers 14 angeschlossen. Die Logikschaltung 12 weist einen Eingang 22 auf, der mit dem Schaltungsanschluss 11 gekoppelt ist.
Darüber hinaus weist die Schaltungsanordnung 10 einen ersten Komparator 23 auf, der den Schaltungsanschluss 11 mit dem Eingang 16 der Aktivierschaltung 13 verbindet. Der erste Komparator 23 ist als erster Schmitt-Trigger-Schaltkreis 24 realisiert. Der erste Komparator 23 ist mit dem Versorgungsspannungsanschluss 19 verbunden. Ferner weist die Schaltungsanordnung einen zweiten Komparator 25 auf, welcher den Schaltungsanschluss 11 mit dem Eingang 22 der Logikschaltung 12 koppelt. Der zweite Komparator 25 ist als ein zweiter Schmitt-Trigger-Schaltkreis 26 realisiert. Der zweite Komparator 25 ist mit dem Ausgang 20 des Spannungsreglers 14 verbunden. Der erste und der zweite Schmitt-Trigger-Schaltkreis 24, 26 sind jeweils als ein nicht-invertierender Schmitt-Trigger-Schaltkreis ausgeführt. Darüber hinaus weist die Schaltungsanordnung 10 einen Transistor 27 auf. Eine gesteuerte Strecke des Transistors 27 verbindet den Schaltungsanschluss 11 mit einem Bezugspotentialanschluss 28. Ein Steueranschluss des Transistors 27 ist an einen Steuerausgang 29 der Logikschaltung 12 angeschlossen.
Ein Datensignal DATA wird dem Schaltungsanschluss 11 zugeführt. Das Datensignal DATA wird dem ersten Komparator 23 zugeleitet, von dem ausgangsseitig ein erstes Signal S1 bereitgestellt wird. Das erste Signal S1 wird vom ersten Schmitt-Trigger-Schaltkreis 24 durch Vergleich des Datensignals DATA mit den zwei Schwellwerten des ersten Schmitt-Trigger-Schaltkreises 24 bereitgestellt. Das erste Signal S1 wird dem Eingang 16 des Aktivierglieds 13 zugeleitet. Das erste Signal S1 ist somit vom Datensignal DATA abgeleitet. Das erste logische Gatter 30 ist als Oder-Gatter ausgeführt. Einem zweiten Eingang 32 des ersten logischen Gatters 30 wird ein Steuersignal ST1 zugeleitet. Hingegen wird dem ersten Eingang 31 des ersten logischen Gatters 30 das erste Signal S1 zugeführt. Am Ausgang 33 des ersten logischen Gatters 30 ist ein zweites Signal S2 abgreifbar. Das zweite Signal S2 wird dem Verzögerungsglied 17 zugeleitet. Das zweite Signal S2 ist somit ebenfalls vom Datensignal DATA abgeleitet. Ausgangsseitig wird vom Verzögerungsglied 17 ein Aktiviersignal SON über den Ausgang 18 der Aktivierschaltung 13 einem Steuereingang des Spannungsreglers 14 zugeführt. Eine erste Versorgungsspannung VBAT wird dem Versorgungsspannungsanschluss 19 zugeleitet. Die erste Versorgungsspannung VBAT wird dem Spannungsregler 14 zugeführt und wird vom Spannungsregler 14 in eine zweite Versorgungsspannung V2 umgewandelt. Die zweite Versorgungsspannung V2 wird über den Ausgang 20 des Spannungsreglers 14 dem Versorgungseingang 21 der Logikschaltung 12 zugeleitet. Ebenso wird sie dem zweiten Komparator 25 zur Versorgung des zweiten Schmitt-Trigger-Schaltkreises 26 zugeführt. Die erste Versorgungsspannung VBAT wird dem Versorgungseingang 15 der Aktivierschaltung 13 zur Spannungsversorgung der Aktivierschaltung 13 zugeführt. Darüber hinaus wird die erste Versorgungsspannung VBAT dem ersten Komparator 23 zur Versorgung des ersten Schmitt-Trigger-Schaltkreises 24 zugeleitet.
Das Datensignal DATA wird über den zweiten Komparator 25 dem Eingang 22 der Logikschaltung 12 zugeführt. Am Steuerausgang 29 der Logikschaltung 12 ist ein erstes Ausgangssignal SOUT1 abgreifbar, welches dem Steueranschluss des Transistors 27 zugeführt wird. In Abhängigkeit von einem logischen Wert des ersten Ausgangssignals SOUT1 legt der Transistor 27 den Schaltungsanschluss 11 auf einen Potentialwert des Bezugspotentialanschlusses 28. An einem weiteren Ausgang 34 der Logikschaltung 12 ist ein zweites Ausgangssignal SOUT2 abgreifbar. Das zweite Ausgangssignal SOUT2 wird von der Logikschaltung 12 in Abhängigkeit von Informationen im Datensignal DATA bereitgestellt. Die Logikschaltung 12 ist als serielle Interface-Logikschaltung mit einem einzelnen Eingang 22 realisiert. Im Englischen kann die Logikschaltung 12 als single wire serial interface logic bezeichnet werden. Der erste und der zweite Komparator 23, 25 sind als Eingangspuffer realisiert.
Mit Vorteil kann mittels des Datensignals DATA die Aktivierschaltung 13 derart gesteuert werden, dass sie ein Aktiviersignal SON bereitstellt und mittels des Aktiviersignals SON den Spannungsregler 14 in einen aktiven Betriebszustand versetzt. Vorteilhafterweise kann die Logikschaltung 12 Informationen, die vom Datensignal DATA umfasst sind, in das erste und das zweite Ausgangssignal SOUT1, SOUT2 umsetzen. Der Spannungsregler 14 kann vorteilhafterweise eine zweite Versorgungsspannung V2 bereitstellen, die einen konstanten Wert aufweist, der nicht von Schwankungen eines Wertes der ersten Versorgungsspannung VBAT abhängig ist. Mit Vorteil wird die Logikschaltung 12 erst dann betrieben, wenn der Wert der zweiten Versorgungsspannung V2 konstant ist. Der Wert der zweiten Versorgungsspannung V2 kann niedriger als der Wert der ersten Versorgungsspannung VBAT sein. Aufgrund der niedrigen und geregelten zweiten Versorgungsspannung V2 kann die Logikschaltung 12 mittels einer Integrationstechnik hergestellt sein, die platzsparend realisierbar ist.
Weist das Steuersignal ST1 den logischen Wert 1 auf, so nimmt das Aktiviersignal SON einen den Spannungsregler 14 aktivierenden Wert an. Mit dem Steuersignal ST1 kann vorteilhafterweise erreicht werden, dass auch bei Ausbleiben von Impulsen im Datensignal DATA der Spannungsregler 14 aktiviert ist.
In einer alternativen Ausführungsform entfällt das erste logische Gatter 30, so dass der Eingang 16 der Aktivierschaltung 13 direkt mit dem Verzögerungsglied 17 verbunden ist. Das vom ersten Komparator 23 bereitgestellte erste Signal S1 wird somit dem Verzögerungsglied 17 zugeleitet.
In einer alternativen Ausführungsform entfällt der Transistor 27, so dass der Schaltungsanschluss 11 nicht mit dem Bezugspotentialanschluss 28 verbunden ist.
In einer alternativen, nicht gezeigten Ausführungsform umfasst die Schaltungsanordnung 10 einen zusätzlichen Transistor, der ein weiteres Potential dem Schaltungsanschluss 11 zuleitet. Ein Steueranschluss des zusätzlichen Transistors ist mit einem weiteren Steuerausgang der Logikschaltung 12 gekoppelt. Somit kann der Schaltungsanschluss als push-pull Ausgang implementiert sein.
In einer alternativen Ausführungsform sind der erste Schmitt-Trigger-Schaltkreis 24 und/oder der zweite Schmitt-Trigger-Schaltkreis 26 jeweils als invertierender Schmitt-Trigger-Schaltkreis ausgeführt.
In einer alternativen, nicht gezeigten Ausführungsform umfasst der erste und/oder zweite Komparator 23, 26 einen Inverter oder einen Puffer. Der Puffer kann zwei hintereinander geschaltete Inverter aufweisen.
In einer alternativen, nicht gezeigten Ausführungsform ist ein Inverter dem Schaltungsanschluss 11 nachgeschaltet.
1B zeigt eine weitere beispielhafte Ausführungsform einer Schaltungsanordnung nach dem vorgeschlagenen Prinzip. Die Schaltungsanordnung gemäß 1B ist eine Weiterbildung der in 1A gezeigten Schaltungsanordnung. Zusätzlich umfasst die Schaltungsanordnung 10 gemäß 1B einen Takteingang 50, der mit einem weiteren Eingang 51 der Aktivierschaltung 13 und einem weiteren Eingang 52 der Logikschaltung 12 gekoppelt ist. Zwischen den Takteingang 50 und den weiteren Eingang 51 der Aktivierschaltung 13 ist ein dritter Komparator 53 geschaltet. Der dritte Komparator 53 ist als ein dritter Schmitt-Trigger-Schaltkreis 54 realisiert. Der erste und der dritte Schmitt-Trigger-Schaltkreis 24, 54 sind jeweils als ein nicht-invertierender Schmitt-Trigger-Schaltkreis ausgeführt. Die Aktivierschaltung 13 umfasst ein zweites logisches Gatter 55, welches an einem ersten Eingang mit dem Eingang 16 der Aktivierschaltung 13 und an einem zweiten Eingang mit dem weiteren Eingang 51 der Aktivierschaltung 13 verbunden ist. Das zweite logische Gatter 55 ist an einem Ausgang mit dem ersten Eingang 31 des ersten logischen Gatters 30 verbunden. Das zweite logische Gatter 55 ist als Oder-Gatter realisiert. Der dritte Komparator 53 ist mit dem Versorgungsspannungsanschluss 19 verbunden.
Darüber hinaus umfasst die Schaltungsanordnung 10 einen vierten Komparator 56, der zwischen den Takteingang 50 und den weiteren Eingang 52 der Logikschaltung 12 geschaltet ist. Der vierte Komparator 56 ist als ein vierter Schmitt-Trigger-Schaltkreis 57 realisiert. Der Ausgang 20 des Spannungsreglers 14 ist mit dem vierten Komparator 56 zu dessen Spannungsversorgung verbunden. Weiter ist der Schaltungsanschluss 11 über einen Widerstand 59 mit einem Spannungsanschluss 58 verbunden. Der Takteingang 50 ist über einen weiteren Widerstand 60 ebenfalls mit dem Spannungsanschluss 58 verbunden. Die Logikschaltung 12 ist als serielle Interface-Logikschaltung realisiert. Die Logikschaltung 12 kann als Inter-Integrated Circuit, abgekürzt I2C-Schaltung, ausgeführt sein. Der Schaltungsanschluss 11 und der Takteingang 50 sind dabei als zwei-Draht Interface für die I2C-Schaltung ausgebildet. Der Schaltungsanschluss 11 ist hierbei als Eingangs-/Ausgangsanschluss implementiert.
Eine Spannung VDD_I/F wird an den Spannungsanschluss 58 angelegt. Am Takteingang 50 wird ein Taktsignal CLK der Schaltungsanordnung 10 zugeleitet. Das Taktsignal CLK wird über den dritten Komparator 53 und über den weiteren Eingang 51 des Aktivierglieds 13 dem zweiten logischen Gatter 55 zugeleitet. Mittels des zweiten logischen Gatters 55 werden das Taktsignal CLK und das Datensignal DATA zusammengeführt und aus der logischen Verknüpfung das erste Signal S1 erzeugt. Das erste Signal S1 weist dann den logischen Wert 1 auf, wenn entweder das Taktsignal CLK oder das Datensignal DATA oder beide Signale CLK, DATA den logischen Wert 1 aufweisen. Somit stellt die Aktivierschaltung 13 das Aktiviersignal SON bereits dann mit einem den Spannungsregler 14 aktivierenden Wert bereit, wenn eines der beiden Signale CLK, DATA den logischen Wert 1 aufweist. Zeigen das Taktsignal CLK und das Datensignal DATA dauerhaft den logischen Wert 0, so wird das Aktiviersignal SON mit einem den Spannungsregler 14 deaktivierenden Wert generiert. Mittels des ersten und des dritten Komparators 23, 53 wird erzielt, dass Signalwerte des Datensignals DATA beziehungsweise des Taktsignals CLK nicht berücksichtigt werden, die unterhalb einer vorgegebenen Schwelle sind. Somit wird vermieden, dass das Aktiviersignal SON einen den Spannungsregler 14 aktivierenden Wert annimmt, wenn ausschließlich Störsignale mit einem kleinen Pegel dem Schaltungsanschluss 11 und/oder dem Takteingang 50 zugeführt werden. Mittels des zweiten und des vierten Komparators 25, 56 wird erreicht, dass ausschließlich ein Datensignal DATA beziehungsweise ein Taktsignal CLK der Logikschaltung 12 zugeleitet werden, die Werte über einem Schwellwert aufweisen, so dass das Zuführen von Störsignalen an die Logikschaltung 12 reduziert ist.
Vorteilhafterweise verbrauchen der erste und der zweite Komparator 23, 25 keine Energie, sofern der logische Wert 0 mit einem niedrigen Spannungswert für den abgeschaltete Zustand vorgesehen ist.
Mit Vorteil können der Spannungsregler 14 und die Logikschaltung 12 deaktiviert werden, wenn die Spannung VDD_I/F abgeschaltet wird. Dabei wird die Schaltungsanordnung 10 mittels eines gesteuerten Abschaltvorganges, englisch shut-down, in einen ausgeschalteten Zustand versetzt, bei dem interne Register der Schaltungsanordnung 10 zurückgesetzt werden. Die Aktivierschaltung 13 dient somit mit Vorteil zu einem Aktivieren der Schaltungsanordnung 10 aus einem Zustand, in dem diese keine elektrische Energie verbraucht. In einer Ausführungsform sind keine zusätzlichen Eingänge zum Zurücksetzen der Schaltungsanordnung 10 erforderlich.
In einer alternativen, nicht gezeigten Ausführungsform sind der erste und der dritte Komparator 23, 53 jeweils als ein Inverter oder als invertierender Schmitt-Trigger-Schaltkreis oder als ein nicht-invertierender Schmitt-Trigger-Schaltkreis mit nachgeschaltetem Inverter ausgeführt. Gemäß dieser Ausführungsform wird das Aktiviersignal SON mit einem den Spannungsregler 14 deaktivierenden Wert bereitgestellt, sofern das Datensignal DATA und das Taktsignal CLK den logischen Wert 1 aufweisen.
1C zeigt eine weitere beispielhafte Ausführungsform der Schaltungsanordnung nach dem vorgeschlagenen Prinzip. Die Schaltungsanordnung gemäß 1C ist eine Weiterbildung der in 1B gezeigten Schaltungsanordnung. Zusätzlich umfasst die Schaltungsanordnung 10 gemäß 1C einen weiteren Transistor 70, dessen gesteuerte Strecke den Steuerausgang 29 der Logikschaltung 12 mit dem Bezugspotentialanschluss 28 verbindet. Ein Steueranschluss des weiteren Transistors 70 ist mit einem weiteren Ausgang 71 der Aktivierschaltung 13 gekoppelt. Der weitere Ausgang 71 der Aktivierschaltung 13 ist mit dem Ausgang des Verzögerungsglieds 17 verbunden. Der weitere Ausgang 71 ist über einen Inverter 72 mit dem Steueranschluss des weiteren Transistors 70 verbunden. Der Inverter 72 ist zu seiner Spannungsversorgung mit dem Versorgungsspannungsanschluss 19 über eine nicht eingezeichnete Leitung verbunden.
Weist ein Signal am weiteren Ausgang 71 der Aktivierschaltung 13 den logischen Wert 1 auf, so wird mittels des Inverters 72 dem Steueranschluss des weiteren Transistors 70 ein Signal mit einem niedrigen Spannungswert zugeleitet. Der weitere Transistor 70 ist als n-Kanal MOSFET realisiert. Somit ist der weitere Transistor 70 nichtleitend geschaltet. Ist hingegen das Signal am weiteren Ausgang 71 auf dem logischen Wert 0, wird mittels des Inverters 72 dem Steueranschluss des weiteren Transistors 70 ein hoher Spannungswert zugeleitet. Aufgrund des hohen Spannungswertes am Steueranschluss ist der weitere Transistor 70 leitend geschaltet, so dass am Steueranschluss des Transistors 27 ein niedriger Spannungswert anliegt, welcher den ersten Transistor 27 in einen nichtleitenden Betriebszustand versetzt. Somit zieht der erste Transistor 27 eine Spannung am Schaltungsanschluss 11 nicht auf den Potentialwert des Bezugspotentialanschlusses 28, solange der Spannungsregler 14 nicht aktiviert ist.
Mit Vorteil ist somit der Schaltungsanschluss 11 als Bus-Anschluss, der drei Zustände aufweisen kann, englisch tristate bus, realisiert. Falls der Spannungsregler 14 keine zweite Versorgungsspannung V2 bereitstellt, wird der Schaltungsanschluss 11 hochohmig geschaltet, so dass die Schaltungsanordnung 10 die Spannung am Schaltungsanschluss 11 nicht absenkt.
2A zeigt eine beispielhafte Ausführungsform eines Verzögerungsglieds, die in einer der Schaltungsanordnungen gemäß 1A bis 1C verwendet werden kann. Gemäß 2A umfasst das Verzögerungsglied 17 einen Eingang 80, einen Ausgang 81 und ein Tiefpassfilter 82. Das Tiefpassfilter 82 koppelt den Eingang 80 mit dem Ausgang 81. Das Tiefpassfilter 82 umfasst einen Tiefpasswiderstand 83 und einen Tiefpasskondensator 84. Der Eingang 80 ist über den Tiefpasswiderstand 83 mit einer ersten Elektrode des Tiefpasskondensators 84 verbunden. Eine zweite Elektrode des Tiefpasskondensators 84 ist an den Bezugspotentialanschluss 28 angeschlossen. Ferner umfasst das Verzögerungsglied 17 einen Komparator 85, der zwischen das Tiefpassfilter 82 und den Ausgang 81 geschaltet ist. Der Komparator 85 ist als Schmitt-Trigger-Schaltkreis 86 realisiert.
Dem Eingang 80 wird das zweite Signal S2 zugeleitet. Impulse des zweiten Signals S2 werden mittels des Tiefpassfilters 82 gefiltert. Übersteigt das gefilterte zweite Signal S2 einen Schwellwert des Komparators 85, so wird das Aktiviersignal SON am Ausgang 81 mit einem Wert bereitgestellt, welcher den Spannungsregler 14 in einen aktiven Betriebszustand versetzt.
Mit Vorteil können eine Grenzfrequenz fg des Tiefpassfilters 82 und der Schwellwert des Komparators 85 derart eingestellt sein, dass mehrere Impulsen des zweiten Signals S2 das Aktiviersignal SON mit einem den Spannungsregler 14 aktivierenden Wert auslösen. Der Spannungsregler 14 wird somit mit einer Verzögerung, die vom Tiefpassfilter 82 und vom Komparator 85 erzeugt wird, aktiviert. Weist das zweite Signal S2 keine weiteren Impulse auf, so nimmt nach einer Verzögerung das Aktiviersignal SON einen den Spannungsregler 14 deaktivierenden Wert an. Die Aktivierschaltung 13 kann somit symmetrisch bezüglich einer Einschaltzeit und einer Ausschaltzeit des Aktiviersignals SON eingestellt sein.
In einer alternativen Ausführungsform umfasst das Verzögerungsglied eine Diode 96, die zwischen den Eingang 80 und einen Eingang des Komparators 85 geschaltet ist. Somit wird über die Diode 96 zusätzlich das zweite Signal S2 dem Komparator 85 zugeleitet. Ein Signal am Eingang des Komparators 85 wird durch eine Parallelschaltung, umfassend den Tiefpass 82 und die Diode 96, bereitgestellt. Mit Vorteil wird das Aufladen des Tiefpasskondensators 84 mittels der Diode 96 beschleunigt. Somit kann das Aktiviersignal SON näherungsweise unverzögert nach dem Eintreffen eines Impulses des zweiten Signals S2 den aktivierenden Wert aufweisen.
2B zeigt eine weitere beispielhafte Ausführungsform eine Verzögerungsglieds, die in einer der Schaltungsanordnungen gemäß 1A bis 1C eingesetzt werden kann. Das Verzögerungsglied 17' gemäß 2B ist eine Weiterbildung des in 2A gezeigten Verzögerungsglieds. Das Verzögerungsglied 17' umfasst ein logisches Gatter 87, das an einem ersten Eingang 88 mit dem Eingang 80 des Verzögerungsglieds 17' verbunden ist. Der erste Eingang 88 ist direkt an den Eingang 80 des Verzögerungsglieds 17' angeschlossen. Ein zweiter Eingang 89 des logischen Gatters 87 ist über den Komparator 85 und das Tiefpassfilter 82 mit dem Eingang 80 des Verzögerungsglieds 17' gekoppelt. Ein Ausgang 90 des logischen Gatters 87 ist mit dem Ausgang 81 des Verzögerungsglieds 17' verbunden. Das logische Gatter 87 ist als Oder-Gatter realisiert.
Das zweite Signal S2 wird somit direkt dem ersten Eingang 88 des logischen Gatters 87 zugeführt. Zusätzlich wird das zweite Signal S2 über das Tiefpassfilter 82 und den Komparator 85 dem zweiten Eingang 89 des logischen Gatters 87 zugeleitet. Das logische Gatter 87 stellt am Ausgang 90 das Aktiviersignal SON bereit. Weist das zweite Signal S2 den logischen Wert 1 auf, so stellt das logische Gatter 87 das Aktiviersignal SON ebenfalls mit dem logischen Wert 1 bereit. Somit wird der Spannungsregler 14 unverzögert bei einem Auftreten des logischen Wertes 1 im zweiten Signal S2 aktiviert. Die Grenzfrequenz fg des Tiefpassfilters 82 und die Schaltschwelle des Komparators 85 sind derart eingestellt, dass das Aktiviersignal SON mit einem den Spannungsregler 14 aktivierenden Wert bereitgestellt wird, auch wenn das zweite Signal S2 eine Impulsfolge umfassend den logischen Wert 1 und den logischen Wert 0 aufweist.
Mit Vorteil wird mittels des Verzögerungsglieds 17' der Spannungsregler 14 unverzögert aktiviert, jedoch mit Verzögerung deaktiviert.
2C zeigt eine alternative beispielhafte Ausführungsform eines Verzögerungsglieds, das in den Schaltungsanordnungen gemäß 1A bis 1C verwendet werden kann. Das Verzögerungsglied 17'' gemäß 2C ist eine Weiterbildung des in 2B gezeigten Verzögerungsglieds. Das Verzögerungsglied 17'' gemäß 2C umfasst das logische Gatter 87, welches am ersten Eingang 88 mit dem Eingang 80 des Verzögerungsglieds 17'' verbunden ist. Ferner umfasst das Verzögerungsglied 17'' einen Zähler 91. Ein Rücksetzeingang 92 des Zählers 91 ist mit dem Eingang 80 verbunden. Ein Datenausgang 93 des Zählers 91 ist mit dem zweiten Eingang 89 des logischen Gatters 87 gekoppelt. Das Verzögerungsglied 17'' umfasst einen Inverter 95, der den Datenausgang 93 des Zählers 91 mit dem zweiten Eingang 89 des logischen Gatters 87 koppelt.
Aufgrund der direkten Verbindung des Eingangs 80 zu dem zweiten Eingang 88 des logischen Gatters 87 wird das Aktiviersignal SON unverzögert und unmittelbar mit einem den Spannungsregler 14 aktivierenden logischen Wert 1 bereitgestellt, sofern das zweite Signal S2 den logischen Wert 1 aufweist. Einem Takteingang 94 des Zählers 91 wird ein Zählertaktsignal CLKI zugeleitet. Das Zählertaktsignal CLKI wird von einem nicht eingezeichneten internen Taktgenerator bereitgestellt. Das zweite Signal S2 wird dem Rücksetzeingang 92 zugeleitet. Sobald das zweite Signal S2 den logischen Wert 1 aufweist, wird der Zähler 91 zurückgesetzt. Der Zähler 91 ist derart ausgelegt, dass er nach einer Anzahl N von Impulsen des Zählertaktsignals CLKI ein Zählerdatensignal SQ am Ausgang 93 bereitstellt, das den logischen Wert 1 aufweist. Weist das Zählerdatensignal SQ den logischen Wert 1 auf, so wird über den Inverter 95 dem zweiten Eingang 89 ein Wert mit dem logischen Wert 0 zugeleitet. Weist zu diesem Zeitpunkt auch das zweite Signal S2, das dem ersten Eingang 88 des logischen Gatters 87 zugeleitet wird, den logischen Wert 0 auf, so wird das Aktiviersignal SON mit dem logischen Wert 0 und damit mit einem den Spannungsregler 14 deaktivierenden Wert bereitgestellt. Sofern innerhalb der Anzahl N von Impulsen des Zählertaktsignals CLKI das zweite Signal S2 mit einem logischen Wert 1 dem Rücksetzeingang 92 zugeleitet wird, weist das Datensignal SQ den logischen Wert 0 und damit das Signal am zweiten Eingang 89 des logischen Gatters 87 den logischen Wert 1 auf. Das Aktiviersignal SON stellt somit einen den Spannungsregler 14 aktivierenden Wert solange bereit, bis vom Zähler 91 nach einem logischen Wert 1 des zweiten Signals S2 die Anzahl N von Impulsen des Zählertaktsignals CLKI gezählt sind. In einer beispielhaften Ausführungsform ist die Anzahl N derart gewählt, dass sie einer Verzögerungszeit von 100 ms entspricht.
Mit Vorteil wird somit das Aktiviersignal SON unverzögert mit dem den Spannungsregler aktivierenden Wert beim Auftreten des logischen Werts 1 im zweiten Signal S2 bereitgestellt. Weiter bleibt das Aktiviersignal SON auf dem den Spannungsregler 14 aktivierenden Wert für eine voreingestellte Verzögerungszeit auch nach einem Ausbleiben des logischen Wertes 1 im zweiten Signal S2. Die Aktivierschaltung 13 ist vorteilhafterweise als digitaler Schaltkreis realisiert.
3 zeigt eine beispielhafte Ausführungsform eines Komparators, wie er als Komparator 85 im Verzögerungsglied gemäß 2A und 2B und als einer der Komparatoren 23, 25, 53, 56 in den Schaltungsanordnungen gemäß 1A bis 1C verwendet werden kann. Der Komparator weist einen Inverter 100 auf. Der Inverter 100 umfasst einen p-Kanal MOSFET 101 und einen n-Kanal MOSFET 102, die seriell zueinander geschaltet sind. Die beiden MOSFETs 101, 102 sind zwischen den Versorgungsspannungsanschluss 19 und den Bezugspotentialanschluss 28 geschaltet. Eine Schwellenspannung des Komparators 100 ist durch eine Schwellenspannung und ein Weiten- zu Längenverhältnis des p-Kanal MOSFETs 101 und durch eine Schwellenspannung und ein Weiten- zu Längenverhältnis des n-Kanal MOSFETs 102 einstellbar. Wird der Inverter 100 zur Realisierung des zweiten und/oder des vierten Komparators 25, 56 verwendet, so sind die beiden MOSFETs 101, 102 zwischen den Ausgang 20 des Spannungsreglers 14 und den Bezugspotentialanschluss 28 geschaltet. Mit Vorteil kann mittels des Inverters 100 ein Komparator mit geringem Aufwand realisiert werden. Mit Vorteil benötigt der Komparator 85 gemäß dieser Ausführungsform bei einer kleinen Spannung an einem Eingang des Komparators 85 keinen Strom.
4 zeigt eine beispielhafte Ausführungsform eines Spannungsreglers 14, wie er in den Schaltungsanordnungen gemäß 1A bis 1C verwendet werden kann. Der Spannungsregler 14 umfasst einen linearen Regler 105. Der lineare Regler 105 weist einen Transistor 106 auf, der zwischen den Versorgungsspannungsanschluss 19 und den Ausgang 20 des Spannungsreglers 14 geschaltet ist. Weiter umfasst der lineare Regler 105 einen Verstärker 107 und einen Spannungsteiler 108. Der Spannungsteiler 108 ist zwischen den Ausgang 20 und den Bezugspotentialanschluss 28 geschaltet. Der Spannungsteiler 108 weist einen ersten und einen zweiten Spannungsteilerwiderstand 109, 110 auf. Ein Abgriff zwischen dem ersten und dem zweiten Spannungsteilerwiderstand 109, 110 ist mit einem nichtinvertierenden Eingang des Verstärkers 107 verbunden. Der Verstärker 107 weist einen Aktiviereingang 111, englisch enable in-put terminal, auf. Der Aktiviereingang 111 ist mit dem Ausgang 18 der Aktivierschaltung 13 gekoppelt. Ein Ausgang des Verstärkers 107 ist mit einem Steueranschluss des Transistors 106 verbunden. Der Transistor 106 ist als p-Kanal MOSFET realisiert.
Eine Referenzspannung VREF wird einem invertierenden Eingang des Verstärkers 107 zugeführt. Das Aktiviersignal SON wird dem Aktiviereingang 111 zugeleitet. Ein Transistorsteuersignal ST2 am Ausgang des Verstärkers 107 wird dem Steueranschluss des Transistors 106 zugeleitet. Der Transistor 106 stellt die zweite Versorgungsspannung V2 in Abhängigkeit von dem Transistorsteuersignal ST2 und der ersten Versorgungsspannung VBAT bereit. Eine Rückkopplungsspannung VFB ist am Abgriff des Spannungsteilers 108 greifbar, die mittels des Spannungsteilers 108 aus der zweiten Versorgungsspannung V2 abgeleitet wird. Die Rückkopplungsspannung VFB wird dem nicht-invertierenden Eingang des Verstärkers 107 zugeleitet. Das Transistorsteuersignal ST2 wird in Abhängigkeit von der Referenzspannung VREF, der Rückkopplungsspannung VFB und dem Aktiviersignal SON erzeugt. Weist das Aktiviersignal SON den den Spannungsregler 14 aktivierenden Wert auf, so erzeugt der Verstärker 107 das Transistorsteuersignal ST2 derart, dass ein Wert der Referenzspannung VREF näherungsweise einem Wert der Rückkopplungsspannung VFB entspricht. Hat hingegen das Aktiviersignal SON den den Spannungsregler 14 deaktivierenden Wert, so erzeugt der Verstärker 107 das Transistorsteuersignal ST2 derart, dass der Transistor 106 in einen sperrenden Betriebszustand geschaltet wird. Das Transistorsteuersignal ST2 kann zum Sperren des Transistors 106 näherungsweise den Wert der ersten Versorgungsspannung VBAT aufweisen.
Mit Vorteil kann der lineare Regler 105 die zweite Versorgungsspannung V2 mit einem konstanten Wert bereitstellen, der unabhängig von Schwankungen der ersten Versorgungsspannung VBAT ist. Ein Wert der zweiten Versorgungsspannung V2 ist niedriger als ein Wert der ersten Versorgungsspannung VBAT. Mit Vorteil kann eine Logikschaltung 12 mit einer niedrigeren Spannung als die erste Versorgungsspannung VBAT betrieben werden. Dadurch kann die Logikschaltung 12 platzsparend in einer Integrationstechnik mit kleinen Abständen realisiert werden. Die erste Versorgungsspannung VBAT kann beispielsweise von einer Lithium-Ionen Batterie bereitgestellt werden. Diese ist beispielsweise bei Mobilfunkgeräten im Einsatz.
In alternativen, nicht gezeigten Ausführungsformen ist der Spannungsregler 14 als Ladungspumpe, englisch charge pump, oder als induktiver Spannungswandler implementiert. Der induktive Spannungswandler kann als Buck-Spannungswandler, Boost-Spannungswandler oder Buck-Boost-Spannungswandler realisiert sein.
5 zeigt einen beispielhaften Halbleiterkörper nach dem vorgeschlagenen Prinzip, der eine Schaltungsanordnung gemäß einer der 1A bis 1C umfasst. Der Halbleiterkörper 130 weist eine erste Anschlussfläche 131, die den Schaltungsanschluss 11 umfasst, und eine zweite Anschlussfläche 132 auf, die den Versorgungsspannungsanschluss 19 umfasst. Die erste und die zweite Anschlussfläche 131, 132 können mit jeweils einem Bonddraht oder einer Lötkugel kontaktiert werden.
Mit Vorteil weist der Halbleiterkörper 130 nur eine geringe Anzahl von Anschlussflächen auf und kann daher platzsparend realisiert werden. Eine Anordnung mit dem Halbleiterkörper 130 benötigt nur eine geringe Anzahl an Verbindungen.
In einer alternativen Ausführungsform umfasst der Halbleiterkörper 130 eine nicht gezeichnete dritte Anschlussfläche, die den Takteingang 50 umfasst.
Bezugszeichenliste

10: Schaltungsanordnung
11: Schaltungsanschluss
12: Logikschaltung
13: Aktivierschaltung
14: Spannungsregler
15: Versorgungseingang
16: Eingang
17, 17', 17'': Verzögerungsglied
18: Ausgang
19: Versorgungsspannungsanschluss
20: Ausgang
21: Versorgungseingang
22: Eingang
23: erster Komparator
24: erster Schmitt-Trigger-Schaltkreis
25: zweiter Komparator
26: zweiter Schmitt-Trigger-Schaltkreis
27: Transistor
28: Bezugspotentialanschluss
29: Steuerausgang
30: erstes logisches Gatter
31: erster Eingang
32: zweiter Eingang
33: Ausgang
34: weiterer Ausgang
50: Takteingang
51: weiterer Eingang
52: weiterer Eingang
53: dritter Komparator
54: dritter Schmitt-Trigger-Schaltkreis
55: zweites logisches Gatter
56: vierter Komparator
57: vierter Schmitt-Trigger-Schaltkreis
58: Spannungsanschluss
59: Widerstand
60: weiterer Widerstand
70: weiterer Transistor
71: weiterer Ausgang
72: Inverter
80: Eingang
81: Ausgang
82: Tiefpassfilter
83: Tiefpasswiderstand
84: Tiefpasskondensator
85: Komparator
86: Schmitt-Trigger-Schaltkreis
87: logisches Gatter
88: erster Eingang
89: zweiter Eingang
90: Ausgang
91: Zähler
92: Rücksetzeingang
93: Datenausgang
94: Takteingang
95: Inverter
96: Diode
100: Inverter
101: p-Kanal MOSFET
102: n-Kanal MOSFET
105: linearer Regler
106: Transistor
107: Verstärker
108: Spannungsteiler
109: erster Spannungsteilerwiderstand
110: zweiter Spannungsteilerwiderstand
111: Aktiviereingang
130: Halbleiterkörper
131: erste Anschlussfläche
132: zweite Anschlussfläche
CLK: Taktsignal
CLKI: Zählertaktsignal
DATA: Datensignal
SON: Aktiviersignal
SOUT1: erstes Ausgangssignal
SOUT2: zweites Ausgangssignal
SQ: Zählerdatensignal
ST1: Steuersignal
ST2: Transistorsteuersignal
S1: erstes Signal
S2: zweites Signal
VBAT: erste Versorgungsspannung
VDD_I/F: Spannung
VFB: Rückkopplungsspannung
VREF: Referenzspannung
V2: zweite Versorgungsspannung

Claims

Schaltungsanordnung, umfassend: – einen Schaltungsanschluss (11) zum Zuführen eines Datensignals (DATA) mit einer digitalen Information derart, dass der Schaltungsanschluss (11) als bidirektionaler Anschluss ausgeführt ist und das Datensignal (DATA) am Schaltungsanschluss (11) als Eingangs-/Ausgangssignal ausgebildet ist, – eine Logikschaltung (12), die an einem Eingang (22) mit dem Schaltungsanschluss (11) zum Zuführen der digitalen Information gekoppelt ist, – eine Aktivierschaltung (13) mit – einem Eingang (16), der mit dem Schaltungsanschluss (11) gekoppelt ist, – einem Verzögerungsglied (17), das mit dem Eingang (16) der Aktivierschaltung (13) gekoppelt ist, und – einem Ausgang (18) zur Abgabe eines Aktiviersignals (SON), der mit dem Verzögerungsglied (17) verbunden ist, – einen Spannungsregler (14), der zu seiner Aktivierung mit dem Ausgang (18) der Aktivierschaltung (13) gekoppelt ist, – einen Transistor (27), dessen Steueranschluss mit einem Steuerausgang (29) der Logikschaltung (12) verbunden ist und dessen gesteuerte Strecke zwischen dem Schaltungsanschluss (11) und einem Bezugspotentialanschluss (28) angeordnet ist, und – einen weiteren Transistor (70), dessen Steueranschluss mit einem weiteren Ausgang (71) der Aktivierschaltung (13) verbunden ist und dessen gesteuerte Strecke zwischen dem Steueranschluss des Transistors (27) und dem Bezugspotentialanschluss (28) angeordnet ist.
Schaltungsanordnung nach Anspruch 1, bei der ein Ausgang (20) des Spannungsreglers (14) mit einem Versorgungseingang (21) der Logikschaltung (12) zu deren Spannungsversorgung verbunden ist.
Schaltungsanordnung nach Anspruch 1 oder 2, bei der das Verzögerungsglied (17) ein Tiefpassfilter (82) umfasst, das zwischen einen Eingang (80) des Verzögerungsglieds (17) und einen Ausgang (81) des Verzögerungsglieds (17) geschaltet ist.
Schaltungsanordnung nach Anspruch 3, bei der das Verzögerungsglied (17) einen Komparator (85) umfasst, der zwischen das Tiefpassfilter (82) und den Ausgang (81) des Verzögerungsglieds (17) geschaltet ist.
Schaltungsanordnung nach Anspruch 4, bei der das Verzögerungsglied (17) ein logisches Gatter (87) umfasst, das – an einem ersten Eingang (88) mit dem Eingang (80) des Verzögerungsglieds (17), – an einem zweiten Eingang (89) über eine Serienschaltung umfassend das Tiefpassfilter (82) und den Komparator (85) mit dem Eingang (80) des Verzögerungsglieds (17) und – an einem Ausgang (90) mit dem Ausgang (81) des Verzögerungsglieds (17) verbunden ist.
Schaltungsanordnung nach Anspruch 1 oder 2, bei der das Verzögerungsglied (17) einen Zähler (91) umfasst, der an einem Rücksetzeingang (92) mit einem Eingang (80) des Verzögerungsglieds (17) und an einem Datenausgang (93) mit einem Ausgang (81) des Verzögerungsglieds (17) gekoppelt ist sowie dem an einem Takteingang (94) ein Zählertaktsignal (CLKI) zugeleitet wird.
Schaltungsanordnung nach Anspruch 6, bei der das Verzögerungsglied (17) ein logisches Gatter (87) umfasst, das – an einem ersten Eingang (88) mit dem Eingang (80) des Verzögerungsglieds (17), – an einem zweiten Eingang (89) über den Zähler (91) mit dem Eingang (80) des Verzögerungsglieds (17) und – an einem Ausgang (90) mit dem Ausgang (81) des Verzögerungsglieds (17) verbunden ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 7, bei der die Aktivierschaltung (13) ein erstes logisches Gatter (30) umfasst, das an einem ersten Eingang (31) mit dem Eingang (16) der Aktivierschaltung (13) und an einem Ausgang (33) mit dem Verzögerungsglied (17) verbunden ist sowie dem an einem zweiten Eingang (32) ein Steuersignal (ST1) zugeleitet wird.
Schaltungsanordnung nach einem der Ansprüche 1 bis 8, umfassend einen ersten Komparator (23), der zwischen den Schaltungsanschluss (11) und den Eingang (16) der Aktivierschaltung (13) geschaltet ist.
Schaltungsanordnung nach Anspruch 9, bei der der erste Komparator (23) einen ersten Schmitt-Trigger-Schaltkreis (24) oder einen Inverter (100) umfasst.
Schaltungsanordnung nach einem der Ansprüche 1 bis 10, umfassend einen zweiten Komparator (25), der zwischen den Schaltungsanschluss (11) und den Eingang (22) der Logikschaltung (12) geschaltet ist.
Schaltungsanordnung nach Anspruch 11, bei der der zweite Komparator (25) einen zweiten Schmitt-Trigger-Schaltkreis (26) oder einen Inverter (100) umfasst.
Schaltungsanordnung nach einem der Ansprüche 1 bis 12, umfassend einen Takteingang (50), der mit einem weiteren Eingang (51) der Aktivierschaltung (13) und einem weiteren Eingang (52) der Logikschaltung (12) gekoppelt ist, wobei die Aktivierschaltung (13) ein zweites logisches Gatter (55) umfasst, das an einem ersten Eingang mit dem Eingang (16) der Aktivierschaltung (13), an einem zweiten Eingang mit dem weiteren Eingang (51) der Aktivierschaltung (13) und an einem Ausgang mit dem Verzögerungsglied (17) gekoppelt ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 13, umfassend einen Versorgungsspannungsanschluss (19), der mit dem Spannungsregler (14) und der Aktivierschaltung (13) zur Spannungsversorgung des Spannungsreglers (14) und der Aktivierschaltung (13) verbunden ist.
Verfahren zum Auswerten eines Datensignals (DATA) an einem Schaltungsanschluss (11) einer Schaltungsanordnung (10) derart, dass der Schaltungsanschluss (11) als bidirektionaler Anschluss ausgeführt ist und das am Schaltungsanschluss (11) anliegende Datensignal (DATA) als Eingangs-/Ausgangssignal ausgebildet ist, umfassend: – Verzögern des Datensignals (DATA) und Abgeben eines Aktiviersignals (SON) in Abhängigkeit des verzögerten Datensignals durch eine Aktivierschaltung (13), – Aktivieren oder Deaktivieren eines Spannungsreglers (14) in Abhängigkeit von dem Aktiviersignal (SON) und – Verarbeiten einer digitalen Information, welche vom Datensignal (DATA) umfasst ist, durch eine Logikschaltung (12), wobei eine gesteuerte Strecke eines Transistors (27) zwischen dem Schaltungsanschluss (11) und einem Bezugspotentialanschluss (28) angeordnet ist, ein Steueranschluss des Transistors (27) an einen Steuerausgang (29) der Logikschaltung (12) angeschlossen ist, eine gesteuerte Strecke eines weiteren Transistors (70) zwischen dem Steuerausgang (29) der Logikschaltung (12) und dem Bezugspotentialanschluss (28) angeordnet ist und ein Steueranschluss des weiteren Transistors (70) mit einem Ausgang (71) der Aktivierschaltung (13) gekoppelt ist.
Verfahren nach Anspruch 15, bei dem die digitale Information, des Datensignals (DATA) mittels der Logikschaltung (12) verarbeitet wird, der eine von dem Spannungsregler (14) bereitgestellte Versorgungsspannung (V2) zugeführt wird.
Verfahren nach Anspruch 15 oder 16, bei dem das Aktiviersignal (SON) mit einem den Spannungsregler (14) aktivierenden Wert näherungsweise unverzögert bereitgestellt wird, falls das Datensignal (DATA) oder ein davon abgeleitetes Signal (S1, S2) einen ersten Wert aufweisen.
Verfahren nach einem der Ansprüche 15 bis 17, bei dem das Aktiviersignal (SON) mit einem den Spannungsregler (14) aktivierenden Wert bereitgestellt wird, falls das Datensignal (DATA) oder ein davon abgeleitetes Signal (S1, S2) nach einer Tiefpassfilterung einen ersten Wert aufweisen.
Verfahren nach einem der Ansprüche 15 bis 18, bei dem das Aktiviersignal (SON) mit einem den Spannungsregler (14) aktivierenden Wert bereitgestellt wird, sofern das Datensignal (DATA) oder ein davon abgeleitetes Signal (S1, S2) in einem Zeitraum mit einer vorgegebenen Dauer einen ersten Wert aufweisen.