KR102535000B1 - 전압저하 검출기 - Google Patents

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Abstract

여기에 기술된 다양한 실시예는 전압저하 검출을 위한 집적 회로에 관한 것이다. 상기 집적 회로는 입력 전압을 수신하도록 그리고 상기 입력 전압과 관련되어 있는 동안 온도에 거의 독립적인 제1 전압을 제공하도록 구성된 제1 스테이지를 포함할 수 있다. 상기 집적 회로는 상기 제1 스테이지로부터 상기 입력 전압을 수신하고 상기 제1 전압을 수신하도록 그리고 상기 입력 전압이 낮아짐에 따라 상기 제1 전압을 상향 변환하도록 구성된 제2 스테이지를 포함할 수 있다. 상기 제2 스테이지는 상기 입력 전압과 상기 제1 전압의 차동 전압에 상응하는 제2 전압을 제공하도록 구성될 수 있다. 상기 집적 회로는 상기 제2 전압을 수신하도록 그리고 에러 신호에 상응하는 고이득 출력 전압을 제공하도록 구성된 제3 스테이지를 포함할 수 있다.

Description

전압저하 검출기{BROWN-OUT DETECTOR}
본원은 여기에 기술된 다양한 기술을 이해하기 위한 정보를 제공하기 위한 것이다. 본원의 명칭이 암시하는 바와 같이, 본원은 종래기술에서 전혀 암시하지 않은 관련 기술에 대해 설명한다. 일반적으로, 관련 기술은 종래기술로서 생각되거나 생각되지 않을 수 있다. 따라서, 본원의 설명은 이러한 관점에서 읽어야 하고 종래기술의 용인으로서 이해되어서는 안된다.
집적 회로는 전원이 낮은 전력 레벨에 도달하였는지를 검출하는 것을 돕는 감시 기능을 수행하는 회로를 포함하고 있다. 때로, 집적 회로의 유용한 전력이 불충분할 수 있고, 전압저하 검출기(brown-out detector, BOD)로서 알려진 회로의 타입에 의해 보호될 수 있다.
도 1은 BOD 회로의 예를 도시하고 있다. 이러한 회로에서, 제1 및 제2 기준 전압은 아날로그 비교기 회로와 비교된다. 제1 기준 전압 Vtr은 공급 전압 VDD 및 레지스터 R1과 R2의 비율에 의해 설정된 BOD 트리거 전압이다. 제2 기준 전압 Vz는 공급 전압 VDD에 독립적이고 외부 제너 다이오드를 사용하여 설정되는 제너 다이오드 전압이다. 다른 레지스터 R3는 이러한 제너 다이오드에 바이어스 전류를 제공하기 위해 사용된다. VDD가 로우가 됨에 따라, 트리거 전압 Vtr은 R1 및 R2의 비율에 기초하여 감소한다. 트리거 전압 Vtr이 제너 다이오드 전압 Vz 이하로 될 때, BOD 회로 출력은 하이로 되어 불충분한 공급 전압으로 인해 에러 상태가 발생하였음을 나타낸다. 이러한 에러 신호는 시스템 전력 관리 제어기에 주어져 조치를 취해 메인 메모리에 메모리 및 레지스터의 콘텐츠를 저장한다.
불행하게도, 종래의 BOD 회로의 일부 문제는 공급 전압 VDD를 감시하기 위해 비교에 사용되는 기준 전압이 높은 DC 전류를 소비하고 전원으로부터 계속 전류를 당길 수 있다는 상황을 포함하고 있다. 이러한 전류는 수백 마이크로암페어(㎂) 내지 수 밀리암페어(㎃)일 수 있다. 예를 들어, 일부 종래의 BOD 회로는 100㎂ 내지 1㎃를 넘는 범위에서 전류를 소비한다. 종래의 BOD 회로의 다른 문제는 공급 전압의 크기가 계속 변경됨에 따라, 제너 다이오드 기준 전압의 조정이 보다 어려워진다는 것이다.
다양한 기술의 실시예가 첨부된 도면을 참조하여 여기에 설명되어 있다. 그러나, 첨부된 도면은 여기에 기술된 다양한 실시예만을 설명하고 있고 여기에 기술된 다양한 기술의 실시예를 제한하기 위한 것은 아니라는 것을 이해해야 한다.
도 1은 당업계에 알려진 BOD 회로의 도면이다.
도 2는 여기에 기술된 다양한 실시예에 따른 BOD 회로의 블록도이다.
도 3은 여기에 기술된 다양한 실시예에 따른 BOD 회로의 개략도이다.
여기에 기술된 다양한 실시예는 전압저하 검출을 위한 회로에 관한 것이다. 예를 들어, 하나의 실시예에서, 이러한 회로는 예를 들어, 배터리 공급 전력 관리를 포함하는 전력 공급 전력 관리를 위한 나노-전력 전압저하 검출기(BOD)를 가리킬 수 있다. 이러한 회로는 실질상 작은 면적을 갖고 종래의 방식 보다 상당히 보다 낮은 전력을 소비하는 나노 전력 BOD 회로를 제공할 수 있다. 또한, 이러한 회로는 예를 들어, 배터리 전력 공급 레벨을 포함하는 전력 공급 레벨을 감시하고 검출하도록 구성된 메모리 제어기 유닛(MCU)의 온칩 전력 감시 시스템에 관한 것일 수 있다. 예를 들어, 전력 공급 레벨이 사전결정된 불충분한 값으로 떨어질 때, BOD 회로는 전력 공급 레벨이 위험하게 낮게 떨어지는 것을 컴퓨팅 장치 또는 시스템에 통지하기 위해 에러 신호를 발생시키도록 구성될 수 있다. 그래서, 이러한 전압저하 검출기(BOD) 회로는 고도 집적된 컴퓨팅 시스템, 예를 들어, 마이크로컨트롤러를 위한 핵심 부품일 수 있다. 또한, 이러한 조기 경고 에러 신호를 수신함으로써, 컴퓨팅 장치 또는 시스템은 메모리 및 프로그램 동작의 전류 상태(예를 들어, 명령 파이프라인, 스택-포인터등)를 저장하기 시작하거나 예를 들어, 펌웨어 업데이트와 같은 일부 동작의 작동불능을 시작할 수 있다. 때로, 낮은 전력 공급 레벨의 시간 동안 전력 공급 레벨을 감시하는 BOD 회로 없이, MCU는 무작위 값을 레지스터 및 메모리에 기록하기 시작하여 메모리 값 및 프로그램 실행의 오류를 일으킬 수 있다.
여기에 기술된 전압저하 검출기(BOD) 회로의 다양한 실시예를 이제 도 2 내지 도 3을 참조하여 보다 상세하게 설명할 것이다.
도 2는 여기에 기술된 다양한 실시예에 따른 전압저하 검출기(BOD) 회로(200)의 블록도이다. BOD 회로(200)는 다수의 스테이지를 갖는 집적 회로로서 구현될 수 있고 BOD 회로로 부를 수 있다. 일부 실시예에서, 이러한 다수의 스테이지는 상호의존적인 관계를 갖는 다수의 하위 분할된 회로부로 부를 수 있다.
이러한 회로(200)는 공급 전압, 입력 전압, 또는 입력 신호로 부를 수 있는 입력 전압 VDD를 제공하도록 구성된 제1 버스(202)를 포함할 수 있다. 제1 버스(202)는 예를 들어, 배터리 전력원과 같은 입력 전압원으로부터 BOD 회로로 전력(즉, 입력 전압 VDD)을 공급하기 위한 제1 전압 레일로서 부를 수 있다. 이러한 회로(200)는 접지 전압 GND 또는 VSS를 제공하도록 구성된 제2 버스(204)를 포함할 수 있다. 제2 버스(204)는 접지 전압 GND 또는 VSS를 BOD 회로에 제공하기 위한 제2 전압 레일로 부를 수 있다.
이러한 회로(200)는 파워 게이팅 엘리먼트로서 사용되기 위한 스위치 S1으로서 작동하도록 구성된 전기 스위칭 메커니즘을 포함할 수 있다. 일부 예에서, 이러한 스위치 S1은 스위치 S1이 활성화될 때 회로(200)에 입력 전압 VDD를 제공하도록 구성될 수 있고, 스위치 S1은 스위치 S1이 비활성화될 때 회로(200)로부터 입력 전압 VDD를 주지 않도록 구성될 수 있다. 또한, 일부 예에서, 스위치 S1은 스위치 S1이 일정 기간 동안 교대로 활성화 및 비활성화를 나타내어 순환될 때 듀티 사이클 입력 전압 VDD를 회로(200)에 제공하도록 구성될 수 있다. 일부 다른 예에서, 스위치 S1은 제1 버스(202)의 일부일 수 있는 가상 전압 레일 또는 버스(206)를 통해 가상 입력 전압 Vvdd를 회로(200)에 제공하는 기능을 할 수 있다.
BOD 회로(200)는 제1 스테이지(210), 제2 스테이지(220), 및 제3 스테이지(230)를 포함할 수 있다. 제1 스테이지(210)는 공급 전압 VDD(또는 Vvdd)에 접속하기 위한 제1 버스(202)와 접지 전압 VSS에 접속하기 위한 제2 버스(204) 사이에 삽입된 바이어스 발생(biasGEN) 스테이지로 부를 수 있다. 제1 스테이지(210)는 제2 스테이지(220)에 트리거링 전압(vnp)을 제공하도록 구성될 수 있다. 예를 들어, 제1 스테이지(210)는 입력 전압 VDD가 희망의 타겟 트립 전압 이하의 레벨로 떨어질 때 BOD 회로(200)가 에러 신호(232)를 발생시키기 위해 트리거링 전압(vnp)을 제공하도록 구성될 수 있다. 일부 실시예에서, 이러한 희망의 트립 전압은 에러 신호가 발생되기 전으로 입력 전압 VDD가 떨어질 수 있도록 하는 전압을 가리킬 수 있다. 일부 예에서, 이러한 희망의 트립 전압은 vnp 보다 높을 수 있다. 일부 다른 예에서, 이러한 희망의 트립 전압은 항상 vnp 보다 높을 수 있다.
또한, 제1 스테이지(210)는 온도에 독립적인 트리거링 전압(vnp)을 제공하도록 구성될 수 있다. 또한, 일부 예에서, 제1 스테이지(210)는 온도에 독립적이고 제2 스테이지(212)에 전류원(212)으로서 복제될 수 있는 출력 기준 전류를 제공하도록 구성될 수 있다. 제1 스테이지(210)는 도 3을 참조하여 아래에 보다 상세하게 설명되어 있다.
제2 스테이지(220)는 공급 전압 VDD(또는 Vvdd)에 접속하기 위한 제1 버스(202)와 접지 전압 VSS에 접속하기 위한 제2 버스(204) 사이에 삽입된 단일단-차동 업컨버터(Se2Diff upConv) 스테이지로 부를 수 있다. 제2 스테이지(220)는 제2 스테이지(220)의 급전을 위해 일정한 초저 전류를 제공하도록 제1 스테이지(210)로부터의 온도 독립적인 전류를 사용하도록 구성될 수 있다. 일부 예에서, 이것은 BOD 회로(200)의 전류 소비량을 실질상 낮게 유지할 수 있다. 따라서, 일부 예에서, 제2 스테이지(220)는 도 3을 참조하여 도시되고 아래에 더 설명되는 바와 같이, 트랜지스터 M13, M16을 구동하도록 트랜지스터 M7, M10이 형성된 전류 미러를 통해 온도 독립적인 전압 및/또는 온도 독립적인 전류를 사용하도록 구성될 수 있다. 제2 스테이지(220)의 다양한 다른 요소 역시 도 3을 참조하여 아래에 설명되어 있다.
제3 스테이지(230)는 공급 전압 VDD(또는 Vvdd)에 접속하기 위한 제1 버스(202)와 접지 전압 VSS에 접속하기 위한 제2 버스(204) 사이에 삽입된 이득 스테이지로 부를 수 있다. 제3 스테이지(230)는 제2 스테이지(220)에 의해 발생된 차동 전압 신호를 완전한 레일-레일 전압 레벨로 증폭시키고 출력 신호를 용량성 부하로 구동시키도록 구성될 수 있다. 일부 예에서, 제3 스테이지(230) 없이, BOD 회로(200)는 레일-레일이 아닐 수 있는 디지털 부하로 구동하는 제2 스테이지(220)로부터의 출력으로 인해 보다 많은 전류를 사용할 수 있다. 제3 스테이지(230)는 도 3을 참조하여 아래에 더 설명되어 있다.
일부 실시예에서, 공급 전압 VDD는 대략 1.2V의 입력 전압을 제공하도록 구성될 수 있다. 다른 실시예에서, 공급 전압 VDD는 대략 1.0V 내지 3.3V의 범위에서 입력 전압을 제공하도록 구성될 수 있다. 여기에 기술된 바와 같이, 각각의 스테이지는 전압저하 검출을 실행하기 위해 함께 동작하도록 구성될 수 있는 하나 이상의 회로 요소를 사용하도록 구성될 수 있다. 다른 실시예에서, 공급 전압 VDD는 씨크 게이트(thick-gate) 트랜지스터를 사용할 때 최적 약 1.0 V일 수 있는데, 그 이유는 소스 전압 VDD가 예를 들어, 약 0.9V로 떨어질 때 이러한 회로가 기동하도록 구성될 수 있기 때문이다.
도 3은 여기에 기술된 다양한 실시예에 따른 BOD 회로(300)의 개략도이다. 도 3에 도시된 바와 같이, BOD 회로(300)는 다수의 스테이지를 갖는 집적 회로로서 구현될 수 있고 BOD 회로로 부를 수 있다. 또한, 이러한 다수의 스테이지는 상호의존적인 관계를 갖는 다수의 하부 분할된 회로부로서 부를 수 있다.
상술된 바와 같이, BOD 회로(300)는 예를 들어, 배터리 공급 전력 관리를 포함하는 전력 공급 관리를 위한 나노-전력 전압저하 검출기로서 구성될 수 있다. 또한, 일부 실시예에서, BOD 회로(300)를 갖는 셀의 레이아웃 크기는 작을 수 있고 ~975 sq.um의 면적을 차지할 수 있다.
BOD 회로(300)는 입력 공급 전압 VDD 또는 신호와 같은 제1 전압 공급 신호를 제공하도록 구성된 제1 버스(302)를 포함할 수 있다. 회로(300)는 접지 전압 VSS 또는 신호와 같은 제2 전압 공급 신호를 제공하도록 구성된 제2 버스(304)를 포함할 수 있다. 또한, 회로(300)는 제1 트랜지스터 M1의 게이트에 제공된 제1 인에이블 신호(enb1)를 통해 파워 게이팅 엘리먼트로서 사용되기 위한 스위치 S1으로서 작동하도록 구성된 제1 트랜지스터 M1을 포함할 수 있다. 제1 트랜지스터 M1은 BOD 회로(300)로의 입력 트랜지스터로 부를 수 있다. 스위치 S1은 도 2의 스위치 S1을 참조하여 기술된 것과 유사한 기능으로 구성될 수 있다. 예를 들어, 제1 트랜지스터 M1은 제1 트랜지스터 M1이 활성화될 때 제1 스테이지(310)에 입력 전압 VDD를 제공하기 위해 입력 트랜지스터로서 구성될 수 있고, 제1 트랜지스터 M1은 제1 트랜지스터 M1이 비활성화될 때 제1 스테이지(310)로부터의 입력 전압 VDD를 보류(또는 작동불능 또는 차단)하도록 구성될 수 있다.
일부 실시예에서, 제1 트랜지스터 M1는 (액티브 로우인) p형 금속산화물 반도체(PMOS) 트랜지스터를 포함하고, 제1 트랜지스터 M1이 임의의 기간 동안 활성화(온) 및 비활성화(오프)를 교대로 나타냄으로써 순환될 때 제1 스테이지(310)에 (파워 온 및 오프하는) 입력 전압 VDD의 듀티 사이클을 제공하도록 구성될 수 있다. 입력 트랜지스터 M1은 듀티 사이클링 또는 슬리프 모드(예를 들어, 전원 차단 모드)로 하기 위해 BOD 회로(300)를 파워 게이팅하도록 사용될 수 있다. 제1 트랜지스터 M1의 이러한 듀티 사이클링은 입력 전압 공급원으로부터 BOD 회로(300)에 의해 당겨진 전류를 감소시키는 기능을 할 수 있다. 또한, 도 3에 도시된 바와 같이, 제1 트랜지스터 M1은 그 게이트에서 제1 인에이블 신호(enb1)를 수신하도록 구성될 수 있다. 일부 예에서, 제1 트랜지스터 M1은 제1 버스(302)의 일부일 수 있는 가상 전압 레일 또는 버스(306)를 통해 가상 입력 전압 Vvdd를 BOD 회로(300)에 제공하도록 기능할 수 있다.
도 3에서, BOD 회로(300)는 제1 스테이지(310), 제2 스테이지(320), 및 제3 스테이지(330)를 포함할 수 있다. 일부 실시예에서, 제1 스테이지(310)는 바이어스 발생 스테이지로 부를 수 있다. 제1 스테이지(310)는 입력 전압 VDD를 수신하고 이러한 입력 전압 VDD와 관련되면서 온도에 거의 독립적인 제1 전압 또는 트리거링 전압(vnp)을 제공하도록 배열된 제1 복수의 트랜지스터 M2-M12 및 복수의 레지스터 R1-R2를 포함할 수 있다.
일부 실시예에서, 제1 스테이지(310)는 (예를 들어, ~1.2V 전압 공급 레일에 의해 구동되는) 입력 전압 VDD에 의해 구동되는 씨크 게이트 트랜지스터를 사용하여 임계값 아래에서 제1 복수의 트랜지스터 M2-M12를 바이어싱함으로써 논-파워 동작을 달성하도록 구성되는 바이어스 발생기로서 구성될 수 있다. 또한, 일부 예에서, 전류 소비량을 줄이기 위해, BOD 회로(300)는 BOD 회로(300)에서 누설 전류를 차단하기 위해 (씬 게이트(thin-gate) 코어 트랜지스터 대신에) 씨크 게이트 입출력(I/O) 트랜지스터를 사용할 수 있다. 씬 게이트 코어 트랜지스터가 사용될지라도, BOD 회로(300)는 보다 많은 공정 변화는 물론 보다 높은 누설 전류가 발생할 수 있다. 또한, 일부 예에서, 레지스터 R1-R2는 높은 면저항값(예를 들어, ~690 ohms/sq)을 갖는 언샐리사이디드(un-salicided) 폴리 레지스터를 포함할 수 있다. 다른 예에서, 레지스터 R1-R2는 제1 복수의 트랜지스터 M2-M12의 7번째 트랜지스터 M7 및 12번째 트랜지스터 M12의 임계 전압의 음의 온도 계수를 오프셋하도록 양의 온도 계수를 가질 수 있다. 그래서, 제1 스테이지(310)의 출력 전압(vnp)은 입력 전압 VDD 공급 전압의 함수이거나 적어도 관련되어 있으면서, 대략 온도에 독립적일 수 있다.
일부 실시예에서, 바이어스 발생기(즉, 제1 스테이지(310))에 의해 제공된 온도 독립적인 전압(vnp)은 다음과 같이 주어질 수 있다.
Vnp ~ Vthn + ( VDD - 2Vthn - Vd satp )·R2/R1
여기에서, Vthn은 씨크 게이트 n형 FET의 임계 전압이고 Vdsatp는 p형 FET의 포화 전압이다. 이러한 예에서, 제2 스테이지(320)를 위한 임계값 아래의 전류가 제1 스테이지(310)의 출력 전압 또는 트리거링 전압(vnp)으로부터 상향 변환을 실행하도록 구성될 수 있다.
도 3에 도시된 바와 같이, 제1 스테이지(310)의 제1 트랜지스터 M2-M12는 예를 들어, 전계효과 트랜지스터(FET)를 포함하는 하나 이상의 n형 금속산화물 반도체(NMOS) 트랜지스터 및/또는 하나 이상의 p형 금속산화물 반도체(PMOS) 트랜지스터를 포함할 수 있다. 제1 트랜지스터 M2-M12는 제2 트랜지스터 M2(PMOS), 제3 트랜지스터 M3(NMOS), 제4 트랜지스터 M4(NMOS), 제5 트랜지스터 M5(PMOS), 제6 트랜지스터 M6(PMOS), 제7 트랜지스터 M2(PMOS), 제8 트랜지스터 M8(NMOS), 제9 트랜지스터 M9(NMOS), 제10 트랜지스터 M10(PMOS), 제11 트랜지스터 M11(NMOS), 및 제12 트랜지스터 M12(NMOS)를 포함할 수 있다.
일부 실시예에서, 제1 스테이지(210)는 제1 전류(I1)를 제공하도록 배열된 레지스터 R1-R2의 제1 레지스터 R1 및 제1 트랜지스터 M2-M12의 제7 트랜지스터 M7을 갖는 제1 회로부를 포함할 수 있다. 제1 스테이지(310)는 제1 전류(I1)를 반사하는 제2 전류(I2)를 제공하도록 배열된 레지스터 R1-R2의 제2 레지스터 R2 및 제1 트랜지스터 M2-M12의 제12 트랜지스터 M12를 갖는 제2 회로부를 포함할 수 있다. 또한, 일부 예에서, 제1 및 제2 전류(I1, I2)의 임계 전압 편차는 입력 전압 VDD를 공급하는 제1 전압 레일 Vvdd와 제7 트랜지스터 M7 사이에 접속되어 있는 제1 레지스터 R1에 의해, 그리고, 접지 전압을 공급하는 제2 전압 레일 VSS와 제12 트랜지스터 M12 사이에 접속되어 있는 제2 레지스터 R2에 의해 상쇄될수 있다. 일부 예에서, 전류 미러(I1, I2)를 참조하여, 제1 스테이지(310)의 전류 미러의 2개의 지로의 전류(예를 들어, 제7 트랜지스터 M7를 관통하는 제1 전류 I1, 및 제10 트랜지스터 M10를 관통하는 제2 전류 I2)는 동일하거나 적어도 유사할 수 있는데, 예를 들어, I1(M7)≒I2(M10).
도 3에서, 제2 스테이지(320)는 차동 업컨버터 스테이지로 부를 수 있다. 일부 실시예에서, 제2 스테이지(320)는 단일단-차동 업컨버터 회로를 제공하도록 구성될 수 있다. 제2 스테이지(320)는 입력 전압 VDD를 수신하도록 배치된 제2 복수의 트랜지스터 M13-M18을 포함할 수 있다. 또한, 제2 복수의 트랜지스터 M13-M18은 제1 스테이지(310)로부터 제1 전압 또는 트리거링 전압(vnp)을 (게이트에서) 수신하도록 그리고 입력 전압 VDD가 낮아짐에 따라 제1 전압(vnp)을 상향 변환하도록 배열될 수 있다. 제2 스테이지(320)는 반대 변환을 따를 수 있고, 이러한 둘은 에러 신호(에러)를 발생시키기 위해 (고이득 출력 스테이지로 부를 수 있는) 제3 스테이지(330)를 구동하도록 사용될 수 있는 차동 출력 전압(Δv)을 함께 형성할 수 있다. 또한, 제2 스테이지(320)는 입력 전압 VDD의 차동전압(Δv)에 상응하는 제2 전압(vnm) 및 제1 전압(vnp)을 제공하도록 구성될 수 있다.
도 3에 도시된 바와 같이, 제2 스테이지(320)의 제2 트랜지스터 M13-M18는 예를 들어, FET를 포함하는 하나 이상의 NMOS 트랜지스터 및/또는 하나 이상의 PMOS 트랜지스터를 포함할 수 있다. 제2 트랜지스터 M13-M18는 제13 트랜지스터 M13(PMOS), 제14 트랜지스터 M14(PMOS), 제15 트랜지스터 M15(NMOS), 제16 트랜지스터 M16(PMOS), 제17 트랜지스터 M17(PMOS), 및 제18 트랜지스터 M18(NMOS)를 포함할 수 있다.
일부 실시예에서, 제2 스테이지(320)는 제3 스테이지(330)를 구동하고 에러 신호(에러)에 상응하는 고이득 출력 전압을 제공하도록 사용될 수 있는, 차동 전압(Δv)에 상응하는 상향 변환된 제1 전압(vnm) 및 입력 전압 VDD의 조합으로서 제2 전압(vnm)을 제공하도록 구성될 수 있다. 도 3에서, 제14 트랜지스터 M14는 업컨버터(314)로서 구성되고 사용될 수 있다. 예를 들어, 여기에 기술된 바와 같이, 제1 스테이지(310)의 출력 전압(vnp)은 입력 전압 VDD 공급이 낮아짐에 따라 제14 트랜지스터 M14를 통해 상향 변환될 수 있다(314).
일부 실시예에서, 제13 트랜지스터 M13 및 제16 트랜지스터 M16를 통해 전류원(312)이 제공될 수 있다. 또한, 전류원(312)은 도 2의 전류원(212)에 상응할 수 있다. 위에서 설명된 바와 같이, 제1 스테이지(310)는 입력 전압 VDD(또는 Vvdd)가 트리거링 전압(vnp) 이하의 레벨로 떨어질 때 BOD 회로(300)가 에러 신호(에러)를 발생하기 위해 트리거링 전압(vnp)을 제공하도록 구성될 수 있다. 제1 트랜지스터 M2-M12의 배열로 인해, 트리거링 전압(vnp)은 거의 온도에 독립적이다. 제1 스테이지(310)는 온도에 거의 독립적이고 전류원(312)과 함께 구현될 때 제2 스테이지(320)에 결합될 수 있는 출력 기준 전류를 제공하도록 구성될 수 있다. 제2 스테이지(320)는 BOD 회로(300)의 전류 소비량을 거의 낮게 유지하도록, 제2 스테이지(320)에 전력을 공급하기 위해 일정한 초저 전류를 제공하도록 제1 스테이지(310)로부터 온도 독립적인 전류를 사용하는 단일단-차동 업컨버터로서 구성될 수 있다. 이러한 예에서, 제2 스테이지(320)는 트랜지스터 M13, M16를 구동하도록 트랜지스터 M7, M10에 의해 구현된 전류 미러를 통해 온도 독립적인 전압(vnp) 및 온도 독립적인 전류를 사용하도록 구성될 수 있다.
도 3에서, 제3 스테이지(330)는 이득 스테이지로 부를 수 있거나, 일부 예에서, 고이득 스테이지로 부를 수 있다. 예를 들어, 제3 스테이지(330)는 레일-레일을 스윙하는 고이득 구동기로서 구성될 수 있고 DC 전류를 소비하지 않거나 오직 낮은 양의 DC 전류를 소비할 수 있다. 따라서, 제3 스테이지(330)는 완전한 레일 입력 전압 VDD 공급부에서 (예를 들어, 대략 상한이거나 적어도 가까운) ~275nA 만을 소비할 수 있는 나노-파워 BOD 회로(300)를 달성하는 기능을 제공할 수 있다. 그래서, 일부 예에서, DC 전류는 사전결정된 트립 전압 위일 수 있는 VDD=1.0V에서 ~30nA 아래로 기하급수적으로 떨어질 수 있다. 예를 들어, 대략 0℃로부터 100℃까지의 온도 범위에서, BOD 트립-포인트는 실온에서 ~0.9V일 수 있고, 이러한 예에서, 입력 전원으로부터의 상한 DC 전류 인출량은 ~1.2V에서 단지 ~25nA일 수 있다.
일부 실시예에서, 제3 스테이지(230)는 제2 전압(vnm)을 수신하고 에러 신호(에러)에 상응하는 고이득 출력 전압을 제공하도록 배치된 제3 복수의 트랜지스터를 포함할 수 있다. 위에서 설명된 바와 같이, 제3 스테이지(330)는 제2 스테이지(320)에 의해 발생된 차동 전압 신호(Δv)를 증폭시키고 출력 신호(에러)를 용량성 부하로 구동하도록 구성되고 사용될 수 있다. 제3 스테이지(330) 없이, BOD 회로(300)는 레일-레일이 아닐 수 있는 디지털 부하로 구동하는 제2 스테이지(320)로부터의 출력 전압(vnp)으로 인해 보다 많은 전류를 사용할 수 있다. 또한, 일부 실시예에서, 제3 스테이지(330)는 파워 다운 트랜지스터로 부를 수 있는 출력 트랜지스터 M23을 포함할 수 있다. 예를 들어, 출력 트랜지스터 M23은 제2 인에이블 신호(enb2)를 수신하도록 구성된 (액티브 하이인) NMOS 트랜지스터를 포함할 수 있다. 이러한 배치에서, 출력 트랜지스터 M23은 BOD 회로(300)가 활성화될 때(온) 비활성화될 수 있다(오프). 일부 예에서, 출력 트랜지스터 M23은 BOD 회로(300)의 출력이 낮아질 때 그리고 제1 인에이블 신호(enb1)가 강제로 하이, 예를 들어, 논리값 1일 때 출력 신호(에러)가 부동하지 않도록 보장하기 위해 사용될 수 있다. 일부 실시예에서, 제1 인에이블 신호(enb1) 및 제2 인에이블 신호(enb2)는 동일한 인에이블 신호(enb)일 수 있는데, 그 이유는 PMOS 트랜지스터(M1) 및 NMOS 트랜지스터(M23)로 가기 때문이다. 그래서, 일부 실시예에서, enb=0일 때, M1은 ON이지만, M23가 OFF이고, enb=1일 때, M1은 OFF이고 M23은 ON이다.
도 3에 도시된 바와 같이, 제3 스테이지(330)의 제3 트랜지스터 M19-M23은 예를 들어, FET를 포함하는 하나 이상의 NMOS 트랜지스터 및/또는 하나 이상의 PMOS 트랜지스터를 포함할 수 있다. 제3 트랜지스터 M19-M23은 19번째 트랜지스터 M19(PMOS), 20번째 트랜지스터 M20(PMOS), 21번째 트랜지스터 M21(NMOS), 22번째 트랜지스터 M22(NMOS), 23번째 트랜지스터 M23(NMOS)를 포함할 수 있다. 여기에 기술된 바와 같이, 23번째 트랜지스터 M23은 파워 다운 트랜지스터로 부를 수 있는 출력 트랜지스터로서 구현될 수 있다.
일부 실시예에서, 여기에 기술된 바와 같이, 공급 전압 VDD는 대략 1.2 V의 입력 전압을 제공하도록 구성될 수 있다. 다른 실시예에서, 공급 전압 VDD는 대략 1.0V 내지 3.3V의 범위의 입력 전압을 제공하도록 구성될 수 있다. 또한, 다양한 실시예에서, BOD 회로(300)의 각각의 스테이지(310, 320, 330)는 여기에 기술된 방식으로, 전압 저하 검출을 실행하기 위해 함께 동작하도록 구성될 수 있는 하나 이상의 회로 요소를 사용하도록 구성될 수 있다. 위에서 기술된 바와 같이, 일부 실시예에서, 공급 전압 VDD는 씨크 게이트 트랜지스터를 사용할 때 최소 약 1.0V일 수 있는데, 그 이유는 이러한 회로가, 공급 전압 VDD가 예를 들어, 약 0.9V로 떨어질 때 기동하도록 구성될 수 있기 때문이다.
시스템 고려사항과 관련하여, 여기에 기술된 바와 같이, BOD 회로(300)에서 인에이블 신호(enb1, enb2)를 구현함으로써, 에너지 소비량이 감소될 수 있도록 듀티 사이클링이 가능하다. 사용된 에너지 소스/저장부(예를 들어, 코인 셀, 수퍼-캡, 다이렉트 솔라 셀등)에 따라, 출력 전압의 변화율은 상대적으로 알 수 있다. 예를 들어, ~3V에서 리튬 코일 셀은 저전력 유지 모드로부터 상승할 때, 또는 특정 주기에(예를 들어, 매 시간)만 BOD 체킹을 사용할 수 있다. 일부 예에서, 항시-온 체킹 모드에서, 예를 들어, 마이크로초 분해능에 대해, BOD 체킹을 실행하는 것은 바람직하지 않다. 때로, 다이렉트 솔라 셀 소스는 신속히 바뀔 수 있는 입사광에 반응함에 따라 보다 빈번한 BOD 체킹을 사용할 수 있다. 이러한 듀티 사이클링 특징은 심지어 ~275nW가 상당한 오버헤드인 저전압 적용에 유용할 수 있다. 일부 상황에서, 전원(예를 들어, 배터리)에 여전히 일부 유용한 에너지가 있을 지라도, 일부 디바이스가 BOD 회로에 의해 작동불능이 될 수 있으므로, 트립 전압을 추가하는 것은 일부 비용(예를 들어, 에너지 비용)을 발생시킬 수 있다. 고정 마진(static margin)을 피하기 위해, 검사 후에 퓨즈 또는 비휘발성 메모리(NVM)에서 사용될 수 있는 바이어스 레지스터를 조정함으로써, 또는 온-칩 프로세스 모니터를 자동으로 사용함으로써 튜닝될 수 있다.
본원의 특징에 따라, 여기에 기술된 BOD 회로는 다음의 장점중 하나 이상 또는 모두를 제공할 수 있다. 듀티 사이클링을 위해 파워 게이팅을 사용함으로써 고정 전력 손실을 줄일 수 있다. 임계값 아래 동작에 의해 나노 암페어 범위의 초저 전력이 가능할 수 있다. 추가된 온도 보상에 의해 온도에 대한 편차가 감소될 수 있다. 하나 이상 또는 모든 트랜지스터는 공정 변화의 감소를 돕도록 씨크 게이트일 수 있다. 레지스터 R1 및 R2를 사용함으로써 VDD 및 GND로부터의 노이즈를 차단할 수 있다. BOD 회로의 작은 풋프린트는 실리콘 에어리어에 저장될 수 있다. 또한, BOD 회로는 예를 들어, 입력 전압 VDD의 상승 또는 하강 동안 각각, 파워업 및 파워다운 모두에 대해 에러 신호를 생성할 수 있다.
다양한 집적 회로의 실시예가 여기에 기술되어 있다. 하나의 실시예에서, 이러한 집적 회로는 입력 전압을 수신하고 이러한 입력 전압과 관련되어 있는 동안 온도에 거의 독립적인 제1 전압을 제공하도록 배치된 제1 트랜지스터 및 레지스터를 갖는 제1 스테이지를 포함할 수 있다. 이러한 집적 회로는 이러한 입력 전압을 수신하고 제1 스테이지로부터 제1 전압을 수신하고 이러한 입력 전압이 낮아짐에 따라 제1 전압을 상향 변환하도록 배치된 제2 트랜지스터를 갖는 제2 스테이지를 포함할 수 있다. 제2 스테이지는 이러한 입력 전압과 제1 전압의 차동 전압에 상응하는 제2 전압을 제공하도록 구성될 수 있다. 이러한 집적 회로는 제2 전압을 수신하고 에러 신호에 상응하는 고이득 출력 전압을 제공하도록 배치된 제3 트랜지스터를 갖는 제3 스테이지를 포함할 수 있다.
다양한 전압저하 검출기의 실시예가 여기에 기술되어 있다. 하나의 실시예에서, 전압저하 검출기는 입력 전압을 수신하도록, 그리고 온도에 거의 독립적인 내부 전압을 제공할 수 있도록 구성된 바이어스 발생기 회로를 포함할 수 있다. 이러한 전압저하 검출기는 이러한 입력 전압을 수신하고, 제1 스테이지로부터 내부 전압을 수신하고, 이러한 입력 전압이 낮아짐에 따라 내부 전압을 상향 변환시키고, 입력 전압과 내부 전압의 차이에 상응하는 차동 전압을 제공하도록 구성된 차동 업컨버터 회로를 포함할 수 있다. 이러한 전압저하 검출기는 이러한 차동 전압을 수신하도록, 그리고 에러 신호에 상응하는 고이득 출력 전압을 제공하도록 구성된 이득 회로를 포함할 수 있다.
다양한 전압저하 검출기의 실시예가 여기에 기술되어 있다. 하나의 실시예에서, 전압저하 검출기는 입력 전압을 수신하도록 그리고 온도에 거의 독립적인 내부 전압을 제공하도록 배치된 제1 트랜지스터 및 제1 레지스터를 포함할 수 있다. 이러한 전압저하 검출기는 입력 전압을 수신하고, 내부 전압을 수신하고, 이러한 내부 전압이 낮아짐에 따라 내부 전압을 상향 변환시키도록 배치된 제2 트랜지스터를 포함할 수 있다. 이러한 제2 트랜지스터는 입력 전압과 내부 전압의 차이에 상응하는 차동 전압을 제공하도록 구성될 수 있다. 이러한 전압저하 검출기는 이러한 차동 전압을 수신하도록 그리고 에러 신호에 상응하는 고이득 출력 전압을 제공하도록 배치된 제3 트랜지스터를 포함할 수 있다.
여기에 제공된 설명은 특정 실시예에 관한 것이다. 여기에 제공된 설명은 청구범위에 의해 여기에 규정된 임의의 주제를 당업자가 만들고 사용할 수 있도록 할 목적으로 제공되어 있다는 것을 이해해야 한다.
청구범위의 주제는 여기에 제공된 실시예 및 설명에 제한되지 않고 청구범위에 따른 실시예의 일부 및 상이한 실시예의 요소의 조합을 포함하는 수정된 형태의 실시예를 포함한다는 것을 이해해야 한다. 이러한 임의의 실시예의 개발에서, 임의의 공학 또는 설계 프로젝트에서와 같이, 다수의 실시 특정 판단이 실시예마다 다를 수 있는, 시스템 관련 및 사업 관련 제한을 따르는 것과 같은 개발자의 특정 목표를 달성하도록 이루어질 수 있다는 것을 이해해야 한다. 또한, 이러한 개발 노력은 복잡하고 시간이 많이 소요되지만, 이러한 개시를 통해 이익을 취하는 당업자를 위한 설계 및 제조에서 일상적인 일이라는 것을 이해해야 한다.
첨부된 도면에서 설명된 다양한 실시예에 대해 상세하게 설명하였다. 다음의 상세한 설명에서, 다수의 특정 상세가 여기에 제공된 개시의 완전한 이해를 위해 제공되어 있다. 그러나, 여기에 기술된 개시는 이러한 특정 세부사항 없이 실시될 수 있다. 일부 다른 예에서, 주지된 방법, 프로시져, 요소, 회로 및 네트워크는 실시예의 세부사항을 불필요하게 흐리지 않도록 상세히 설명되지 않았다.
또한, 용어 제1, 제2등이 다양한 실시 요소를 설명하기 위해 여기에 사용되지만, 이러한 요소는 이러한 용어에 제한되지 않는다는 것을 이해해야 한다. 이러한 용어는 단지 하나의 요소를 다른 요소와 구별하기 위한 것이다. 예를 들어, 제1 요소는 제2 요소로 부를 수도 있고, 마찬가지로, 제2 요소는 제1 요소로도 부를 수 있다. 제1 요소 및 제2 요소는 모두 각각 요소이지만, 동일한 요소는 아니다.
여기에 제공된 설명에서 사용된 용어는 특정 실시예를 설명하기 위한 것이고 여기에 제공된 것을 제한하기 위한 것은 아니다. 여기에 제공된 상세한 설명 및 첨부된 청구범위에 사용된 바와 같이, 단수 형태는 문맥상 분명히 지시하지 않으면 복수의 형태 역시 포함하고 있다. 여기에 사용된 용어 "및/또는"는 하나 이상의 연관된 아이템의 어느 하나 및 모든 가능한 조합을 가리키고 포함하고 있다. 용어 "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"은 본 명세서에서 사용될 때, 기술된 특징, 정수, 단계, 동작, 요소 및/또는 구성요소의 존재를 특정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성요소 및/또는 그 그룹의 존재 또는 추가를 제외하지 않는다.
여기에 사용된 바와 같이, 용어 "한다면"은 문맥에 따라, "할 때" 또는 "결정에 응답하여" 또는 "검출에 응답하여"를 의미하는 것으로 해석할 수 있다. 마찬가지로, 구 "결정된다면" 또는 "[언급된 상태 또는 이벤트]가 검출된다면"은 문맥에 따라, "결정시에" 또는 "결정에 응답하여" 또는 "[언급된 상태 또는 이벤트] 검출시에' 또는 "[언급된 상태 또는 이벤트]의 검출에 응답하여"를 의미하는 것으로 해석할 수 있다. 용어 "위" 및 "아래"; "상위" 및 "하위"; "상방으로" 및 "하방으로"; "아래에" 및 "위에"; 주어진 포인트 또는 요소 위 또는 아래의 상대적 위치를 나타내는 다른 유사한 용어가 여기에 기술된 다앙한 기술의 일부 실시예와 함께 사용될 수 있다.
상기는 여기에 기술된 다양한 기술의 실시예에 관한 것이지만, 다음의 청구범위에 의해 결정될 수 있는 다른 그리고 추가 실시예가 본 발명에 따라 가능할 수 있다.
본 발명이 구조적 특징 및/또는 방법 동작에 특정된 언어로 기술되었지만, 첨부된 청구범위에 규정된 주제는 상술된 특정 특징 또는 동작에 반드시 제한되는 것은 아니다. 오히려, 상술된 특정 특징 및 동작은 청구범위를 구현하는 형태의 예로서 개시되어 있다.

Claims (20)

  1. 집적 회로에 있어서,
    입력 전압을 수신하도록 그리고 상기 입력 전압과 관련되어 있는 동안 온도에 거의 독립적인 제1 전압을 제공하도록 배치된 제1 트랜지스터 및 레지스터를 갖는 제1 스테이지;
    단일단-차동 업컨버터 회로를 제공하도록 구성되어 있고, 상기 제1 스테이지로부터 상기 입력 전압을 수신하고 상기 제1 전압을 수신하도록 그리고 상기 입력 전압이 낮아짐에 따라 상기 제1 전압을 상향 변환하도록 배치된 제2 트랜지스터를 갖는 제2 스테이지로서, 상기 입력 전압과 상기 제1 전압의 차동 전압에 상응하는 제2 전압을 제공하도록 구성된 제2 스테이지; 및
    상기 제2 전압을 수신하도록 그리고 에러 신호에 상응하는 고이득 출력 전압을 제공하도록 배치된 제3 트랜지스터를 갖는 제3 스테이지를 포함하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 파워 게이팅 소자로서 사용되기 위한 스위치로서 작동하도록 구성된 입력 트랜지스터를 더 포함하고, 상기 입력 트랜지스터는 상기 입력 트랜지스터가 활성화될 때 상기 입력 전압을 상기 제1 스테이지에 제공하도록 구성되어 있고, 상기 입력 트랜지스터는 상기 입력 트랜지스터가 비활성화될 때 상기 제1 스테이지로부터의 상기 입력 전압을 보류하도록 구성된 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 파워 게이팅 소자로서 사용되기 위한 스위치로서 작동하도록 구성된 입력 트랜지스터를 더 포함하고, 상기 입력 트랜지스터는 상기 입력 트랜지스터가 임의의 기간 동안 활성화 및 비활성화를 교대로 나타낼 때 상기 입력 전압의 듀티 사이클을 제1 스테이지에 제공하도록 구성된 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기 제1 스테이지는 상기 입력 전압에 의해 구동되는 씨크 게이트 트랜지스터를 사용하여 상기 제1 트랜지스터를 임계값 아래에서 바이어스하도록 구성된 바이어스 발생기를 포함하는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서, 상기 제1 스테이지의 레지스터는 높은 면저항값을 갖는 언샐리사이디드 폴리 레지스터를 포함하는 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서, 상기 제1 스테이지의 레지스터는 상기 제1 트랜지스터의 임계 전압의 음의 온도 계수를 오프셋하도록 양의 온도 계수를 포함하는 것을 특징으로 하는 집적 회로.
  7. 제1항에 있어서, 상기 제1 스테이지는,
    제1 전류를 제공하도록 배치된 상기 레지스터의 첫번째 레지스터 및 상기 제1 트랜지스터의 첫번째 트랜지스터; 및
    상기 제1 전류를 반영하는 제2 전류를 제공하도록 배치된 상기 레지스터의 두번째 레지스터 및 상기 제1 트랜지스터의 두번째 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서, 상기 제1 전류 및 제2 전류의 임계 전압 편차는 상기 입력 전압을 공급하는 제1 전압 레일과 첫번째 트랜지스터 사이에 접속되어 있는 첫번째 레지스터에 의해, 그리고, 접지 전압을 공급하는 제2 전압 레일과 두번째 트랜지스터 사이에 접속되어 있는 두번째 레지스터에 의해 상쇄되는 것을 특징으로 하는 집적 회로.
  9. 제1항에 있어서, 상기 제2 스테이지는 상기 제3 스테이지를 구동하고 상기 에러 신호에 상응하는 고이득 출력 전압을 제공하도록 사용되는 차동 전압에 상응하는 상향 변환된 제1 전압과 입력 전압의 결합으로서 제2 전압을 제공하는 것을 특징으로 하는 집적 회로.
  10. 제1항에 있어서, 상기 입력 전압은 1.2 볼트인 것을 특징으로 하는 집적 회로.
  11. 전압저하 검출기에 있어서,
    입력 전압을 수신하도록, 그리고, 온도에 거의 독립적인 내부 전압을 제공하도록 구성된 바이어스 발생기 회로;
    단일단-차동 업컨버터 회로를 제공하도록, 상기 입력 전압을 수신하도록, 상기 내부 전압을 상기 바이어스 발생기 회로로부터 수신하도록, 상기 입력 전압이 낮아짐에 따라 상기 내부 전압을 상향 변환하도록, 그리고, 상기 입력 전압과 상기 내부 전압의 차이에 상응하는 차동 전압을 제공하도록 구성된 차동 업컨버터 회로; 및
    상기 차동 전압을 수신하도록, 그리고, 에러 신호에 상응하는 고이득 출력 전압을 제공하도록 구성된 이득 회로를 포함하는 것을 특징으로 하는 전압저하 검출기.
  12. 제11항에 있어서, 파워 게이팅 소자로서 사용되기 위한 스위치로서 작동하도록 구성된 입력 트랜지스터를 더 포함하고, 상기 입력 트랜지스터는 상기 입력 트랜지스터가 임의의 기간 동안 활성화 및 비활성화를 교대로 나타날 때 상기 입력 전압의 듀티 사이클을 상기 바이어스 발생기 회로에 제공하도록 구성되어 있는 것을 특징으로 하는 전압저하 검출기.
  13. 제11항에 있어서, 상기 바이어스 발생기 회로는 다수의 트랜지스터를 포함하고, 상기 바이어스 발생기 회로는 상기 입력 전압에 의해 구동되는 씨크 게이트 트랜지스터를 사용하여 상기 다수의 트랜지스터를 임계값 아래에서 바이어스하도록 구성되어 있고, 상기 바이어스 발생기 회로는 상기 다수의 트랜지스터의 임계 전압의 음의 온도 계수를 오프셋하도록 양의 온도 계수를 제공하도록 구성된 다수의 레지스터를 포함하는 것을 특징으로 하는 전압저하 검출기.
  14. 제11항에 있어서, 상기 바이어스 발생기 회로는,
    제1 전류를 제공하도록 배치된 첫번째 레지스터 및 첫번째 트랜지스터; 및
    상기 제1 전류를 반영하는 제2 전류를 제공하도록 배치된 두번째 레지스터 및 두번째 트랜지스터를 포함하고,
    상기 제1 전류 및 제2 전류의 임계 전압 편차는 상기 입력 전압을 공급하는 제1 전압 레일과 첫번째 트랜지스터 사이에 접속되어 있는 첫번째 레지스터에 의해, 그리고, 접지 전압을 공급하는 제2 전압 레일과 두번째 트랜지스터 사이에 접속되어 있는 두번째 레지스터에 의해 상쇄되는 것을 특징으로 하는 전압저하 검출기.
  15. 제11항에 있어서, 상기 차동 업컨버터 회로는 단일단-차동 업컨버터 회로를 제공하도록 구성되어 있고, 상기 차동 업컨버터 회로는 상기 이득 회로를 구동하고 상기 에러 신호에 상응하는 고이득 출력 전압을 제공하도록 사용되는 차동 전압에 상응하는 상향 변환된 내부 전압과 입력 전압의 결합으로서 차동 전압을 제공하는 것을 특징으로 하는 전압저하 검출기.
  16. 전압저하 검출기에 있어서,
    입력 전압을 수신하도록 그리고 온도에 거의 독립적인 내부 전압을 제공하도록 배치된 제1 트랜지스터 및 제1 레지스터;
    상기 입력 전압을 수신하도록, 상기 내부 전압을 수신하도록, 그리고 상기 입력 전압이 낮아짐에 따라 상기 내부 전압을 상향 변환하도록, 단일단-차동 업컨버터로서 배치된 제2 트랜지스터로서, 상기 입력 전압과 상기 내부 전압의 차이에 상응하는 차동 전압을 제공하도록 구성된 제2 트랜지스터; 및
    상기 차동 전압을 수신하도록 그리고 에러 신호에 상응하는 고이득 출력 전압을 제공하도록 배치된 제3 트랜지스터를 포함하는 것을 특징으로 하는 전압저하 검출기.
  17. 제16항에 있어서, 파워 게이팅 소자로서 사용되기 위한 스위치로서 작동하도록 구성된 입력 트랜지스터를 더 포함하고, 상기 입력 트랜지스터는 상기 입력 트랜지스터가 임의의 기간 동안 활성화 및 비활성화를 교대로 나타낼 때 상기 입력 전압의 듀티 사이클을 제공하도록 구성된 것을 특징으로 하는 전압저하 검출기.
  18. 제16항에 있어서, 상기 제1 트랜지스터는 상기 입력 전압에 의해 구동되는 씨크 게이트 트랜지스터를 사용하여 임계값 아래에서 바이어스되고, 상기 제1 레지스터는 상기 제1 트랜지스터의 임계 전압의 음의 온도 계수를 오프셋하도록 양의 온도 계수를 제공하도록 배치된 것을 특징으로 하는 전압저하 검출기.
  19. 제16항에 있어서, 상기 제1 레지스터의 적어도 하나 및 상기 제1 트랜지스터의 적어도 하나는 제1 전류를 제공하도록 배치되어 있고, 상기 제1 레지스터의 적어도 하나의 다른 레지스터 및 상기 제1 트랜지스터의 적어도 하나의 다른 트랜지스터는 상기 제1 전류를 반영하는 제2 전류를 제공하도록 배치되어 있고, 상기 제1 전류 및 제2 전류의 임계 전압 편차는 상기 입력 전압을 공급하는 제1 전압 레일과 상기 제1 트랜지스터의 적어도 하나 사이에 접속되어 있는 상기 제1 레지스터의 적어도 하나에 의해, 그리고, 접지 전압을 공급하는 제2 전압 레일과 상기 제1 트랜지스터의 적어도 하나의 다른 트랜지스터 사이에 접속되어 있는 상기 제1 레지스터의 적어도 하나의 다른 레지스터에 의해 상쇄되는 것을 특징으로 하는 전압저하 검출기.
  20. 제16항에 있어서, 상기 제2 트랜지스터는 상기 제3 트랜지스터를 구동하고 상기 에러 신호에 상응하는 고이득 출력 전압을 제공하도록 사용되는 차동 전압에 상응하는 상향 변환된 내부 전압과 상기 입력 전압의 결합으로서 차동 전압을 제공하도록 구성된 것을 특징으로 하는 전압저하 검출기.
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