JP2013518412A - ブラウンアウト検出回路を有するデータ処理システム - Google Patents

Abstract

ブラウンアウト検出回路（１６）は、第１抵抗素子（３８）と、第１トランジスタ（４６）と、第２トランジスタ（５０）と、比較器（４０）とを備える。第１抵抗素子（３８）が、第１電源電圧端子および第２端子に接続される第１端子を有する。第１トランジスタ（４６）は、第１導電性タイプであり、第１抵抗素子（３８）の第２端子に接続される第１電流電極と、制御電極と、第２電流電極とを有する。第２トランジスタ（５０）は、第２導電性タイプであり、第１トランジスタ（４６）の第２電流電極に接続される第１電流電極と、制御電極と、第２電源電圧端子に接続される第２電流電極とを有する。比較器（４０）は、第１抵抗素子（３８）の第１端子に接続される第１入力端子と、第１抵抗素子（３８）の第２端子に接続される第２入力端子と、ブラウンアウト検出信号を供給するための出力端子とを有する。

Description

本発明は、概して電気回路に関するものであり、さらに詳しくは、ブラウンアウト(brown out)検出回路を有するデータ処理システムに関するものである。

いくつかのデータ処理システムが、低電力または待機モードを含み、ここで、特定時間の間、電力消費を低減するために、電力はシステムの大部分で落とされる。特定の重要なメモリ内容を保全するために、例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のようなシステムの小部分に電源電圧を維持することはしばしば望ましい。しかしながら、データ損失を防止するために、ＳＲＡＭは特定の最低データ保全電圧を必要とする。信頼性の高いデータ保全のために、低電力モードの間にＳＲＡＭに供給される電源電圧が低くなり過ぎることがある。また、電源電圧の降下が、いつでも起こり得、また様々な理由によるものである可能性がある。システムＳＲＡＭへの供給電圧が最低データ保全電圧以下に降下した場合、破損される可能性のあるデータについてシステムに通知することは重要である。

ブラウンアウト検出器は、電源電圧をモニタし、モニタされた電圧が所定電圧以下に降下した場合、警告を提供するために使用される。システムが補正動作を実行してもよい。現在のブラウンアウト検出器の正確度は比較的低く、よって、正しいシステム動作を保障するために、比較的高い電圧が必要となる。工程技術を改良することで、より低い電源電圧の使用が可能となるので、ブラウンアウト検出器の正確度がより重要となる。

よって、上述の問題を解決するブラウンアウト検出器が必要とされる。

一実施形態のデータ処理システムのブロック図である。 図１のメモリのＳＲＡＭセルの概略図である。 図１のデータ処理システムのブラウンアウト検出回路のより詳細な部分概略図および部分ブロック図である

本発明は例示により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。

ＳＲＡＭのようなメモリを有するデータ処理システムに使用されるブラウンアウト検出回路が提供される。ブラウンアウト検出回路は、基準回路、抵抗素子および比較器を含む。基準回路が、ＳＲＡＭセルに使用されるＰチャネルトランジスタと類似する１つまたは複数の特性を有するＰチャネルトランジスタを含む。基準回路も、ＳＲＡＭセルに使用されるＮチャネルトランジスタと類似する１つまたは複数の特性を有するＮチャネルトランジスタを含む。１つまたは複数の特性が、ＰチャネルおよびＮチャネルトランジスタの閾値電圧（Ｖ_Ｔ）を含んでもよい。基準回路において、ＰチャネルトランジスタおよびＮチャネルトランジスタは抵抗素子と直列に接続される。比較器が、抵抗素子の両端に接続される入力端子と、ブラウンアウト検出信号を供給するための出力端子とを含む。比較器が内蔵オフセットを含み得る。電源電圧が所定電圧レベル以下に降下した場合、ＮチャネルトランジスタおよびＰチャネルトランジスタの１つまたはその両方が実質的に非導通となり、抵抗素子を介した電圧の変化を比較器が検出して、電源電圧が、ＳＲＡＭセルに格納されるデータを破損される可能性のあるレベル以下に降下していることをデータ処理システムに通知するために、ブラウンアウト検出信号を供給する。

ＳＲＡＭセルのトランジスタの１つまたは複数の特性をモデルとする基準回路を含むことによって、ブラウンアウト検出回路がより正確に低電圧状態を検出することが可能となり、よって、正しいシステム動作のために、低減された電圧マージンが求められる。

１つの態様において、第１電源電圧端子に接続される第１端子と、第２端子とを有する第１抵抗素子、第１抵抗素子の第２端子に接続される第１電流電極と、制御電極と、第２電流電極とを有する第１導電性の第１トランジスタ、第１トランジスタの第２電流電極に接続される第１電流電極と、制御電極と、第２電源電圧端子に接続される第２電流電極とを有する第２トランジスタおよび、第１抵抗素子の第１端子に接続される第１入力端子と、第１抵抗素子の第２端子に接続される第２入力端子と、ブラウンアウト検出信号を供給するための出力端子とを有する比較器を備えるブラウンアウト検出回路が提供される。ブラウンアウト検出回路は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を備えるデータ処理システムの一部であってもよく、第１トランジスタが第１導電性タイプを有するＳＲＡＭセルのトランジスタの第１閾値電圧をモデルとしてもよく、第２トランジスタが第２導電性タイプを有するＳＲＡＭセルのトランジスタの第２閾値電圧をモデルとしてもよい。ブラウンアウト検出回路は、第１トランジスタと第２トランジスタとの間に接続される第２抵抗素子をさらに備えてもよい。ブラウンアウト検出回路は、比較器の出力端子に接続される入力端子と、出力端子とを有する駆動回路、および駆動回路の出力端子に接続される入力端子と、出力端子とを有するラッチをさらに備えてもよい。ブラウンアウト検出回路は、第２トランジスタの第２電流電極と第２電源電圧端子との間に接続される第２抵抗素子をさらに備えてもよい。比較器が、第１電源電圧端子に接続される第１電流電極と、互いに接続される制御電極及び第２電流電極とを有する第３トランジスタ、第３トランジスタの制御電極および第２電流電極の両方に接続される第１電流電極と、第１抵抗素子の第１端子に接続される制御電極と、第２電流電極とを有する第４トランジスタ、第１電源電圧端子に接続される第１電流電極と、第３トランジスタの制御電極および第２電流電極に接続される制御電極と、第２電流電極とを有する第５トランジスタ、および第５トランジスタの第２電流電極に接続される第１電流電極と、第１抵抗素子の第２端子に接続される制御電極と、第４トランジスタの第２電流電極に接続される第２電流電極とを有する第６トランジスタを備えてもよい。第４トランジスタの制御電極の幅長比は、第６トランジスタの制御電極の幅長比と異なり得る。ブラウンアウト検出回路は、複数のメモリセルを有するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に供給される電源電圧をモニタするために使用可能であり、ここで、第１トランジスタはＰチャネルトランジスタであり、第２トランジスタはＮチャネルトランジスタであり、第１トランジスタが複数のメモリセルの１つのセルのＰチャネルトランジスタの第１閾値電圧をモデルとし、第２トランジスタが複数のモデルセルの１つのセルのＮチャネルトランジスタの第２閾値電圧をモデルとする。第１抵抗素子はポリシリコン抵抗器として特徴付けられ得る。

別の態様において、プロセッサと、プロセッサに接続され、複数のメモリセルを備えるメモリであって、該複数のメモリセルの各々は第１電源電圧端子および第２電源電圧端子に接続され、データ記憶ノードに接続されるプルアップトランジスタおよびプルダウントランジスタを有するメモリと、ブラウンアウト検出回路とを備えるデータ処理システムが提供され、ブラウンアウト検出回路は、第１電源電圧端子に接続される第１端子と、第２端子とを有する第１抵抗素子、第１抵抗素子の第２端子に接続されるソースと、第２電源電圧端子に接続されるゲートと、ドレインとを有するＰチャネルトランジスタであって、メモリのメモリセルのプルアップトランジスタの特性をモデルとするためのものであるＰチャネルトランジスタ、Ｐチャネルトランジスタのドレインに接続されるドレインと、第１電源電圧端子に接続されるゲートと、第２電源電圧端子に接続されるソースとを有するＮチャネルトランジスタであって、メモリセルのプルダウントランジスタの特性をモデルとするためのものであるＮチャネルトランジスタ、第１抵抗素子の第１端子に接続される第１入力端子と、第１抵抗素子の第２端子に接続される第２入力端子と、第１および第２電源電圧端子に供給される電源電圧が所定電圧より低いという検出に応答してブラウンアウト検出信号を供給するための出力端子とを有する比較器を備える。ブラウンアウト検出回路が、ＰチャネルトランジスタとＮチャネルトランジスタとの間に接続される第２抵抗素子をさらに備えてもよい。ブラウンアウト検出回路が、Ｎチャネルトランジスタのソースと第２電源電圧端子との間に接続される第２抵抗素子をさらに備えてもよい。比較器が、第１電源電圧端子に接続される第１電流電極と、互いに接続される制御電極および第２電流電極とを有する第１トランジスタ、第１トランジスタの制御電極および第２電流電極の両方に接続される第１電流電極と、第１抵抗素子の第１端子に接続される制御電極と、第２電流電極とを有する第２トランジスタ、第１電源電圧端子に接続される第１電流電極と、第１トランジスタの制御電極および第２電流電極に接続される制御電極と、第２電流電極とを有する第３トランジスタ、および第３トランジスタの第２電流電極に接続される第１電流電極と、第１抵抗素子の第２端子に接続される制御電極と、第２トランジスタの第２電流電極に接続される第２電流電極とを有する第４トランジスタを備える。第２トランジスタの制御電極の幅長比は、第４トランジスタの制御電極の幅長比と異なり得る。ブラウンアウト検出信号はプロセッサに供給されてもよい。プルアップトランジスタの特性は、プルアップトランジスタの閾値電圧であってもよく、プルダウントランジスタの特性は、プルダウントランジスタの閾値電圧であってもよい。

別の態様において、プロセッサと、プロセッサに接続されるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）と、ブラウンアウト検出回路とを備えるデータ処理システムが提供され、ブラウンアウト検出回路は、第１電源電圧端子に接続される第１端子と、第２端子とを有する第１抵抗素子、第１抵抗素子の第２端子に接続されるソースと、第２電源電圧端子に接続されるゲートと、ドレインとを有するＰチャネルトランジスタであって、ＳＲＡＭのメモリセルのプルアップトランジスタの閾値電圧をモデルとするためのものであるＰチャネルトランジスタ、Ｐチャネルトランジスタのドレインに接続されるドレインと、第１電源電圧端子に接続されるゲートと、第２電源電圧端子に接続されるソースとを有するＮチャネルトランジスタであって、メモリセルのプルダウントランジスタの閾値電圧をモデルとするためのものであるＮチャネルトランジスタ、および第１抵抗素子の第１端子に接続される第１入力端子と、第１抵抗素子の第２端子に接続される第２入力端子と、ブラウンアウト検出信号を供給するための出力端子とを有する比較器を含む。ブラウンアウト検出回路が、ＰチャネルトランジスタとＮチャネルトランジスタとの間に接続される第２抵抗素子をさらに備えてもよい。ブラウン検出回路が、Ｎチャネルトランジスタのソースと第２電源電圧端子との間に接続される第２抵抗素子をさらに備えてもよい。ブラウンアウト検出号はプロセッサに供給されてもよい。

ここで使用されるものとして、用語「バス」は、１以上の各種の情報、例えばデータ、アドレス、制御又は状態を送信するために使用される複数の信号又は導線 を言及するものとして使用される。ここで説明される導線は、複数の導線、単方向の導線、又は双方句の導線として参照して図示又は説明される。しかしながら、異なる実施形態は導線の実施を変更してもよい。例えば、別々の単方向の導線が、双方向の導線に代えて使用されてもよく、逆もまた同様である。また、複数の導線が、多数の信号を連続的に送信したり、同時に多重送信したりする単一の導線で置き換えられても良い。同様に、多数の信号を送信する単一の導線が、これらの信号の部分集合を送信する各種の異なる導線に分割されてもよい。従って、信号を送信するための多数の選択肢が存在する。

「アサートする(assert)」や「セットする」及び「ネゲートする(negate)」（あるいは「ディアサートする(deassert)」や「クリアする」）という語は、本明細書において、それぞれ、信号、状態ビット、または同様の装置を論理的に真の状態または論理的に偽の状態にすることを言及する場合に用いられている。論理的に真の状態が論理レベル１の場合、論理的に偽の状態は論理レベルゼロである。また、論理的に真の状態が論理レベルゼロの場合、論理的に偽の状態は論理レベル１である。

本明細書記載された各信号は正論理または負論理として設計し得る。ここで、負論理は、信号名上に線（バー）を書くか、または名の後にアスタリスク（＊）を続けることにより指定される。負論理信号の場合、信号はアクティブローであり、論理的に真の状態は論理レベル０に相当する。正論理信号の場合、信号はアクティブハイであり、論理的に真の状態は論理レベル１に相当する。本明細書に記載された任意の信号は、負論理または正論理信号として設計することができる。従って、代替実施形態において、正論理信号として記載された信号は負論理信号として実行可能であり、負論理信号として記載された信号は正論理信号として実行可能である。

図１は、一実施形態のデータ処理システム１０のブロック図を示す。データ処理システム１０は、簡略されるデータ処理システムであり、プロセッサ１２、メモリ１４、およびブラウンアウト検出回路１６を含む。他の実施形態において、データ処理システム１０が、他の機能ブロックおよび追加的メモリを含んでもよい。一実施形態において、データ処理システムは、システム・オン・チップ（ＳｏＣ）として集積回路上に実装され得る。また、データ処理システム１０は、従来の金属酸化物半導体（ＣＭＯＳ）の製造工程または他の製造工程を用いて一体化されてもよい。プロセッサ１２は、例えば、マイクロプロセッサコア、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、などのいかなるデータプロセッサであってもよい。プロセッサ１２は、電源電圧を受ける「Ｖ_ＤＤ１」および「Ｖ_ＳＳ」とラベル付けらされた電源電圧端子に接続される。プロセッサ１２は、レジスタ１８を含む。レジスタ１８は、１つまたは複数のビットの情報を格納する一般的なレジスタである。プロセッサ１２は、図１では示されない追加のレジスタを有してもよい。

メモリ１４は、複数の導体によってプロセッサ１２と双方向的に接続される。複数の導体がシステムバスを備えてもよい。他の実施形態において、他の機能ブロックはバスに接続されてもよい。また、メモリ１４が、電源電圧を入力する「Ｖ_ＤＤ２」および「Ｖ_ＳＳ」とラベル付けされた電源電圧端子に接続される。メモリ１４が、プロセッサ１２によって使用されるデータおよび／または命令を格納する複数のメモリセルを含む。例えば、メモリ１４はキャッシュメモリである。メモリ１４も、クロス接続されるラッチを有するレジスタファイルであってよい。図示される実施形態において、メモリ１４はスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）である。

電源電圧端子Ｖ_ＤＤ１は第１電源電圧を入力するためのものであり、電源電圧端子Ｖ_ＤＤ２は第２電源電圧を入力するためのものである。電源電圧は、異なるまたは同一電圧であってもよい。一実施形態において、Ｖ_ＤＤ１およびＶ_ＤＤ２が正の１ボルトを入力してもよく、電源電圧端子Ｖ_ＳＳは接地（０ボルト）に接続される。また、電源電圧は独立して制御される。例えば、データ処理システム１０は、プロセッサ１２がデータを処理しない間、電力消費を低減するためのモードで動作する低電力又は待機モードを有する。低電力モードの間、電源電圧（Ｖ_ＤＤ１）はプロセッサ１２に供給されず、同時に、電源電圧（Ｖ_ＤＤ１）が復旧される時、プロセッサ１２によって使用されるメモリ１４に格納されるデータを保全するために、メモリ１４へ電源電圧（Ｖ_ＤＤ２）を維持する。例えば、一実施形態において、Ｖ_ＤＤ１およびＶ_ＤＤ２の両方が通常動作モードの間、正の１．０ボルトの電源電圧を入力する。低電力モードの間、Ｖ_ＤＤ１の電源電圧はゼロボルトに減少され、同時に、Ｖ_ＤＤ２は１ボルトに維持される。別の実施形態において、電力消費をさらに減少するために、低電力モードの間、電源電圧（Ｖ_ＤＤ２）は、０．５ボルト等のメモリ１４の最低データ保全電圧に低減される。また、低電力モードの間、電力消費をさらに減少するために、メモリ１４に接続される電源電圧端子Ｖ_ＳＳの電圧レベルは、接地よりわずかに増加されてもよい。

ブラウンアウト検出回路１６は、電源電圧端子Ｖ_ＤＤ２およびＶ_ＳＳに接続され、メモリ１４に供給される電源電圧をモニタするためのものある。ブラウンアウト検出回路１６は、プロセッサ１２のレジスタ１８に「ＢＯ＿ＤＥＴ」とラベル付けされたブラウンアウト検出信号を供給するように接続される。メモリ１４に供給される電源電圧が０．５ボルトのような所定の最低電圧より低く降下した場合、電源電圧がメモリ１４の特定の最低データ保全電圧より低く降下したことをプロセッサ１２に通知するために、ブラウンアウト検出信号ＢＯ＿ＤＥＴはアサートされる。例えば、メモリ１４の最低データ保全電圧は０．５ボルトである。電源電圧Ｖ_ＤＤ２の電圧レベルを正確に検出するために、ブラウンアウト検出回路１６が、メモリセルのトランジスタをモデルとするかまたは模擬するトランジスタを含む。すなわち、ブラウンアウト検出回路１６が、メモリ１４のメモリセルのトランジスタと実質的に同一またはある点で類似するトランジスタを有する基準回路を含む。一実施形態において、基準回路のトランジスタは、メモリセルのプルアップおよびプルダウントランジスタの閾値電圧をモデルとする。従って、ブラウンアウト検出回路１６により、メモリセルの工程および温度変化を追跡し、従来のブラウンアウト検出回路より低い検出マージンを得ることが可能となる。ブラウンアウト検出回路の１つの例示的実施形態は以下に説明される。

図２が、図１のメモリ１４の代表的なＳＲＡＭセル２０の概略図を示す。ＳＲＡＭセル２０はメモリ１４の複数のＳＲＡＭセルのうちの１つである。メモリ１４は、行および列に構成されるメモリセルのアレイを有する一般的なＳＲＡＭである。一行のメモリセルが、ワード線およびワード線に接続されるすべてのメモリセルを含む。一列のメモリセルが、ビット線またはビット線対と、ビット線またはビット線対に接続されるすべてのメモリセルとを含む。ＳＲＡＭセル２０は、「ＷＬ」のラベルと付けされたワード線および「ＢＬ」かつ「ＢＬ＊」とラベル付けされたビット線対に接続され、ここで、ビット線ＢＬ＊の論理状態はビット線ＢＬの論理状態の相補論理状態である。ＳＲＡＭセル２０は一般的な６個のトランジスタＳＲＡＭセルであり、プルアップＰチャネルトランジスタ２２および２６と、プルダウンＮチャネルトランジスタ２４および２８とを備えるクロス接続ラッチを備える。Ｐチャネルトランジスタ２２が、電源電圧端子Ｖ_ＤＤ２に接続される第１電流電極（ソース）と、記憶ノードＮ２に接続される制御電極（ゲート）と、記憶ノードＮ１に接続される第２電流電極（ドレイン）とを有する。Ｎチャネルトランジスタ２４が、記憶ノードＮ１に接続される第１電流電極（ドレイン）と、記憶ノードＮ２に接続される制御電極（ゲート）と、電源電圧端子Ｖ_ＳＳに接続される第２電流電極とを有する。Ｐチャネルトランジスタ２６がＶ_ＤＤ２に接続されるソースと、記憶ノードＮ１に接続されるゲートと、記憶ノードＮ２に接続されるドレインとを有する。Ｎチャネルトランジスタ２８が、記憶ノードＮ２に接続されるドレインと、記憶ノードＮ１に接続されるゲートと、Ｖ_ＳＳに接続されるソースとを有する。ＳＲＡＭセル２０を選択およびアクセスするために必要な回路が図面に示されないことを注意されたい。

ＳＲＡＭセル２０は、Ｎチャネルアクセストランジスタ３０および３２も含む。Ｎチャネルトランジスタ３０が、ビット線ＢＬ＊に接続される第１ソース／ドレイン端子と、ワード線ＷＬに接続されるゲートと、記憶ノードＮ１に接続される第２ソース／ドレイン端子とを有する。Ｎチャネルトランジスタ３２が、記憶ノードＮ２に接続される第１ソース／ドレイン端子と、ワード線ＷＬに接続されるゲートと、ビット線ＢＬに接続される第２ソース／ドレイン端子とを有する。

一般に、ＳＲＡＭセルは、双安定であり、２つの記憶ノードＮ１およびＮ２における差動電圧として論理状態を格納する。すなわち、記憶ノードＮ１が論理ローを格納した場合、記憶ノードＮ２が論理ハイを格納し、その逆の状態もある。例えば、記憶ノードＮ１はローであり、記憶ノードＮ２はハイである場合、プルアップトランジスタ２２はオフであり、プルダウントランジスタはオンであり、よって、ノードＮ１は約Ｖ_ＳＳに引き下げさられる。同様に、プルアップトランジスタ２６はオンであり、プルダウントランジスタ２８はオフである場合、ノードＮ２を約Ｖ_ＤＤ２に引き上げられる。トランジスタの相対的駆動強度およびそれらの閾値電圧により、ＳＲＡＭセル２０が論理状態を変化することの困難性の程度が決定される。格納される論理状態を信頼性の高い状態で維持するために、電源変動により格納された論理状態が不意に変化しないように、Ｖ_ＤＤ２における電源電圧は、最低データ保全電圧より高い電圧である必要がある。工程変化および温度は、ＳＲＡＭセルの最低データ保全電圧に影響を与える様々な要因の一つである。電源電圧が最低データ保全電圧より低く降下した場合、駆動強度および閾値電圧（Ｖ_Ｔ）における差により、論理状態が「フリップ」または変化することが可能となる。一般に、通常動作電圧は、最低データ保全電圧よりかなり高い。しかしながら、電源電圧が電力消費を低減するために低下した場合、ＳＲＡＭセルの格納された論理状態はより変化し易くなる。ブラウンアウト検出回路は、電源電圧が最低安全電圧レベルより低くまたは最低安全電圧レベルの近くに降下されることが原因でデータが破損される可能性があることＳＲＡＭを使用するシステムに警告するために使用される。ブラウンアウト検出回路の正確度により、低電力モードの間、電源電圧をどの程度減少させることができるかということに影響を与える。

図３は、一実施形態にしたがってデータ処理システム１０のブラウンアウト検出回路１６の部分概略および部分ブロック図を示す。ブラウンアウト検出回路１６が、基準回路３６、抵抗器３８、比較器４０、駆動回路４２およびラッチ４４を含む。抵抗器３８が、電源電圧端子Ｖ_ＤＤ２に接続される第１端子および第２端子を有する。図示される実施形態において、抵抗器３８は一般的なポリシリコン抵抗器として具体化される。他の実施形態において、抵抗器３８は別のタイプの受動または能動抵抗素子であってもよい。

基準回路３６が、Ｐチャネルトランジスタ４６、抵抗器４８、Ｎチャネルトランジスタ５０および抵抗器５２を含む。Ｐチャネルトランジスタ４６が、抵抗器３８の第２端子に接続される第１電流電極（ソース）と、Ｖ_ＳＳに接続される制御電極（ゲート）と、Ｖ_ＤＤ２に接続される基板端子とを有する。抵抗器４８が、Ｐチャネルトランジスタ４６のドレインに接続される第１端子と、第２端子とを有する。Ｎチャネルトランジスタ５０が、抵抗器４８の第２端子に接続される第１電流電極（ドレイン）と、Ｖ_ＤＤ２に接続される制御電極（ゲート）と、第２電流電極（ソース）と、Ｖ_ＳＳに接続される基板端子とを有する。抵抗器５２が、トランジスタ５０の第２電流電極に接続される第１端子と、Ｖ_ＳＳに接続される第２端子とを有する。抵抗器４８および５２は一般的なポリシリコン抵抗器であるが、別のタイプの受動または能動抵抗デバイスであってもよい。

通常、アナログおよび論理回路での使用のために設計されるトランジスタは、ＳＲＡＭセルに使用されるトランジスタと異なるように形成され、ＳＲＡＭおよび論理またはアナログ回路が同一集積回路の一部であっても、異なる特性を有する。図２のＰチャネルトランジスタ２２および２６のようなＳＲＡＭセルのＰチャネルプルアップトランジスタの１つまたは複数の特性をモデルとするために、Ｐチャネルトランジスタ４６が基準回路３６に備えられる。一実施形態において、Ｐチャネルトランジスタ４６は、アレイのプルアップトランジスタと実質的に同一であるようにＰチャネルトランジスタ４６はＳＲＡＭアレイの一部として形成される。別の実施形態において、ＰチャネルトランジスタはＳＲＡＭアレイの外部に実装され得るが、ＳＲＡＭセルのプルアップトランジスタの所定の特性をモデルとするように実装され得る。例えば、Ｐチャネルトランジスタ４６は、ＳＲＡＭセルのプルアップトランジスタと実質的に同様なＰチャネルＶ_Ｔを有し、かつ他の点では異なるように実装され得る。同様に、図２のＮチャネルトランジスタ２４および２８のようなＳＲＡＭセルのＮチャネルプルダウントランジスタの１つまたは複数の特性をモデルとするために、Ｎチャネルトランジスタ５０が基準回路３６に備えられる。Ｎチャネルトランジスタ５０はアレイのプルダウントランジスタと実質的に同一であるようにＮチャネルトランジスタ５０はＳＲＡＭアレイの一部として形成される。別の実施形態において、Ｎチャネルトランジスタ５０はＳＲＡＭアレイの外部に実装され得るが、ＳＲＡＭセルのプルダウントランジスタの所定の特性をモデルとするように実装され得る。例えば、Ｎチャネルトランジスタ５０は、ＳＲＡＭセルのプルダウントランジスタと実質的に同様なＮチャネルＶ_Ｔを有し、かつ他の点では異なるように実装され得る。

比較器４０が、Ｐチャネルトランジスタ５４および５６と、Ｎチャネルトランジスタ５８および６０と、抵抗器６２とを含む。Ｐチャネルトランジスタ５４が、Ｖ_ＤＤ２に接続される第１電流電極（ソース）と、互いに接続される制御電極（ゲート）および第２電流電極（ドレイン）とを有する。Ｐチャネルトランジスタ５６が、Ｖ_ＤＤ２に接続されるソースと、Ｐチャネルトランジスタ５４のゲートおよびドレインに接続されるゲートと、「Ｎ３」とラベル付けされた出力ノードに接続されるドレインとを有する。動作の間、電源電圧が所定の最低電圧より低いという検出に応答して出力ノードＮ３がブラウンアウト検出信号を供給する。Ｎチャネルトランジスタ５８が、Ｐチャネルトランジスタ５４のドレインに接続されるドレインと、抵抗器３８の第１端子に接続されるゲートと、ソースとを有する。Ｎチャネルトランジスタ６０が、Ｐチャネルトランジスタ５６のドレインに接続されるドレインと、抵抗器３８の第２端子に接続されるゲートと、Ｎチャネルトランジスタ５８のソースに接続されるソースとを有する。抵抗器６２が、Ｎチャネルトランジスタ５８および６０のソースに接続される第１端子と、Ｖ_ＳＳに接続される第２端子とを有する。抵抗器６２は、ポリシリコン抵抗器または他の能動または受動抵抗素子として実装され得る。一実施形態において、比較器４０はオフセットを有するように設計される。すなわち、トランジスタ６０は、トランジスタ５８の幅対長比（Ｗ／Ｌ）より大きな幅対長比を有するように形成される。

駆動回路４２が、Ｐチャネルトランジスタ６４およびＮチャネルトランジスタ６６を備える。Ｐチャネルトランジスタ６４が、Ｖ_ＤＤ２に接続されるソースと、Ｐチャネルトランジスタ５６のドレインに接続されるゲートと、ドレインとを有する。Ｎチャネルトランジスタ６６が、Ｐチャネルトランジスタ６４のドレインに接続されるドレインと、「Ｎ_ＢＩＡＳ」とラベル付けされたバイアス電圧を受けるゲートと、Ｖ_ＳＳに接続されるソースとを有する。駆動回路４２が、ノードＮ３にて供給されるブラウンアウト検出信号を増幅する。

ラッチ４４は駆動回路４２の出力の論理状態を格納する一般的なラッチである。ラッチ４４が、Ｐチャネルトランジスタ６４のドレインに接続される入力と、ブラウンアウト検出信号ＢＯ＿ＤＥＴを供給する出力とを有する。

低電源電圧を正確に検出するために、ブラウンアウト検出回路１６は、ＳＲＡＭセルのプルアップトランジスタおよびプルダウントランジスタのＶ_Ｔをモデルとするトランジスタ４６および５０をそれぞれ有する基準セル３６を備える。動作において、電源電圧Ｖ_ＤＤ２が通常動作電圧である場合、トランジスタ４６および５０の各々のゲートソース電圧（Ｖ_ＧＳ）はＶ_Ｔより高いので、トランジスタ４６および５０の各々は導通している。電流がデバイス３８、４６、４８、５０および５２を通して流れる。抵抗器３８は電流検出抵抗器として設けられる。トランジスタ６０が実質的に非導通であり、トランジスタ５８が導通となるように抵抗器３８を介した電圧降下が比較器４０の入力に供給される。ノードＮ３の電圧は約Ｖ_ＤＤ２に引き上げられる。トランジスタ６４は実質的に非導通であり、Ｎチャネル６６がラッチ４４の入力をローに引き下げ、ブラウンアウト検出信号ＢＯ＿ＤＥＴは論理ローにネゲートされる。

電源電圧Ｖ_ＤＤ２が減少し、トランジスタ４６および５０の１つまたは両方のゲートソース電圧（Ｖ_ＧＳ）がトランジスタ４６および５０の閾値電圧より低く減少した場合、トランジスタ４６および５０の１つまたは両方が非導通となる。トランジスタ４６および５０のＶ_ＴはＳＲＡＭセルのトランジスタのＶ_Ｔと実質的に同一または同様に設計されているので、ブラウンアウト検出回路１６は、アレイのＳＲＡＭセルが故障し始める電圧に非常に近くになってブラウンアウト検出信号ＢＯ＿ＤＥＴを供給する。トランジスタ４６および５０の１つまたは両方が非導通となった場合、デバイス３８、４６、４８、５０および５２を通して流れる電流が切断され、トランジスタ５８および６０がほぼ同一の電圧を受けるように抵抗器３８を介する電圧降下が減少する。トランジスタ６０はトランジスタ５８より大きい（より大きな幅長比）ので、トランジスタ６０はプルダウンノードＮ３を引き下げることが可能である。トランジスタ６４が導通となり、ラッチ４４の入力が引き上げられる。ブラウンアウト検出信号は論理ハイとしてアサートされ、上述したようにプロセッサ（図１）のレジスタ１８に供給される。

電源電圧がＳＲＡＭセルのプルアップ閾値電圧およびプルダウン閾値電圧より低く降下する前に、低電圧警告を提供することが望ましい。電源電圧がデータ破損を生じさせるに十分な低い電圧に降下する前にブラウンアウト検出信号が供給されるようにトランジスタ４６および５０の一つまたは両方を非導通にさせるような電圧レベルに増加するために、抵抗器５２が設けられている。別の実施形態において、抵抗器５２は基準回路４６から除いてもよい。トランジスタ４６および５０のターンオフ電圧を増加する別の方法は、基板端子電圧レベルを増加することによってトランジスタ４６および５０の閾値電圧を増加することである。図示される実施形態において、このことは、トランジスタ４６および５０の基板端子が接続される位置を変更することによって達成され得る。例えば、トランジスタ４６のＶ_Ｔは、第１端子の代わりに抵抗器３８の第２端子に基板端子を接続することによって変更され得る。同様に、トランジスタ５０のＶ_Ｔは、トランジスタ５０の基板端子を抵抗器５２の第１端子に接続することによって変更され得る。

電源電圧がトランジスタ４６および５０が導通するのに十分に高い場合、電流が基準回路３６を通して流れる。この電流の流れにより、ブラウンアウト検出回路１６を有する集積回路の電力消費が増加する。電流の流れを減少するために、抵抗器４８は電流リミッタとして設けられる。別の実施形態において、抵抗器４８は使用されない。

本発明は、特定の導電タイプまたは電位の極性に対して説明されてきたが、当業者は導電タイプ及び電位の極性を逆にし得ることを理解するであろう。例えば、別の実施形態では、抵抗器５２は比較器４０の入力のための検出抵抗器として使用されてもよく、比較器４０のトランジスタの導電性タイプは逆にしてもよい。

本発明を具体化する装置の大部分は、当業者には周知の電子部品及び回路からなるので、回路の詳細については、上記に説明したような必要と認識される程度以上には説明されていない。これは、本発明の基本的な概念の理解と認識のためであり、また、本発明の教示を不明瞭にしたり、注意をそらしたりしないようにするためである。

上記実施形態のいくつかは、異なる情報処理システムを用いて具体化し得る。例えば、図１及びそれについての説明は、例示の情報処理アーキテクチャを説明するが、この例示的なアーキテクチャは、本発明の種々の態様を説明する上で有用な参照を提供するために示されているに過ぎない。もちろん、アーキテクチャの詳細は説明のために単純化されており、これは、本発明に従って用いられ得る適切なアーキテクチャの多くの異なるタイプのうちの一つに過ぎない。当業者であれば、論理回路ブロック間の境界は、単に説明のためのものであり、代替実施形態においては、論理回路ブロックまたは回路要素を融合させることができ、種々の論理回路ブロック又は回路要素による機能を分解させることもできる。

本明細書に記載された回路は単に例示のためのものであり、実際に、同一機能を実行できる他の多くの回路が具体化され得る。抽象的であるが、しかし明確な意味において、同一機能を達成する部品の任意の組み合わせは有効に「関連付けられ」、所望の機能を達成する。従って、回路及び介在部品に関わらず、特定機能を達成するために組み合わせられた任意の２つの構成要素は互いに「関連付けられた」とみなされ得る。同様に、そのように「関連付けられた」任意の２つの構成要素は、所望の機能を達成するために互いに「動作可能に接続された」とみなし得る。

例えば、一実施形態において、システム１０の図示される素子は、単一集積回路または同一デバイス内に配置される回路である。代替的に、システム１０が、互いに相互接続された多数の個別集積回路または個別デバイスを含んでもよい。例えば、メモリ１４はプロセッサ１２と同じ集積回路または別の集積回路またはシステム１０の他の素子から分離された別の周辺装置またはスレーブ内に配置され得る。

さらに、当業者は、上述した動作の機能性の間の境界は、単なる例示であることを認識するであろう。複数の動作機能性は、単一の動作に結合され、及び／又は、単一の動作の機能性は、追加の動作に分配されうる。更に、別の実施形態では、特定の動作の複数の例を含み、動作の順序は種々の他の実施形態において、変更可能である。

前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に含まれるものとする。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要 素であると見なされるべきではない。

「接続された」という語は必ずしも直接的または間接的に、また機械的に結合する状態を意味するものではない。
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。

Claims (20)

1. ブラウンアウト検出回路であって、
   第１電源電圧端子に接続される第１端子および第２端子を有する第１抵抗素子と、
   前記第１抵抗素子の前記第２端子に接続される第１電流電極と、制御電極と、第２電流電極とを有する第１導電性タイプの第１トランジスタと、
   前記第１トランジスタの前記第２端子に接続される第１電流電極と、制御電極と、第２電源電圧端子に接続された第２電流電極とを有する第２導電性タイプの第２トランジスタと、
   前記第１抵抗素子の前記第１端子に接続される第１入力端子と、前記第１抵抗素子の第２端子に接続される第２入力端子と、ブラウンアウト検出信号を提供するための出力端子とを有する比較器と、
   を備える、ブラウンアウト検出回路。
2. 前記ブラウンアウト検出回路は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを備えるデータ処理システムの一部であり、前記第１トランジスタが、前記第１導電性タイプを有する前記ＳＲＡＭセルのトランジスタの第１閾値電圧をモデルとし、前記第２トランジスタが、前記第２導電性を有する前記ＳＲＡＭセルのトランジスタの第２閾値電圧をモデルとする、請求項１に記載のブラウンアウト検出回路。
3. 前記第１トランジスタと前記第２トランジスタとの間に接続される第２抵抗素子をさらに備える、請求項１に記載のブラウンアウト検出回路。
4. 前記比較器の前記出力端子に接続される入力端子と、出力端子とを有する駆動回路と、
   前記駆動回路の前記出力端子に接続される入力端子および出力端子を有するラッチと、
   をさらに備える、請求項１に記載のブラウンアウト検出回路。
5. 前記第２トランジスタの前記第２電流電極と前記第２電源電圧端子との間に接続される第２抵抗素子をさらに備える、請求項１に記載のブラウンアウト検出回路。
6. 前記比較器は、
   前記第１電源電圧端子に接続される第１電流電極と、互いに接続される制御電極および第２電流電極とを有する第３トランジスタと、
   前記第３トランジスタの前記制御電極と前記第２電流電極の両方に接続される第１電流電極と、前記第１抵抗素子の前記第１端子に接続される制御電極と、第２電流電極とを有する第４トランジスタと、
   前記第１電源電圧端子に接続される第１電流電極と、前記第３トランジスタの前記制御電極および前記第２電流電極に接続される制御電極と、第２電流電極とを有する第５トランジスタと、
   前記第５トランジスタの前記第２電流電極に接続される第１電流電極と、前記第１抵抗素子の前記第２端子に接続される制御電極と、前記第４トランジスタの前記第２電流電極に接続される第２電流電極とを有する第６トランジスタと、
   を含む、請求項１に記載のブラウンアウト検出回路。
7. 前記第４トランジスタの前記制御電極の幅長比は、前記第６トランジスタの前記制御電極の幅長比と異なる、請求項６に記載のブラウンアウト検出回路。
8. ブラウンアウト検出回路は、複数のメモリセルを有するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルに供給される電源電圧をモニタするためのものであり、前記第１トランジスタはＰチャネルトランジスタであり、前記第２トランジスタはＮチャネルトランジスタであり、前記第１トランジスタが前記複数のメモリセルの１つのセルのＰチャネルトランジスタの第１閾値電圧をモデルとし、前記第２トランジスタが前記複数のメモリセルの１つのセルのＮチャネルトランジスタの第２閾値電圧をモデルとする、請求項１に記載のブラウンアウト検出回路。
9. 前記第１抵抗素子はポリシリコン抵抗器であることを特徴とする、請求項１に記載のブラウンアウト検出回路。
10. データ処理システムであって、
    プロセッサと、
    前記プロセッサに接続され、複数のメモリセルを備えるメモリであって、前記複数のメモリセルの各々は第１電源電圧端子および第２電源電圧端子に接続され、各メモリセルがデータ記憶ノードに接続されるプルアップトランジスタおよびプルダウントランジスタを有する、メモリと、
    ブラウンアウト検出回路と、を備え、
    前記ブラウンアウト検出回路は、
    前記第１電源電圧端子に接続される第１端子と、第２端子とを有する第１抵抗素子と、
    前記第１抵抗素子の前記第２端子に接続されるソースと、前記第２電源電圧端子に接続されるゲートと、ドレインとを有するＰチャネルトランジスタであって、前記Ｐチャネルトランジスタは、前記メモリのメモリセルのプルアップトランジスタの特性をモデルとするものである、Ｐチャネルトランジスタと、
    前記Ｐチャネルトランジスタの前記ドレインに接続されるドレインと、前記第１電源電圧端子に接続されるゲートと、前記第２電源電圧端子に接続されるソースとを有するＮチャネルトランジスタであって、前記Ｎチャネルトランジスタは前記メモリセルのプルダウントランジスタの特性をモデルとするものである、Ｎチャネルトランジスタと、
    前記第１抵抗素子の前記第１端子に接続される第１入力端子と、前記第１抵抗素子の前記第２端子に接続される第２入力端子と、前記第１および第２電源電圧端子に供給される供給電圧が所定電圧より低いという検出に応答してブラウンアウト検出信号を供給するための出力端子とを有する比較器とを含む、データ処理システム。
11. 前記ブラウンアウト検出回路が、前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの間に接続される第２抵抗素子をさらに備える、請求項１０に記載のデータ処理システム。
12. 前記ブラウンアウト検出回路が、前記Ｎチャネルトランジスタの前記ソースと前記第２電源電圧端子との間に接続される第２抵抗素子をさらに備える、請求項１０に記載のデータ処理システム。
13. 前記比較器は、
    前記第１電源電圧端子に接続される第１電流電極と、互いに接続される制御電極および第２電流電極とを有する第１トランジスタと、
    前記第１トランジスタの前記制御電極および前記第２電流電極の両方に接続される第１電流電極と、前記第１抵抗素子の前記第１端子に接続される制御電極と、第２電流電極とを有する第２トランジスタと、
    前記第１電源電圧端子に接続される第１電流電極と、前記第１トランジスタの前記制御電極および前記第２電流電極に接続される制御電極と、第２電流電極とを有する第３トランジスタと、
    前記第３トランジスタの前記第２電流電極に接続される第１電流電極と、前記第１抵抗素子の前記第２端子に接続される制御電極と、前記第２トランジスタの前記第２電流電極に接続される第２電流電極とを有する第４トランジスタと、
    を含む、請求項１０に記載のデータ処理システム。
14. 前記第２トランジスタの前記制御電極の幅長比は、前記第４トランジスタの前記制御電極の幅長比と異なる、請求項１３に記載のデータ処理システム。
15. 前記ブラウンアウト検出信号は前記プロセッサに供給される、請求項１０に記載のデータ処理システム。
16. 前記プルアップトランジスタの前記特性は前記プルアップトランジスタの閾値電圧であり、前記プルダウントランジスタの前記特性は前記プルダウントランジスタの閾値電圧である、請求項１０に記載のデータ処理システム。
17. データ処理システムであって、
    プロセッサと、
    前記プロセッサに接続されるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）と、
    ブラウンアウト検出回路と、を備え、
    前記ブラウンアウト検出回路は、
    第１電源電圧端子に接続される第１端子と、第２端子とを有する第１抵抗素子と、
    前記第１抵抗素子の前記第２端子に接続されるソースと、第２電源電圧端子に接続されるゲートと、ドレインとを有するＰチャネルトランジスタであって、前記Ｐチャネルトランジスタは前記ＳＲＡＭのメモリセルのプルアップトランジスタの閾値電圧をモデルとするためのものである、Ｐチャネルトランジスタと、
    前記Ｐチャネルトランジスタの前記ドレインに接続されるドレインと、前記第１電源電圧端子に接続されるゲートと、前記第２電源電圧端子に接続されるソースとを有するＮチャネルトランジスタであって、前記Ｎチャネルトランジスタは前記メモリセルのプルダウントランジスタの閾値電圧をモデルとするためのものである、Ｎチャネルトランジスタと、
    前記第１抵抗素子の前記第１端子に接続される第１入力端子と、前記第１抵抗素子の前記第２端子に接続される第２入力端子と、ブラウンアウト検出信号を供給するための出力端子とを有する比較器とを含む、データ処理システム。
18. 前記ブラウンアウト検出回路が、前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの間に接続される第２抵抗素子をさらに備える、請求項１７に記載のデータ処理システム。
19. 前記ブラウンアウト検出回路が、前記Ｎチャネルトランジスタの前記ソースと前記第２電源電圧端子との間に接続される第２抵抗素子をさらに備える、請求項１７に記載のデータ処理システム。
20. 前記ブラウンアウト検出信号は前記プロセッサに供給される、請求項１７に記載のデータ処理システム。