CN102725799B - 具有欠压检测电路的数据处理系统 - Google Patents

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Abstract

一种欠压检测电路（16）包括第一电阻性元件（38）、第一晶体管（46）、第二晶体管（50）、和比较器（40）。第一电阻性元件（38）具有耦接到第一电源电压端子的第一端子、以及第二端子。第一晶体管（46）具有第一导电类型，并且具有耦接到所述第一电阻性元件（38）的第二端子的第一电流电极、控制电极、和第二电流电极。第二晶体管（50）为第二导电类型，并具有耦接到第一晶体管（46）的第二电流电极的第一电流电极、控制电极、和耦接到第二电源电压端子的第二电流电极。比较器（40）具有耦接到所述第一电阻性元件（38）的第一端子的第一输入端子、耦接到第一电阻性元件（38）的第二端子的第二输入端子、以及用于提供欠压检测信号的输出端子。

Description

具有欠压检测电路的数据处理系统
技术领域
本公开总体上涉及电路，更具体而言，涉及具有欠压检测电路的数据处理系统。
背景技术
一些数据处理系统包括低功率或待机模式，其中在一定时间内从系统的大部分撤掉电力，以减小功耗。常常希望对于系统的一小部分，例如静态随机存取存储器（SRAM），维持电源电压，以保持某些关键存储内容。不过，SRAM需要指定的最低数据保持电压来防止数据丢失。低功率模式期间提供给SRAM的电源电压可能变得对于可靠的数据保持而言过低。此外，可能在任何时候，并且可能由于各种原因，发生电源电压的下降。在对于系统SRAM的电源电压下降到最低数据保持电压之下时，将可能被破坏的数据通知系统是重要的。
欠压检测器（brown-outdetector）被用于监视电源电压并在监视的电压下降到预定电压之下时提供警报。然后系统能够采取校正动作。当前的欠压检测器相对不精确，因此需要相对高的电压来确保正确的系统操作。随着改善生产工艺能够使用累进更低的电源电压，欠压检测器的精确度变得更加重要。
因此，需要一种解决以上问题的欠压检测器。
发明内容
根据本公开的一个方面，提供了一种欠压检测电路，包括：第一电阻性元件，其具有第一端子以及第二端子，该第一端子耦接到第一电源电压端子；第一导电类型的第一晶体管，其具有耦接到所述第一电阻性元件的第二端子的第一电流电极、控制电极、和第二电流电极；第二导电类型的第二晶体管，其具有耦接到第一晶体管的第二电流电极的第一电流电极、控制电极、以及耦接到第二电源电压端子的第二电流电极；以及比较器，其具有耦接到所述第一电阻性元件的第一端子的第一输入端子、耦接到第一电阻性元件的第二端子的第二输入端子、以及用于提供欠压检测信号的输出端子。
根据本公开的另一方面，提供了一种数据处理系统，包括：处理器；耦接到所述处理器的存储器，所述存储器包括多个存储器单元，所述多个存储器单元中的每一个都耦接到第一电源电压端子和第二电源电压端子，每个存储器单元都具有耦接到数据存储节点的上拉晶体管和下拉晶体管；以及欠压检测电路，包括：第一电阻性元件，其具有耦接到所述第一电源电压端子的第一端子、以及第二端子；P沟道晶体管，其具有耦接到所述第一电阻性元件的第二端子的源极、耦接到所述第二电源电压端子的栅极、以及漏极，其中所述P沟道晶体管用于模拟所述存储器的存储器单元的上拉晶体管的特性；N沟道晶体管，其具有耦接到所述P沟道晶体管的漏极的漏极、耦接到所述第一电源电压端子的栅极、以及耦接到所述第二电源电压端子的源极，其中所述N沟道晶体管用于模拟所述存储器单元的下拉晶体管的特性；以及比较器，其具有耦接到所述第一电阻性元件的第一端子的第一输入端子、耦接到第一电阻性元件的第二端子的第二输入端子、以及输出端子，用于响应于检测到提供给所述第一电源电压端子和第二电源电压端子的电源电压低于预定电压而提供欠压检测信号。
根据本公开的又一方面，提供了一种数据处理系统，包括：处理器；耦接到所述处理器的静态随机存取存储器SRAM；以及欠压检测电路，包括：第一电阻性元件，其具有耦接到第一电源电压端子的第一端子、以及第二端子；P沟道晶体管，其具有耦接到所述第一电阻性元件的第二端子的源极、耦接到第二电源电压端子的栅极、以及漏极，其中所述P沟道晶体管用于模拟所述SRAM的存储器单元的上拉晶体管的阈值电压；N沟道晶体管，其具有耦接到所述P沟道晶体管的漏极的漏极、耦接到所述第一电源电压端子的栅极、以及耦接到所述第二电源电压端子的源极，其中所述N沟道晶体管用于模拟所述存储器单元的下拉晶体管的阈值电压；以及比较器，其具有耦接到所述第一电阻性元件的第一端子的第一输入端子、耦接到第一电阻性元件的第二端子的第二输入端子、以及用于提供欠压检测信号的输出端子。
附图说明
本发明是通过示例的方式说明的，不受附图的限制，在附图中，类似的附图标记表示类似的元件。图中的元件被出于简单而清楚起见而位置，而并不必然按比例绘制。
图1以框图形式示出了根据一个实施例的数据处理系统。
图2以示意图形式示出了图1的存储器的SRAM单元。
图3以部分示意图的形式和部分框图的形式更详细地示出了图1的数据处理系统的欠压检测电路。
具体实施方式
总的来说，提供了一种欠压检测电路，用在具有存储器（例如，SRAM）的数据处理系统中。该欠压检测电路包括基准电路、电阻性元件和比较器。基准电路包括P沟道晶体管，该P沟道晶体管的一个或多个特性与SRAM单元中使用的P沟道晶体管的类似。基准电路还包括N沟道晶体管，该N沟道晶体管的一个或多个特性与SRAM单元中使用的N沟道晶体管的类似。所述一个或多个特性可以包括P沟道和N沟道晶体管的阈值电压（VT）。在基准电路中，将P沟道晶体管和N沟道晶体管与电阻性元件串联连接。比较器包括跨电阻性元件耦接的输入端子以及用于提供欠压检测信号的输出端子。比较器可以包括内置偏移。在电源电压降到预定电压水平之下时，所述N沟道晶体管和P沟道晶体管之一或两者将变得基本不导通，使得比较器检测跨电阻性元件的电压变化，并提供欠压检测信号以通知数据处理系统：电源电压已降到可能导致SRAM单元中存储的数据被破坏的水平。
通过包括模拟SRAM单元的晶体管的一个或多个特性的基准电路，欠压检测电路能够更精确地检测低压状况，从而需要更低的电压裕量来进行正确的系统操作。
在一个方面中，提供了一种欠压检测电路，包括：第一电阻性元件，具有耦接到第一电源电压端子的第一端子，和第二端子；第一导电类型的第一晶体管，具有耦接到第一电阻性元件的第二端子的第一电流电极、控制电极和第二电流电极；第二导电类型的第二晶体管，具有耦接到第一晶体管的第二电流电极的第一电流电极、控制电极、和耦接到第二电源电压端子的第二电流电极；以及比较器，具有耦接到第一电阻性元件的第一端子的第一输入端子、耦接到第一电阻性元件的第二端子的第二输入端子、以及用于提供欠压检测信号的输出端子。欠压检测电路可以是包括静态随机存取存储器（SRAM）单元的数据处理系统的一部分，并且第一晶体管可以模拟SRAM单元的具有第一导电类型的晶体管的第一阈值电压，第二晶体管可以模拟SRAM单元的具有第二导电类型的晶体管的第二阈值电压。欠压检测电路还可以包括耦接在第一和第二晶体管之间的第二电阻性元件。欠压检测电路还可以包括：驱动器电路，具有耦接到比较器输出端子的输入端子，以及输出端子；以及锁存器，具有耦接到驱动器电路输出端子的输入端子，以及输出端子。欠压检测电路还可以包括耦接在第二晶体管的第二电流电极和第二电源电压端子之间的第二电阻性元件。比较器可以包括：第三晶体管，具有耦接到第一电源电压端子的第一电流电极，以及耦接在一起的控制电极和第二电流电极；第四晶体管，具有耦接到第三晶体管的控制电极和第二电流电极两者的第一电流电极、耦接到第一电阻性元件的第一端子的控制电极、以及第二电流电极；第五晶体管，具有耦接到第一电源电压端子的第一电流电极、耦接到第三晶体管的控制电极和第二电流电极的控制电极、以及第二电流电极；以及第六晶体管，具有耦接到第五晶体管的第二电流电极的第一电流电极、耦接到第一电阻性元件的第二端子的控制电极、以及耦接到第四晶体管的第二电流电极的第二电流电极。第四晶体管的控制电极可以具有与第六晶体管的控制电极的宽度/长度比不同的宽度/长度比。可以将该欠压检测电路用于监视向具有多个存储器单元的静态随机存取存储器（SRAM）提供的电源电压，其中第一晶体管为P沟道晶体管，而第二晶体管为N沟道晶体管，其中第一晶体管模拟所述多个存储器单元之一的P沟道晶体管的第一阈值电压，并且其中第二晶体管模拟所述多个存储器单元之一的N沟道晶体管的第二阈值电压。第一电阻性元件可以特征在于是多晶硅电阻器。
在另一方面，提供了一种数据处理系统，包括：处理器；耦接到处理器的存储器，所述存储器包括多个存储器单元，所述多个存储器单元中的每一个都耦接到第一电源电压端子和第二电源电压端子，每个存储器单元都具有耦接到数据存储节点的上拉晶体管和下拉晶体管；以及欠压检测电路，包括：第一电阻性元件，具有耦接到第一电源电压端子的第一端子，以及第二端子；P沟道晶体管，具有耦接到第一电阻性元件的第二端子的源极、耦接到第二电源电压端子的栅极、以及漏极，其中P沟道晶体管用于模拟存储器的存储器单元的上拉晶体管特性；N沟道晶体管，具有耦接到P沟道晶体管漏极的漏极、耦接到第一电源电压端子的栅极、以及耦接到第二电源电压端子的源极，其中所述N沟道晶体管用于模拟存储器单元的下拉晶体管特性；以及比较器，具有耦接到第一电阻性元件的第一端子的第一输入端子、耦接到第一电阻性元件第二端子的第二输入端子、以及输出端子，用于响应于检测到提供给第一和第二电源电压端子的电源电压低于预定电压而提供欠压检测信号。欠压检测电路还可以包括耦接在P沟道晶体管和N沟道晶体管之间的第二电阻性元件。欠压检测电路还可以包括耦接在N沟道晶体管的源极和第二电源电压端子之间的第二电阻性元件。比较器可以包括：第一晶体管，具有耦接到第一电源电压端子的第一电流电极，以及耦接在一起的控制电极和第二电流电极；第二晶体管，具有耦接到第一晶体管的控制电极和第二电流电极两者的第一电流电极、耦接到第一电阻性元件的第一端子的控制电极、以及第二电流电极；第三晶体管，具有耦接到第一电源电压端子的第一电流电极、耦接到第一晶体管的控制电极和第二电流电极的控制电极、以及第二电流电极；以及第四晶体管，具有耦接到第三晶体管的第二电流电极的第一电流电极、耦接到第一电阻性元件的第二端子的控制电极、以及耦接到第二晶体管的第二电流电极的第二电流电极。第二晶体管的控制电极可以具有与第四晶体管的控制电极的宽度/长度比不同的宽度/长度比。可以向处理器提供欠压检测信号。上拉晶体管的特性可以是上拉晶体管的阈值电压，而下拉晶体管的特性可以是下拉晶体管的阈值电压。
在又一方面中，提供了一种数据处理系统，包括：处理器；耦接到处理器的静态随机存取存储器（SRAM）；以及欠压检测电路，包括：第一电阻性元件，具有耦接到第一电源电压端子的第一端子，以及第二端子；P沟道晶体管，具有耦接到第一电阻性元件的第二端子的源极、耦接到第二电源电压端子的栅极、以及漏极，其中P沟道晶体管用于模拟SRAM的存储器单元的上拉晶体管阈值电压；N沟道晶体管，具有耦接到P沟道晶体管漏极的漏极、耦接到第一电源电压端子的栅极、以及耦接到第二电源电压端子的源极，其中N沟道晶体管用于模拟存储器单元的下拉晶体管的阈值电压；以及比较器，具有耦接到第一电阻性元件的第一端子的第一输入端子、耦接到第一电阻性元件的第二端子的第二输入端子、以及用于提供欠压检测信号的输出端子。欠压检测电路还可以包括耦接在P沟道晶体管和N沟道晶体管之间的第二电阻性元件。欠压检测电路还可以包括耦接在N沟道晶体管的源极和第二电源电压端子之间的第二电阻性元件。可以向处理器提供欠压检测信号。
如这里使用的，术语“总线”是指可以用于传输一个或多个各种类型的信息（例如，数据、地址、控制或状态）的多个信号或导体。这里所述的导体可以被例示或描述为单个导体、多个导体、单向导体或双向导体。不过，不同的实施例可以改变导体的实现方式。例如，可以使用独立的单向导体而不是双向导体，反之亦然。此外，可以利用串行或以时间复用方式传输多个信号的单个导体替代多个导体。同样地，可以将承载多个信号的单个导体分成承载这些信号的子集的各种不同导体。因此，传输信号存在很多选择。
在表示分别将信号、状态比特或类似装置呈现成其逻辑真或逻辑假状态时，这里使用了术语“断言（assert）”或“设置”和“取反（negate）”（或“去断言”或“清除”）。如果逻辑真状态是逻辑电平1，则逻辑假状态是逻辑电平0。如果逻辑真状态是逻辑电平0，则逻辑假状态是逻辑电平1。
可以将这里描述的每个信号设计为正或负逻辑，其中可以用信号名上方的横杠或信号名后的星号（＊）表示负逻辑。在负逻辑信号的情况下，信号是低电平有效的，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，信号是高电平有效的，其中逻辑真状态对应于逻辑电平1。注意，可以将这里描述的任何信号设计为负或正逻辑信号。因此，在替代的实施例中，可以将那些被描述为正逻辑信号的信号实现为负逻辑信号，并可以将那些被描述为负逻辑信号的信号实现为正逻辑信号。
图1以框图形式示出了根据一个实施例的数据处理系统10。数据处理系统10是一种简化的数据处理系统，包括处理器12、存储器14和欠压检测电路16。在其他实施例中，数据处理系统10可以包括其他功能模块和另外的存储器。在一个实施例中，可以在集成电路上将数据处理系统10实现为芯片上系统（SoC）。此外，可以利用常规的互补金属氧化物半导体（CMOS）制造工艺或其他制造工艺集成数据处理系统10。处理器12是任何种类的数据处理器，例如微处理器内核、微控制器、或数字信号处理器（DSP）等。处理器12耦接到被标记为“VDD1”和“VSS”的电源电压端子，以接收电源电压。处理器12包括寄存器18。寄存器18是常规的寄存器，用于存储一个或多个比特的信息。处理器12可以具有图1中未示出的另外的寄存器。
存储器14通过多个导体双向连接到处理器12。所述多个导体可以包括系统总线。在其他实施例中，可以有其他功能块耦接到该总线。此外，存储器14包括被标记为“VDD2”和“VSS”的电源电压端子，以用于接收电源电压。存储器14包括多个存储器单元，用于存储供处理器12使用的数据和/或指令。例如，存储器14可以是高速缓存（cache）存储器。替代地，存储器14可以是具有交叉耦接的锁存器的寄存器堆（registerfile）。在所示的实施例中，存储器14是静态随机存取存储器（SRAM）。
电源电压端子VDD1用于接收第一电源电压，而电源电压端子VDD2用于接收第二电源电压。所述电源电压可以是相同的或不同的。在一个实施例中，在电源电压端子VSS耦接到地（零伏）的同时，VDD1和VDD2可以接收正一（1）伏。此外，电源电压可以被独立控制。例如，数据处理系统10可以具有低功率或待机工作模式，用于在处理器12不处理数据的时间期间降低功耗。在低功率模式期间，从处理器12撤除电源电压（VDD1），同时维持到存储器14的电源电压（VDD2），以保持存储器14中存储的数据，以便在电源电压（VDD1）被恢复时供处理器12使用。例如，在一个实施例中，在正常工作模式期间，VDD1和VDD2都接收到正1.0伏的电源电压。在低功率模式期间，电源电压VDD1降低到零伏，而VDD2维持在1伏。在另一实施例中，在低功率模式期间，电源电压（VDD2）被降低到存储器14的最低数据保持电压，例如0.5伏，以进一步降低功耗。此外，在低功率模式期间，可以将耦接到存储器14的电源电压端子VSS的电压电平稍微增强到地之上，进一步减小功耗。
欠压检测电路16耦接到电源电压端子VDD2和VSS，并用于监视提供给存储器14的电源电压。耦接欠压检测电路16以向处理器12的寄存器18提供标记为“BO_DET”的欠压检测信号。如果提供给存储器14的电源电压下降到预定的最低电压（例如，0.5伏）之下，则断言欠压检测信号BO_DET以通知处理器12电源电压可能已下降到存储器14的规定最低数据保持电压之下。例如，存储器14的最低数据保持电压可以是0.5伏。为了精确检测电源电压VDD2的电压电平，欠压检测电路16包括对存储器单元的晶体管进行模拟或模仿的晶体管。亦即，欠压检测电路16包括具有与存储器14的存储器单元的晶体管基本相同或在某些方面类似的晶体管的基准电路。在一个实施例中，基准电路的晶体管模拟存储器单元的上拉和下拉晶体管的阈值电压。因此，欠压检测电路16将跟踪存储器单元的工艺和温度变化，并允许比现有技术的欠压检测电路更低的检测裕量。下文将进一步描述欠压检测电路的一个示例实施例。
图2以示意图形式示出了图1的存储器14的代表性的SRAM单元20。SRAM单元20是存储器14中的多个SRAM单元中的一个。存储器14是具有排列成行和列的存储器单元的阵列的常规SRAM。存储器单元的行包括字线和耦接到该字线的所有存储器单元。存储器单元的列包括位线或位线对，以及耦接到该位线或位线对的所有存储器单元。SRAM单元20耦接到被标记为“WL”的字线和被标记为“BL”和“BL＊”的位线对，其中位线BL＊上的逻辑状态是位线BL上的逻辑状态的逻辑补。SRAM单元20是常规的六晶体管SRAM单元，包括交叉耦接的锁存器，该锁存器包括上拉P沟道晶体管22和26以及下拉N沟道晶体管24和28。P沟道晶体管22具有连接到电源电压端子VDD2的第一电流电极（源极）、连接到存储节点N2的控制电极（栅极）、和连接到存储节点N1的第二电流电极（漏极）。N沟道晶体管24具有连接到存储节点N1的第一电流电极（漏极）、连接到存储节点N2的控制电极（栅极）、以及连接到电源电压端子VSS的第二电流电极。P沟道晶体管26具有连接到VDD2的源极、连接到存储节点N1的栅极和连接到存储节点N2的漏极。N沟道晶体管28具有连接到存储节点N2的漏极、连接到存储节点N1的栅极以及连接到VSS的源极。注意，未示出选择和访问SRAM单元20所需的电路。
SRAM单元20还包括N沟道访问晶体管30和32。N沟道晶体管30具有连接到位线BL＊的第一源极/漏极端子、连接到字线WL的栅极、以及连接到存储节点N1的第二源极/漏极端子。N沟道晶体管32具有连接到存储节点N2的第一源极/漏极端子、连接到字线WL的栅极以及连接到位线BL的第二源极/漏极端子。
通常，SRAM单元是双稳态的，并且存储逻辑状态作为两个存储节点N1和N2上的差分电压。亦即，在存储节点N1存储逻辑低时，存储节点N2存储逻辑高，反之亦然。例如，如果存储节点N1低而存储节点N2高，那么上拉晶体管22截止，下拉晶体管导通，从而将节点N1下拉到大约VSS。同样地，上拉晶体管26导通而下拉晶体管28截止，使节点N2被上拉到大约VDD2。晶体管的相对驱动强度以及其阈值电压决定了使SRAM单元20改变逻辑状态的困难程度。为了可靠地维持所存储的逻辑状态，VDD2处的电源电压须在最低数据保持电压之上，以使得电源波动不会使存储的逻辑状态发生意外变化。工艺变化和温度是能够影响SRAM单元的最低数据保持电压的各种因素中的两个。如果电源电压下降到最低数据保持电压之下，则驱动强度和阈值电压（VT）的差异可能导致逻辑状态“翻转”或改变逻辑状态。通常，正常工作电压远高于最低数据保持电压。然而，如果降低电源电压以减小功耗，SRAM单元存储的逻辑状态更容易被改变。使用欠压检测电路来警告使用SRAM的系统：数据可能因为电源电压下降到最低安全电压电平之下或接近最低安全电压电平而被破坏。欠压检测电路的精确度影响着低功率模式期间可以将电源电压降低到多低。
图3以部分示意图的形式和部分框图的形式示出了根据一个实施例的数据处理系统10的欠压检测电路16。该欠压检测电路16包括基准电路36、电阻器38、比较器40、驱动器电路42和锁存器44。电阻器38具有连接到电源电压端子VDD2的第一端子、以及第二端子。在图示的实施例中，电阻器38被实现为常规的多晶硅电阻器。在其他实施例中，电阻器38可以是另一种无源或有源电阻性元件。
基准电路36包括P沟道晶体管46、电阻器48、N沟道晶体管50和电阻器52。P沟道晶体管46具有连接到电阻器38的第二端子的第一电流电极（源极）、连接到VSS的控制电极（栅极）、第二电流电极（漏极）和连接到VDD2的体端子。电阻器48具有连接到P沟道晶体管46漏极的第一端子、以及第二端子。N沟道晶体管50具有连接到电阻器48第二端子的第一电流电极（漏极）、连接到VDD2的控制电极（栅极）、第二电流电极（源极）、以及连接到VSS的体端子。电阻器52具有连接到晶体管50的第二电流电极的第一端子以及连接到VSS的第二端子。电阻器48和52也是常规的多晶硅电阻器，但也可以是另一种有源或无源电阻性装置。
典型地，被设计用于模拟和逻辑电路的晶体管与用于SRAM单元中的晶体管不同地形成并具有不同特性，即使在SRAM和逻辑或模拟电路是同一集成电路的部件时也是如此。在基准电路36中提供P沟道晶体管46以模拟SRAM单元P沟道上拉晶体管（例如，图2中的P沟道晶体管22和26）的一个或多个特性。在一个实施例中，将P沟道晶体管46形成为SRAM阵列的一部分，使得P沟道晶体管46与阵列中的上拉晶体管基本相同。在另一实施例中，P沟道晶体管可以在SRAM阵列外部实现，但可以被实现来模拟SRAM单元上拉晶体管的预定特性。例如，可以将P沟道晶体管46实现为具有与SRAM单元上拉晶体管相同或基本类似的P沟道VT，而在其他方面可以不同。类似地，在基准电路36中提供N沟道晶体管50以模拟SRAM单元N沟道下拉晶体管（例如，图2中的N沟道晶体管24和28）的一个或多个特性。可以将N沟道晶体管50形成为SRAM阵列的一部分，使得N沟道晶体管50基本与阵列中的下拉晶体管相同。在另一实施例中，可以在SRAM阵列外部实现N沟道晶体管，但可以实现其以模拟SRAM单元下拉晶体管的预定特性。例如，可以将N沟道晶体管50形成为具有与SRAM单元下拉晶体管相同或基本类似的N沟道VT，而在其他方面可以不同。
比较器40包括P沟道晶体管54和56、N沟道晶体管58和60、以及电阻器62。P沟道晶体管54具有连接到VDD2的第一电流电极（源极）、连接在一起的控制电极（栅极）和第二电流电极（漏极）。P沟道晶体管56具有连接到VDD2的源极、连接到P沟道晶体管54的栅极和漏极的栅极、以及连接到被标记为“N3”的输出节点的漏极。在工作期间，输出节点N3响应于感测到电源电压低于预定的最低电压而提供欠压检测信号。N沟道晶体管58具有连接到P沟道晶体管54的漏极的漏极、连接到电阻器38的第一端子的栅极、以及源极。N沟道晶体管60具有连接到P沟道晶体管56的漏极的漏极、连接到电阻器38的第二端子的栅极、以及连接到N沟道晶体管58的源极的源极。电阻器62具有连接到N沟道晶体管58和60的源极的第一端子、以及连接到VSS的第二端子。可以将电阻器62实现为多晶硅电阻器或其他类型的有源或无源电阻性元件。在一个实施例中，将比较器40设计成具有偏移。亦即，晶体管60被构造为具有比晶体管58的宽度长度比更大的宽度长度比（W/L）。
驱动器电路42包括P沟道晶体管64和N沟道晶体管66。P沟道晶体管64具有连接到VDD2的源极、连接到P沟道晶体管56的漏极的栅极、以及漏极。N沟道晶体管66具有连接到P沟道晶体管64的漏极的漏极、用于接收被标记为“NBIAS”的偏置电压的栅极、以及连接到VSS的源极。驱动器电路42放大在节点N3处提供的欠压检测信号。
锁存器44是用于存储驱动器电路42的输出的逻辑状态的常规锁存器。锁存器44具有连接到P沟道晶体管64的漏极的输入、以及用于提供欠压检测信号BO_DET的输出。
为了精确地检测低电源电压，欠压检测电路16包括具有晶体管46和50的参考单元36，以分别模拟SRAM单元的上拉和下拉晶体管的VT。在操作中，在电源电压VDD2处在正常工作电压时，晶体管46和50每一个都是导通的，因为晶体管46和50每一个的栅极-源极电压（VGS）都高于VT。电流流经器件38、46、48、50和52。提供电阻器38作为电流感测电阻器。向比较器40的输入提供电阻器38两端的电压降，使得晶体管60基本不导通而晶体管58导通。节点N3处的电压被上拉到大约VDD2。晶体管64基本不导通，并且N沟道66将锁存器44的输入拉低，并且欠压检测信号BO_DET被取反为逻辑低。
在电源电压VDD2降低时，在晶体管46和50之一或两者的栅极-源极电压（VGS）降低到晶体管46和50的阈值电压之下时，晶体管46和50之一或两者将变为不导通。由于晶体管46和50的VT被设计成与SRAM单元晶体管的VT基本相同或相似，因此欠压检测电路16将提供非常接近阵列的SRAM单元将开始故障的电压的欠压检测信号BO_DET。在晶体管46和50之一或两者变得不导通时，流经器件38、46、48、50和52的电流被切断，减小了电阻器38两端的电压降，使得晶体管58和60接收大致相同的电压。但是，因为晶体管60比晶体管58更大（更大的W/L），所以晶体管60能够将节点N3下拉。晶体管64变为导通，将锁存器44的输入上拉。欠压检测信号被断言为逻辑高，并被提供给如上所述的处理器12的寄存器18（图1）。
在电源电压下降到SRAM单元上拉和下拉阈值电压之下之前提供低电压警报可能是期望的。提供电阻器52以提高电压电平，这将导致晶体管46和50之一或两者变得不导通，从而在电源电压下降足够低导致数据破坏之前提供欠压检测信号。在另一实施例中，可以从基准电路36省去电阻器52。增加晶体管46和50的截止电压的另一种方式是通过增加体端子电压电平来增加其阈值电压。在所示的实施例中，可以通过改变晶体管46和50的体端子连接的地方来实现这一点。例如，可以通过将体端子连接到电阻器38的第二端子而非第一端子，来改变晶体管46的VT。同样地，可以通过将晶体管50的体端子连接到电阻器52的第一端子来改变晶体管50的VT。
在电源电压高到足以令晶体管46和50导通时，电流流过基准电路36。这个电流增大了具有欠压检测电路16的集成电路的功耗。为了减小该电流，提供电阻器48作为限流器。在另一实施例中，可以不使用电阻器48。
尽管已经结合特定导电类型和电位极性描述了本发明，但技术人员将认识到导电类型和电位极性可以反转。例如，在另一实施例中，可以将电阻器52用作对于比较器40的输入的感测电阻器，并且比较器40的晶体管的导电类型可以反转。
由于实施本发明的设备大部分由本领域的技术人员已知的电子部件和电路构成，因此，为了理解和了解本发明的基础概念，以及为了避免使本发明的教导模糊不清或失去重点，将不在超出如上所述的被认为必要的范围之外解释电路细节。
以上实施例的一些可以适当地利用各种不同的信息处理系统来实现。例如，尽管图1及其讨论描述了示例性的信息处理体系架构，但提供这种示例性的架构仅仅是为了在讨论本发明的各方面时提供有用的参考。当然，为了论述的目的已经简化了对该架构的描述，并且其仅仅是可根据本发明使用的很多不同类型的适当架构之一。本领域的技术人员将认识到，逻辑块之间的边界仅仅是示例性的，替代实施例可以合并逻辑块或电路元件，或者可以对各种逻辑块或电路元件施加替代的功能分解。
因此，应理解，这里示出的架构仅仅是示例性的，实际上可以实施实现同样功能的很多其他架构。在简明但仍然明确的意义上，实现相同功能的任何部件的布置都被有效“关联”，从而实现期望的功能。因此，可以将这里被组合来实现特定功能的任何两个部件视为彼此“相关联”，从而实现期望的功能，而不管架构或中间部件。同样地，也可以将这样关联的任何两个部件视为彼此“操作连接”或“操作耦接”，以实现期望的功能。
此外，例如，在一个实施例中，系统10的所示的元件是位于单个集成电路上或同一装置之内的电路。替代地，系统10可以包括任意数量的彼此互连的分立集成电路或分立装置。例如，存储器14可以位于与处理器12相同的集成电路上或分立的集成电路上，或者可以位于与系统10的其他元件分离的另一外围或从属装置之内。
此外，本领域的技术人员将认识到，上述操作的功能之间的边界仅仅是示例性的。可以将多个操作的功能组合到单个操作中，和/或可以将单个操作的功能分布于另外的多个操作中。此外，替代实施例可以包括特定操作的多个实例，并且在各种其他实施例中可以更改操作的次序。
尽管这里参考具体实施例描述了本发明，但可以做出各种修改和变化而不脱离如以下权利要求中阐述的本发明的范围。因此，说明书和附图应被视为是示例性的而非限制性的，并且意图将所有这样的修改都包括在本发明的范围内。这里就具体实施例描述的任何益处、优点或对问题的解决方案都不应被视为是任何或全部权利要求的关键、必需或必要的特征或要素。
如这里使用的，术语“耦接”并非不限于直接耦接或机械耦接。
此外，这里使用的术语“一”被定义为一个或超过一个。此外，在权利要求中使用诸如“至少一个”和“一个或多个”的引语不应被解释为暗示了以“一”引述另一权利要求要素将包含这样引述的权利要求要素的任何特定权利要求限制到仅包含一个这样的要素的发明，即使在同一权利要求包括引语“一个或多个”或“至少一个”和诸如“一”的不定冠词时也是如此。对于使用定冠词也是同样的情况。
除非做出不同描述，使用诸如“第一”和“第二”的术语来在这些术语所描述的要素之间进行任意区分。因此，这些术语并不并然表示这些要素在时间上的或其他的优先级。

Claims (19)

1.一种数据处理系统，其包括：
欠压检测电路，包括：
第一电阻性元件，其具有第一端子以及第二端子，该第一端子耦接到第一电源电压端子；
第一导电类型的第一晶体管，其具有耦接到所述第一电阻性元件的第二端子的第一电流电极、控制电极、和第二电流电极；
第二导电类型的第二晶体管，其具有耦接到第一晶体管的第二电流电极的第一电流电极、控制电极、以及耦接到第二电源电压端子的第二电流电极；以及
比较器，其具有耦接到所述第一电阻性元件的第一端子的第一输入端子、耦接到第一电阻性元件的第二端子的第二输入端子、以及用于提供欠压检测信号的输出端子；以及
静态随机存取存储器SRAM单元，其中所述第一晶体管模拟所述SRAM单元的具有第一导电类型的晶体管的第一阈值电压，第二晶体管模拟所述SRAM单元的具有第二导电类型的晶体管的第二阈值电压。
2.根据权利要求1所述的数据处理系统，所述欠压检测电路还包括第二电阻性元件，所述第二电阻性元件耦接在所述第一晶体管和第二晶体管之间。
3.根据权利要求1所述的数据处理系统，所述欠压检测电路还包括：
驱动器电路，其具有耦接到所述比较器的输出端子的输入端子、以及输出端子；以及
锁存器，其具有耦接到所述驱动器电路的输出端子的输入端子、以及输出端子。
4.根据权利要求1所述的数据处理系统，所述欠压检测电路还包括第二电阻性元件，所述第二电阻性元件耦接在所述第二晶体管的第二电流电极和所述第二电源电压端子之间。
5.根据权利要求1所述的数据处理系统，其中所述比较器包括：
第三晶体管，其具有耦接到所述第一电源电压端子的第一电流电极以及耦接在一起的控制电极和第二电流电极；
第四晶体管，其具有耦接到所述第三晶体管的控制电极和第二电流电极的第一电流电极、耦接到第一电阻性元件的第一端子的控制电极、以及第二电流电极；
第五晶体管，其具有耦接到所述第一电源电压端子的第一电流电极、耦接到所述第三晶体管的控制电极和第二电流电极的控制电极、以及第二电流电极；以及
第六晶体管，具有耦接到所述第五晶体管的第二电流电极的第一电流电极、耦接到所述第一电阻性元件的第二端子的控制电极、以及耦接到所述第四晶体管的第二电流电极的第二电流电极。
6.根据权利要求5所述的数据处理系统，其中所述第四晶体管的控制电极具有与所述第六晶体管的控制电极的宽度/长度比不同的宽度/长度比。
7.根据权利要求1所述的数据处理系统，其中所述欠压检测电路用于监视向所述静态随机存取存储器SRAM提供的电源电压，其中所述SRAM具有多个存储器单元，其中所述第一导电类型的第一晶体管为P沟道晶体管，而所述第二导电类型的第二晶体管为N沟道晶体管，其中所述SRAM单元的具有第一导电类型的晶体管是P沟道晶体管，所述SRAM单元的具有第二导电类型的晶体管是N沟道晶体管。
8.根据权利要求1所述的数据处理系统，其中所述第一电阻性元件的特征在于是多晶硅电阻器。
9.一种数据处理系统，包括：
处理器；
耦接到所述处理器的存储器，所述存储器包括多个存储器单元，所述多个存储器单元中的每一个都耦接到第一电源电压端子和第二电源电压端子，每个存储器单元都具有耦接到数据存储节点的上拉晶体管和下拉晶体管；以及
欠压检测电路，包括：
第一电阻性元件，其具有耦接到所述第一电源电压端子的第一端子、以及第二端子；
第一导电类型的第一晶体管，其具有耦接到所述第一电阻性元件的第二端子的源极、耦接到所述第二电源电压端子的栅极、以及漏极，其中所述第一晶体管用于模拟所述存储器的存储器单元的上拉晶体管的特性；
第二导电类型的第二晶体管，其具有耦接到所述第一晶体管的漏极的漏极、耦接到所述第一电源电压端子的栅极、以及耦接到所述第二电源电压端子的源极，其中所述第二晶体管用于模拟所述存储器单元的下拉晶体管的特性；以及
比较器，其具有耦接到所述第一电阻性元件的第一端子的第一输入端子、耦接到第一电阻性元件的第二端子的第二输入端子、以及输出端子，用于响应于检测到提供给所述第一电源电压端子和第二电源电压端子的电源电压低于预定电压而提供欠压检测信号。
10.根据权利要求9所述的数据处理系统，其中所述欠压检测电路还包括第二电阻性元件，所述第二电阻性元件耦接在所述第一晶体管和所述第二晶体管之间。
11.根据权利要求9所述的数据处理系统，其中所述欠压检测电路还包括第二电阻性元件，所述第二电阻性元件耦接在所述第二晶体管的源极和所述第二电源电压端子之间。
12.根据权利要求9所述的数据处理系统，其中所述比较器包括：
第三晶体管，其具有耦接到所述第一电源电压端子的第一电流电极、以及耦接在一起的控制电极和第二电流电极；
第四晶体管，其具有耦接到所述第三晶体管的控制电极和第二电流电极的第一电流电极、耦接到第一电阻性元件的第一端子的控制电极、以及第二电流电极；
第五晶体管，其具有耦接到所述第一电源电压端子的第一电流电极、耦接到所述第三晶体管的控制电极和第二电流电极的控制电极、以及第二电流电极；以及
第六晶体管，其具有耦接到所述第五晶体管的第二电流电极的第一电流电极、耦接到所述第一电阻性元件的第二端子的控制电极、以及耦接到所述第四晶体管的第二电流电极的第二电流电极。
13.根据权利要求12所述的数据处理系统，其中所述第四晶体管的控制电极具有与所述第六晶体管的控制电极的宽度/长度比不同的宽度/长度比。
14.根据权利要求9所述的数据处理系统，其中所述欠压检测信号被提供给所述处理器。
15.根据权利要求9所述的数据处理系统，其中所述上拉晶体管的特性是上拉晶体管的阈值电压，所述下拉晶体管的特性是下拉晶体管的阈值电压。
16.一种数据处理系统，包括：
处理器；
耦接到所述处理器的静态随机存取存储器SRAM；以及
欠压检测电路，包括：
第一电阻性元件，其具有耦接到第一电源电压端子的第一端子、以及第二端子；
第一导电类型的第一晶体管，其具有耦接到所述第一电阻性元件的第二端子的源极、耦接到第二电源电压端子的栅极、以及漏极，其中所述第一晶体管用于模拟所述SRAM的存储器单元的上拉晶体管的阈值电压；
第二导电类型的第二晶体管，其具有耦接到所述第一晶体管的漏极的漏极、耦接到所述第一电源电压端子的栅极、以及耦接到所述第二电源电压端子的源极，其中所述第二晶体管用于模拟所述存储器单元的下拉晶体管的阈值电压；以及
比较器，其具有耦接到所述第一电阻性元件的第一端子的第一输入端子、耦接到第一电阻性元件的第二端子的第二输入端子、以及用于提供欠压检测信号的输出端子。
17.根据权利要求16所述的数据处理系统，其中所述欠压检测电路还包括第二电阻性元件，所述第二电阻性元件耦接在所述第一晶体管和所述第二晶体管之间。
18.根据权利要求16所述的数据处理系统，其中所述欠压检测电路还包括第二电阻性元件，所述第二电阻性元件耦接在所述第二晶体管的源极和所述第二电源电压端子之间。
19.根据权利要求16所述的数据处理系统，其中所述欠压检测信号被提供给所述处理器。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8228100B2 (en) * 2010-01-26 2012-07-24 Freescale Semiconductor, Inc. Data processing system having brown-out detection circuit
US8253453B2 (en) * 2010-10-28 2012-08-28 Freescale Semiconductor, Inc. Brown-out detection circuit
DE102010063761A1 (de) * 2010-12-21 2012-06-21 Robert Bosch Gmbh Degradationsbestimmung
CN102291110B (zh) * 2011-06-21 2013-01-02 东南大学 一种具有零静态电流消耗和稳定起拉电压的上电复位电路
US9658294B2 (en) 2011-11-04 2017-05-23 Nxp Usa, Inc. Testing a switched mode supply with waveform generator and capture channel
US9461562B1 (en) 2012-02-24 2016-10-04 Cypress Semiconductor Corporation Low voltage detector
TWI461702B (zh) 2012-04-27 2014-11-21 Powerforest Technology Corp 極低啟動電流電源偵測裝置
US20150221363A1 (en) * 2013-04-03 2015-08-06 Goran Krilic Method for cache sram data retention in switched off power supply mode generating extremely small power dissipation
DE102013212379B3 (de) * 2013-06-27 2014-09-11 Robert Bosch Gmbh Verfahren zum Betreiben einer Mikrorechnervorrichtung
US9355674B2 (en) 2013-07-19 2016-05-31 Seagate Technology Llc Data storage device and system having adaptive brownout detection
TWI521534B (zh) * 2013-10-09 2016-02-11 新唐科技股份有限公司 積體電路及其運作方法
US9312850B2 (en) * 2014-08-20 2016-04-12 Freescale Semiconductor, Inc. Testable power-on-reset circuit
US10191527B2 (en) * 2015-05-14 2019-01-29 Arm Limited Brown-out detector
US10386913B2 (en) * 2016-04-01 2019-08-20 Platina Systems Corporation Priority based power-off during partial power loss
TWI640784B (zh) * 2018-04-24 2018-11-11 新唐科技股份有限公司 電壓偵測電路
US10956832B2 (en) 2018-06-22 2021-03-23 Platina Systems Corporation Training a data center hardware instance network
US10855093B2 (en) * 2018-07-25 2020-12-01 Lear Corporation Apparatus and method for monitoring batteries and storing data based on battery status
CN110308317B (zh) * 2019-07-26 2022-01-14 上海华虹宏力半导体制造有限公司 一种bod电路
CN116400127B (zh) * 2023-06-09 2023-09-05 拓尔微电子股份有限公司 欠压检测电路、电源管理芯片以及欠压检测方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5606511A (en) * 1995-01-05 1997-02-25 Microchip Technology Incorporated Microcontroller with brownout detection
US6420909B1 (en) * 1998-05-01 2002-07-16 Stmicroelectronics Limited Comparators
US7030668B1 (en) * 2003-06-24 2006-04-18 Xilinx, Inc. Voltage detector
CN1799197A (zh) * 2003-06-02 2006-07-05 阿纳洛格装置公司 欠压检测器
WO2009020535A1 (en) * 2007-08-08 2009-02-12 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices
CN101432747A (zh) * 2006-03-10 2009-05-13 爱特梅尔公司 欠压检测器系统以及方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4703191A (en) * 1985-12-09 1987-10-27 Control Technology, Inc. Reserve power source with power failure detection apparatus
JPH06265584A (ja) * 1993-03-11 1994-09-22 Nippondenso Co Ltd 半導体装置
US5564010A (en) * 1993-05-24 1996-10-08 Thomson Consumer Electronics, Inc. Reset signal generator, for generating resets of multiple duration
JPH08316798A (ja) * 1995-05-22 1996-11-29 Hitachi Ltd コンパレータ
US5581206A (en) * 1995-07-28 1996-12-03 Micron Quantum Devices, Inc. Power level detection circuit
US5943635A (en) * 1997-12-12 1999-08-24 Scenix Semiconductor Inc. System and method for programmable brown-out detection and differentiation
US6268764B1 (en) * 2000-02-18 2001-07-31 Microchip Technology Incorporated Bandgap voltage comparator used as a low voltage detection circuit
US6246626B1 (en) * 2000-07-28 2001-06-12 Micron Technology, Inc. Protection after brown out in a synchronous memory
ITRM20020322A1 (it) * 2002-06-07 2003-12-09 Micron Technology Inc Rivelatore di bassa tensione di alimentazione.
JP4047689B2 (ja) * 2002-10-03 2008-02-13 沖電気工業株式会社 パワーオンリセット回路
KR100539264B1 (ko) * 2004-05-15 2005-12-27 삼성전자주식회사 전원 전압 제거 감지 회로 및 디스플레이 장치
FR2871309B1 (fr) * 2004-06-02 2006-12-15 St Microelectronics Sa Circuit d'inhibition a faible consommation
US6972703B1 (en) * 2004-12-16 2005-12-06 Faraday Technology Corp. Voltage detection circuit
TWI255345B (en) * 2005-01-07 2006-05-21 Winbond Electronics Corp Low voltage detection circuit
US7693669B2 (en) * 2005-04-12 2010-04-06 Atmel Corporation Method and circuit for detecting a brown out condition
US7271624B2 (en) * 2005-06-29 2007-09-18 Broadcom Corporation Low-power supply voltage level detection circuit and method
US20070001721A1 (en) * 2005-07-01 2007-01-04 Chi-Yang Chen Power-on reset circuit
US20080012603A1 (en) * 2006-07-17 2008-01-17 Wadhwa Sanjay K Brown out detector
KR100656432B1 (ko) 2005-11-09 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 컬럼 선택신호 제어장치 및 방법
JP2008041884A (ja) * 2006-08-04 2008-02-21 Rohm Co Ltd 半導体集積回路およびそれを備えた電子機器
US7495875B2 (en) * 2007-06-05 2009-02-24 Fsp Technology Inc. Power abnormal protection circuit
JP2007274741A (ja) * 2007-07-05 2007-10-18 Renesas Technology Corp レベル判定回路
JP5010514B2 (ja) * 2008-01-24 2012-08-29 株式会社リコー 電圧検出回路
KR100915829B1 (ko) 2008-02-20 2009-09-07 주식회사 하이닉스반도체 반도체 집적회로의 데이터 출력 드라이버
JP2009281825A (ja) * 2008-05-21 2009-12-03 Sony Corp 電圧検出回路及び電圧検出方法
US8228100B2 (en) * 2010-01-26 2012-07-24 Freescale Semiconductor, Inc. Data processing system having brown-out detection circuit
US8253453B2 (en) * 2010-10-28 2012-08-28 Freescale Semiconductor, Inc. Brown-out detection circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5606511A (en) * 1995-01-05 1997-02-25 Microchip Technology Incorporated Microcontroller with brownout detection
US6420909B1 (en) * 1998-05-01 2002-07-16 Stmicroelectronics Limited Comparators
CN1799197A (zh) * 2003-06-02 2006-07-05 阿纳洛格装置公司 欠压检测器
US7030668B1 (en) * 2003-06-24 2006-04-18 Xilinx, Inc. Voltage detector
CN101432747A (zh) * 2006-03-10 2009-05-13 爱特梅尔公司 欠压检测器系统以及方法
WO2009020535A1 (en) * 2007-08-08 2009-02-12 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices

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