JP2007274741A - レベル判定回路 - Google Patents

Abstract

【課題】入力信号の論理レベルを正確に判定することが可能なレベル判定回路を提供する。
【解決手段】ＤＲＡＭ２の入力回路１４は、入力信号ＶＩの電位と参照電位ＶＲＤとの電位差を増幅する差動増幅回路２０と、差動増幅回路２０の出力信号の反転信号を出力するインバータ２６と、前サイクルの出力信号を保持するラッチ回路２９と、ラッチ回路２９の出力信号ＶＯＰに従って参照電位ＶＲＤを切換えるための抵抗素子３４，３５とを含む。したがって、前サイクルの入力信号ＶＩの論理レベルに応じて参照電位ＶＲＤを切換えるので、入力信号ＶＩの論理レベルを正確に判定することができる。
【選択図】図３

Description

この発明はレベル判定回路に関し、特に、入力信号の論理レベルを判定するレベル判定回路に関する。

従来より、半導体メモリや半導体ロジック回路などの半導体集積回路装置には、信号を入力するための入力回路が設けられている。高速かつ小振幅の信号を用いる場合は、入力回路の初段回路として差動増幅回路が使用される。差動増幅回路は、信号の電位と参照電位とを比較し、比較結果に応じた論理レベルの信号を内部に伝達する。

また、入力回路の応答速度の高速化を図るため、出力信号の論理レベルに応答して差動増幅回路の出力レベルを変化させる入力回路もある（たとえば、特許文献１参照）。

また、出力信号の論理レベルが変化したか否かに応じて２つの差動増幅回路のうちのいずれか一方の差動増幅回路を選択するように構成された入力回路もある（たとえば、特許文献２参照）。
特開平９−２７０７００号公報 米国特許第６１６０４２３号明細書

しかし、複数のメモリが同じデータバスに接続されたメモリシステムのように分岐の多いバス構成のシステムでは（図１参照）、分岐部で発生する反射などによって信号波形が歪み、メモリに入力される信号は階段状の波形になってしまう（図９参照）。このため、メモリでは入力信号の電位と入力回路のしきい値電位との間に十分な電圧マージンが確保されず、入力回路が入力信号の論理レベルを誤って判定する場合が多かった。

この波形の歪みはバスの物理的な構成（分岐の数・間隔、配線幅・間隔、配線遅延、ラインインピーダンスなど）によって決まるので、システムの性能を落とさずに波形歪みの発生を回避することは困難である。このため、波形歪みはバス構成をとるシステムでの低電圧化、高速化を阻害する要因となっていた。

それゆえに、この発明の主たる目的は、入力信号の論理レベルを正確に判定することが可能なレベル判定回路を提供することである。

この発明の一実施例のレベル判定回路は、複数期間の各期間ごとに第１の入力信号の論理レベルを判定するレベル判定回路であって、比較回路と遅延回路と設定回路とを備える。比較回路は、各期間ごとに第１の入力信号の電位と第２の入力信号の電位とを比較し、比較結果に応じた論理レベルの信号を出力する。遅延回路は、比較回路の出力信号を１期間分だけ遅延させる。設定回路は、遅延回路の出力信号と第３の入力信号の電位とに基づいて、次の期間における第２の入力信号の電位を設定する。

この発明の一実施例のレベル判定回路では、前の期間における第１の入力信号の論理レベルに応じて第２の入力信号の電位を切換えるので、入力信号の論理レベルを正確に判定することができる。

［実施の形態１］
図１は、この発明の実施の形態１によるメモリシステムの構成を示す回路ブロック図である。図１において、このメモリシステムは、コントローラ１と、複数（図では４つ）のＤＲＡＭ２とを備える。コントローラ１の信号端子１ａは信号線３の一方端に接続され、信号線３の他方端は並列終端抵抗素子４を介して終端電位ＶＴＴのラインに接続されている。信号線３のコントローラ１の近傍には直列終端抵抗素子５が介挿され、信号線３には４つのコネクタがそれぞれ所定位置に設けられている。各コネクタ７は、信号線６を介してＤＲＡＭ２の信号端子２ａに接続される。各信号線６には直列終端抵抗素子８が介挿されている。

通常時は、信号線３，６は終端電位ＶＴＴにされている。コントローラ１は、信号端子１ａを終端電位ＶＴＴよりも低い「Ｌ」レベルにすることによって「Ｌ」レベルの信号を各ＤＲＡＭ２に与え、信号端子１ａを終端電位ＶＴＴよりも高い「Ｈ」レベルにすることによって「Ｈ」レベルの信号を各ＤＲＡＭ２に与える。ＤＲＡＭ２は、信号端子２ａの電位変化を検出してコントローラ１からの信号を検知する。

なお実際には、コントローラ１の信号端子１ａおよびＤＲＡＭ２の信号端子２ａは複数組設けられており、それらの間を結ぶ信号線３，６も複数設けられている。複数の信号線３，６は双方向のバスを構成し、読出動作においてはＤＲＡＭ２の信号端子２ａからコントローラ１の信号端子１ａに信号が与えられる。また、終端抵抗素子５，８によって信号の反射が抑制されているが、信号の周波数が高くなると信号の反射の抑制が間に合わなくなり、波形の乱れが大きくなる。

図２は、図１に示したＤＲＡＭ２の概略構成を示すブロック図である。図２において、ＤＲＡＭ２は、入力回路１１〜１４、内部回路１５および出力回路１６を備える。入力回路１１〜１４は、それぞれコントローラ１からのクロック信号ＣＬＫ、制御信号ＣＮＴ、アドレス信号ＡＤＤおよびデータ信号ＤＩを内部回路１５に与える。

内部回路１５は、クロック信号ＣＬＫに同期して動作し、制御信号ＣＮＴによって制御される。内部回路１５は、書込動作時は、入力回路１４を介して与えられたデータ信号ＤＩを、アドレス信号ＡＤＤによって指定されたメモリセルに書込む。また内部回路１５は、読出動作時は、アドレス信号ＡＤＤによって指定されたメモリセルのデータ信号ＤＯを読出して出力回路１６に与える。出力回路１６は、内部回路１５からのデータ信号ＤＯをコントローラ１に与える。

図３は、図２に示した入力回路１４の構成を示す回路図である。図３において、この入力回路１４は、差動増幅回路２０、インバータ２６、ラッチ回路２９および抵抗素子３４，３５を含む。

差動増幅回路２０は、ＰチャネルＭＯＳトランジスタ２１，２２およびＮチャネルＭＯＳトランジスタ２３〜２５を含む。ＰチャネルＭＯＳトランジスタ２１，２２は、それぞれ電源電位ＶＤＤのラインとノードＮ２１，Ｎ２２と間に接続され、それらのゲートはそれぞれノードＮ２２に接続される。ＰチャネルＭＯＳトランジスタ２１，２２は、カレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタ２３，２４は、それぞれノードＮ２１，Ｎ２２とノードＮ２３との間に接続され、それらのゲートはそれぞれ入力信号ＶＩ（データ信号ＤＩ）および参照電位ＶＲＤを受ける。後述するが、参照電位ＶＲＤは、第１電位ＶＲＤＬ（たとえば０．８Ｖ）および第２電位ＶＲＤＨ（たとえば１．０Ｖ）のうちのいずれかの電位に切換えられる。ＮチャネルＭＯＳトランジスタ２５は、ノードＮ２３と接地電位ＧＮＤのラインとの間に接続され、そのゲートは参照電位ＶＲ（たとえば０．９Ｖ）を受ける。ＮチャネルＭＯＳトランジスタ２５は、定電流源を構成する。

ＮチャネルＭＯＳトランジスタ２４には、参照電位ＶＲＤに応じた値の電流が流れる。ＮチャネルＭＯＳトランジスタ２４とＰチャネルＭＯＳトランジスタ２２は直列接続され、ＰチャネルＭＯＳトランジスタ２１，２２はカレントミラー回路を構成しているので、ＰチャネルＭＯＳトランジスタ２１にはＮチャネルＭＯＳトランジスタ２４に流れる電流に応じた値の電流が流れる。入力信号ＶＩの電位が参照電位ＶＲＤよりも高い場合は、ＰチャネルＭＯＳトランジスタ２１に流れる電流よりもＮチャネルＭＯＳトランジスタ２３に流れる電流の方が大きくなってノードＮ２１のレベルが低下する。入力信号ＶＩの電位が参照電位ＶＲＤよりも低い場合は、ＰチャネルＭＯＳトランジスタ２１に流れる電流よりもＮチャネルＭＯＳトランジスタ２３に流れる電流の方が小さくなってノードＮ２１のレベルが上昇する。

インバータ２６は、ＰチャネルＭＯＳトランジスタ２７およびＮチャネルＭＯＳトランジスタ２８を含む。ＰチャネルＭＯＳトランジスタ２７は、電源電位ＶＤＤのラインと出力ノードＮ２７のラインとの間に接続され、そのゲートはノードＮ２１に接続される。ＮチャネルＭＯＳトランジスタ２８は、接地電位ＧＮＤのラインと出力ノードＮ２７との間に接続され、そのゲートはノードＮ２１に接続される。

ノードＮ２１のレベルが下降してインバータ２６のしきい値電位よりも低くなった場合は、ＮチャネルＭＯＳトランジスタ２８が非導通になるとともにＰチャネルＭＯＳトランジスタ２７が導通し、出力ノードＮ２７が「Ｈ」レベルになる。ノードＮ２１のレベルが上昇してインバータ２６のしきい値電位よりも高くなった場合は、ＰチャネルＭＯＳトランジスタ２７が非導通になるとともにＮチャネルＭＯＳトランジスタ２８が導通し、出力ノードＮ２７は「Ｈ」レベルになる。出力ノードＮ２７に現われる信号は、この入力回路１４の出力信号ＶＯとなる。信号ＶＯは、内部回路１５に入力されるとともにラッチ回路２９に与えられる。

ラッチ回路２９は、クロックトインバータ３０，３１およびインバータ３２，３３を含む。クロックトインバータ３０およびインバータ３２は、ノードＮ２７とＮ３２との間に直列接続される。クロックトインバータ３１は、インバータ３２の出力ノードと入力ノードとの間に接続される。ラッチ信号φＬは、インバータ３３を介してクロックトインバータ３０の制御ノードに入力されるとともに、クロックトインバータ３１の制御ノードに直接入力される。

信号φＬが「Ｌ」レベルの場合は、クロックトインバータ３１が非活性化されるとともにクロックトインバータ３０が活性化され、ノードＮ２７の信号がインバータ３０，３２を介してノードＮ３２に伝達される（スルー状態）。したがって、ノードＮ２７とＮ３２は同じ論理レベルになる。

信号φＬが「Ｌ」レベルから「Ｈ」レベルに立上げられると、クロックトインバータ３０は非活性化されるとともにクロックトインバータ３１が活性化され、ノードＮ３２のレベルがラッチされる（ホールド状態）。入力信号ＶＩおよび信号φＬはクロック信号ＣＬＫに同期して変化し、ノードＮ３２に現われる信号ＶＯＰは出力信号ＶＯを１クロックサイクルだけ遅延させた信号になる。

抵抗素子３４はノードＮ３２とＮチャネルＭＯＳトランジスタ２４のゲートとの間に接続され、抵抗素子３５はＮチャネルＭＯＳトランジスタ２４のゲートと参照電位ＶＲのノードとの間に接続される。抵抗素子３４の抵抗値Ｒ３４と抵抗素子３５の抵抗値Ｒ３５の比Ｒ３４：Ｒ３５は、特に限定されないが、以下の説明においては８：１に設定されている。

ノードＮ３２が「Ｈ」レベル（電源電位ＶＤＤ＝１．８Ｖ）の場合は、抵抗素子３４と３５の間のノード電位すなわち参照電位ＶＲＤはＶＲＤＨ＝０．９＋（１．８−０．９）／９＝１．０Ｖになる。ノードＮ３２が「Ｌ」レベル（接地電位ＧＮＤ＝０Ｖ）の場合は、参照電位ＶＲＤはＶＲＤＬ＝０．９×８／９＝０．８Ｖになる。

図４は、入力信号ＶＩの電位変化を示すタイムチャートである。図１で説明したようなメモリシステムでは、入力信号ＶＩの電位は前サイクルにおける入力信号ＶＩのレベルに応じて変化する。図４では、４つの電位変化曲線Ａ〜Ｄが例示されている。

図４において、時刻ｔ１では、曲線Ａ，Ｂは０．５Ｖ付近にあり、曲線Ｃ，Ｄは０．７Ｖ付近にある。このとき曲線Ａ〜Ｄはともに「Ｌ」レベルであるが、前のサイクルでは曲線Ａ，Ｂは「Ｌ」レベルであり、曲線Ｃ，Ｄは「Ｈ」レベルであったため、曲線Ａ，ＢとＣ，Ｄ間で電位差が生じている。

時刻ｔ１を経過すると、曲線Ａ，Ｃでは入力信号ＶＩは再度「Ｌ」レベルにされ、曲線Ｂ，Ｄでは入力信号ＶＩは「Ｈ」レベルに変化している。曲線Ａ，Ｃでは入力信号ＶＩは約０．５Ｖになり、曲線Ｂ，Ｄでは入力信号ＶＩは約１．１Ｖになる。このとき参照電位ＶＲＤは、前サイクル（時刻ｔ１以前）における入力信号ＶＩが「Ｌ」レベルであったので、第１電位ＶＲＤＬ＝ＶＲ−０．１Ｖ＝０．８Ｖになっている。入力信号ＶＩの電位が上昇中にしきい値電位ＶＩＨＬ＝０．８＋０．２５＝１．０５Ｖを超えた場合は入力信号ＶＩのレベルは「Ｈ」レベルであると判定し、入力信号ＶＩの電位が下降中にしきい値電位ＶＩＬＬ＝０．８−０．２５＝０．５５Ｖを超えた場合は入力信号ＶＩのレベルは「Ｌ」レベルであると判定する。したがって、入力信号ＶＩの論理レベルは正確に判定される。

図５は、入力信号ＶＩの電位変化を示す他のタイムチャートである。図５では、４つの電位変化曲線Ｅ〜Ｈが例示されている。図５において、時刻ｔ１以前では、曲線Ｅ，Ｆは１．１Ｖ付近にあり、曲線Ｇ，Ｈは１．３Ｖ付近にある。このとき曲線Ｅ〜Ｈはともに「Ｈ」レベルであるが、前のサイクルでは曲線Ｅ，Ｆは「Ｌ」レベルであり、曲線Ｇ，Ｈは「Ｈ」レベルであったため、曲線Ｅ，ＦとＧ，Ｈの間で電位差が生じている。

時刻ｔ１を経過すると、曲線Ｅ，Ｇでは入力信号ＶＩが再度「Ｈ」レベルにされ、曲線Ｆ，Ｈでは入力信号ＶＩは「Ｌ」レベルに変化している。曲線Ｅ，Ｇでは入力信号ＶＩは約１．３Ｖになり、曲線Ｆ，Ｈでは入力信号ＶＩは約０．７Ｖになる。このとき参照電位ＶＲＤは前サイクル（時刻ｔ１以前）における入力信号ＶＩが「Ｈ」レベルであったので、第２電位ＶＲＤＨ＝ＶＲ＋０．１Ｖ＝１．０Ｖになっている。入力信号ＶＩの電位が上昇中にしきい値電位ＶＩＨＨ＝１．０＋０．２５＝１．２５Ｖを超えた場合は入力信号ＶＩのレベルは「Ｈ」レベルであると判定し、入力信号ＶＩの電位が下降中にしきい値電位ＶＩＬＨ＝１．０−０．２５＝０．７５Ｖを超えた場合は入力信号ＶＩのレベルは「Ｌ」レベルであると判定する。したがって、この場合も入力信号ＶＩの論理レベルは正確に判定される。

また図６〜図８は、参照電位ＶＲＤおよび信号ＶＩ，ＶＯ，φＬ，ＶＯＰの関係を示すタイムチャートである。図６〜図８において、横軸の１目盛（たとえばｔ０〜ｔ１）が１クロックサイクルである。参照電位ＶＲＤおよび信号ＶＩ，ＶＯ，φＬ，φＶＯＰの各々は１クロックサイクル単位で切換えられる。

信号φＬは、クロックサイクルの遷移期間ごとに所定時間だけ「Ｌ」レベルにされる。信号φＬが「Ｌ」レベルの期間はラッチ回路２９はスルー状態になるので、信号ＶＯがラッチ回路２９を通過して信号ＶＯＰとなる。信号φＬが「Ｌ」レベルから「Ｈ」レベルに立上げられると、信号ＶＯＰのレベルがホールドされる。したがって、信号ＶＯＰは信号ＶＯを１クロックサイクルだけ遅延させた信号となる。

参照電位ＶＲＤは信号ＶＯＰに応答して変化する。信号ＶＯＰが「Ｈ」レベルになると参照電位ＶＲＤは比較的高い第１電位ＶＲＤＨになり、信号ＶＯＰが「Ｌ」レベルになると参照電位ＶＲＤは比較的低い第２電位ＶＲＤＬになる。

入力信号ＶＩの電位は、前サイクルにおける入力信号ＶＩの論理レベルの影響を受け、前サイクルにおいて入力信号ＶＩが「Ｈ」レベルの場合は比較的高い電位になり、前サイクルにおいて入力信号ＶＩが「Ｌ」レベルの場合は比較的低い電位になる。このように、入力信号ＶＩの電位と参照電位ＶＲＤはともに前サイクルにおける入力信号ＶＩの論理レベルに応じて変化するので、入力信号ＶＩの論理レベルを正確に判定することができる。

図６では、入力信号ＶＩの論理レベルが２クロックサイクルにわたって変化していない場合でも、入力信号ＶＩの論理レベルが正確に判定されることがわかる。図７では、入力信号ＶＩの論理レベルがランダムに変化する場合でも、入力信号ＶＩの論理レベルは正確に判定されることがわかる。図８では、入力信号ＶＩの論理レベルが１クロックサイクルごとに変化する場合でも、入力信号ＶＩの論理レベルが正確に判定されることがわかる。

この実施の形態１では、前サイクルにおける入力信号ＶＩの論理レベルに応じて参照電位ＶＲＤを切換えるので、動作周波数が高い場合でも入力信号ＶＩの論理レベルを正確に判定することができる。

なお、図３の入力回路１４からラッチ回路２９および抵抗素子３４，３５を除去し、参照電位ＶＲ（＝０．９Ｖ）をＮチャネルＭＯＳトランジスタ２４に直接入力した場合（比較例）は、入力信号ＶＩの論理レベルを正確に判定することはできない。

図９は、そのような場合における電位変化曲線Ａ〜Ｈと参照電位ＶＲとの関係を示すタイムチャートである。曲線Ａ〜Ｈは、図４および図５で示したものと同じである。この場合は参照電位ＶＲが０．９Ｖで固定されているため、差動増幅回路２０のＶＩＨは１．１５Ｖになり、ＶＩＬは０．６５Ｖになる。一方、入力信号ＶＩの論理レベルが前サイクルから変化した場合、たとえば時刻ｔ２においては曲線Ｂ，Ｄでは入力信号ＶＩは約１．１Ｖになり、曲線Ｆ，Ｈでは入力信号ＶＩは約０．７Ｖになる。したがって、入力信号ＶＩの論理レベルが前サイクルから変化した場合は、入力信号ＶＩがしきい値電位ＶＩＨ／ＶＩＬを超えないので入力信号ＶＩの論理レベルを正確に判定することはできない。

図１０は、そのような比較例において、参照電位ＶＲＤ、入力信号ＶＩおよび出力信号ＶＯの関係を示すタイムチャートである。参照電位ＶＲＤは、外部参照電位ＶＲに等しく、一定である。入力信号ＶＩの電位は、前サイクルにおける入力信号ＶＩの論理レベルに応じて変化する。入力信号ＶＩの論理レベルが前サイクルと同じ場合は入力信号ＶＩの論理レベルを判定することができるが、入力信号ＶＩの論理レベルが前サイクルと異なる場合は、入力信号ＶＩの論理レベルを判定することはできない。したがって、出力信号ＶＯのレベルが不安定になる。

［実施の形態２］
図１１は、この発明の実施の形態２による入力回路４０の構成を示す回路図である。図１１を参照して、この入力回路４０が図３の入力回路１４と異なる点は、抵抗素子３４，３５が除去されて差動増幅回路４１、インバータ４２および切換回路４３が追加されている点である。

差動増幅回路４１は、差動増幅回路２０と同じ構成である。差動増幅回路２０，４１のＮチャネルＭＯＳトランジスタ２５のゲートは、ともに参照電位ＶＲを受ける。差動増幅回路２０，４１のＮチャネルＭＯＳトランジスタ２４のゲートは、それぞれ参照電位ＶＲ１，ＶＲ２を受ける。参照電位ＶＲ，ＶＲ１，ＶＲ２は、特に限定されないが、以下の説明においてはそれぞれ０．９Ｖ、０．８Ｖ、１．０Ｖとする。差動増幅回路２０は、図４で説明した場合すなわち前サイクルの入力信号ＶＩが「Ｌ」レベルの場合に、入力信号ＶＩの論理レベルを判定するために使用される。差動増幅回路４１は、図５で説明した場合すなわち前サイクルの入力信号ＶＩが「Ｈ」レベルの場合に、入力信号ＶＩの論理レベルを判定するために使用される。差動増幅回路２０，４１の出力信号は、それぞれインバータ２６，４２に入力される。

切換回路４３は、インバータ４４およびＮＡＮＤゲート４５〜４７を含む。インバータ２６，４２の出力信号ＶＯ１，ＶＯ２は、それぞれＮＡＮＤゲート４５，４６の一方入力ノードに入力される。ＮＡＮＤゲート４５，４６の出力信号φ４５，φ４６は、ＮＡＮＤゲート４７に入力される。ＮＡＮＤゲート４７の出力信号が、この入力回路４０の出力信号ＶＯとなる。信号ＶＯはラッチ回路２９のインバータ３０に入力される。ラッチ回路２９の出力信号ＶＯＰは、インバータ４４を介してＮＡＮＤゲート４５の他方入力ノードに入力されるとともに、ＮＡＮＤゲート４６の他方入力ノードに直接入力される。

前サイクルの入力信号ＶＩが「Ｌ」レベルの場合すなわち信号ＶＯＰが「Ｌ」レベルの場合は、ＮＡＮＤゲート４６の出力信号φ４６が「Ｈ」レベルに固定され、インバータ２６の出力信号ＶＯ１がＮＡＮＤゲート４５，４７を通過して信号ＶＯとなる。

前サイクルの入力信号ＶＩが「Ｈ」レベルの場合すなわち信号ＶＯＰが「Ｈ」レベルの場合は、ＮＡＮＤゲート４５の出力信号φ４５が「Ｈ」レベルに固定され、インバータ４２の出力信号ＶＯ２がＮＡＮＤゲート４６，４７を通過して信号ＶＯとなる。

図１２は、入力回路４０の動作を示すタイムチャートであって、図７と対比される図である。図１２において、前サイクルにおいて入力信号ＶＩが「Ｌ」レベルの場合は入力信号ＶＩの電位が比較的低くなるので（たとえば時刻ｔ０〜ｔ１）、インバータ２６の出力信号ＶＯ１は確定するが、インバータ４２の出力信号ＶＯ２は不安定になる。このとき、信号ＶＯＰは「Ｌ」レベルになっているので、信号ＶＯ１，ＶＯ２のうちの信号ＶＯ１が切換回路４３で選択されて信号ＶＯとなる。なお、信号ＶＯ２のレベルが不安定になってもＮＡＮＤゲート４６の出力信号φ４６は「Ｈ」レベルに固定されるので、信号ＶＯに対する悪影響は生じない。

また、前サイクルにおいて入力信号ＶＩが「Ｈ」レベルの場合は入力信号ＶＩの電位が比較的高くなるので（たとえば時刻ｔ２〜ｔ３）、インバータ４２の出力信号ＶＯ２のレベルは確定するが、インバータ２６の出力信号ＶＯ１のレベルは不安定になる。このとき、信号ＶＯＰは「Ｈ」レベルなっているので、信号ＶＯ１，ＶＯ２のうちの信号ＶＯ２が切換回路４３で選択されて信号ＶＯとなる。なお、信号ＶＯ１のレベルが不安定になってもＮＡＮＤゲート４５の出力信号φ４５は「Ｈ」レベルに固定されるので、信号ＶＯに対する悪影響は生じない。

この実施の形態２では、比較的低い参照電位ＶＲ１を用いる差動増幅回路２０と比較的高い参照電位ＶＲ２を用いる差動増幅器回路４１とを設け、前サイクルの入力信号ＶＩの論理レベルに応じて差動増幅回路２０，４１のうちのいずれか一方の出力信号に基づいて入力回路４０の出力信号ＶＯを生成する。したがって、動作周波数が高い場合でも、入力信号ＶＩの論理レベルを正確に判定することができる。

なお、この実施の形態２では、異なる参照電位ＶＲ１，ＶＲ２を受ける２つの差動増幅回路２０，４１を設けたが、これに限るものではなく、しきい値電位が異なる２つの差動増幅回路を設ければ同じ効果が得られることは言うまでもない。たとえば、差動増幅回路２０，４１の代わりに、異なる基板電位を受ける２つの差動増幅回路を設けてもよいし、トランジスタサイズが異なる２つの差動増幅回路を設けてもよい。

［実施の形態３］
図１３は、この発明の実施の形態３による入力回路５０の構成を示す回路図である。図１３において、この入力回路５０が図３の入力回路１４と異なる点は、抵抗素子３４，３５が抵抗素子５１〜５４で置換されている点である。ＮチャネルＭＯＳトランジスタ２４のゲートには参照電位ＶＲ（＝０．９Ｖ）が与えられ、ノードＮ５１には基板電位ＶＢＢ（特に限定されないが、以下の説明においては−０．６Ｖとする）が与えられる。

抵抗素子５１，５２は、ノードＮ５１とＮチャネルＭＯＳトランジスタ２４のゲートとの間に直列接続される。抵抗素子５１の抵抗値Ｒ５１と抵抗素子５２の抵抗値Ｒ５２との比Ｒ５１：Ｒ５２は特に限定されないが、以下の説明においては１：５とする。したがって、抵抗素子５１と５２の間のノードの電位ＶＢＢ１は−０．３５Ｖになる。この電位ＶＢＢ１は、ＮチャネルＭＯＳトランジスタ２３の基板に与えられる。

抵抗素子５３，５４は、ノードＮ５１とラッチ回路２９の出力ノードＮ３２との間に直列接続される。抵抗素子５３の抵抗値Ｒ５３と抵抗素子５４の抵抗値Ｒ５４との比Ｒ５３：Ｒ５４はＲ５１とＲ５２の比に等しく、この場合は１：５に設定される。抵抗素子５３，５４の間のノードの電位ＶＢＢ２は、ラッチ回路２９の出力ノードＮ３２が「Ｌ」レベル（接地電位ＧＮＤ＝０Ｖ）の場合はＶＢＢ２＝ＶＢＢ２Ｌ＝−０．５Ｖになり、ラッチ回路２４の出力ノードＮ３２が「Ｈ」レベル（電源電位ＶＤＤ＝１．８Ｖ）の場合はＶＢＢ２＝ＶＢＢ２Ｈ＝−０．２Ｖになる。この電位ＶＢＢ２は、ＮチャネルＭＯＳトランジスタ２４の基板に与えられる。

ＮチャネルＭＯＳトランジスタのしきい値電位は、基板電位が低下するに従って上昇する。基板電位ＶＢＢ２がＶＢＢ２Ｌ＝−０．５Ｖの場合におけるＮチャネルＭＯＳトランジスタ２４のしきい値電位は、基板電位ＶＢＢ１が−０．３５ＶであるＮチャネルＭＯＳトランジスタ２３のしきい値電位よりも高い。基板電位ＶＢＢ２がＶＢＢ２Ｈ＝−０．２Ｖの場合におけるＮチャネルＭＯＳトランジスタ２４のしきい値電位は、基板電位ＶＢＢ１が−０．３５ＶであるＮチャネルＭＯＳトランジスタ２３のしきい値電位よりも低い。

したがって、ＮチャネルＭＯＳトランジスタ２４の基板電位ＶＢＢ２をＶＢＢ２Ｌ＝−０．５Ｖにすることは参照電位ＶＲを若干下げることと同じであり、ＮチャネルＭＯＳトランジスタ２４の基板電位ＶＢＢ２をＶＢＢ２Ｈ＝−０．２Ｖにすることは参照電位ＶＲを若干上げることと同じである。換言すると、ＮチャネルＭＯＳトランジスタ２４の基板電位ＶＢＢ２をＶＢＢ２Ｌ＝−０．５ＶにすることはＭＯＳトランジスタ２１，２２，２４からなる電流源の電流値を下げることと同じであり、ＮチャネルＭＯＳトランジスタ２４の基板電位ＶＢＢ２をＶＢＢ２Ｈ＝−０．２ＶにすることはＭＯＳトランジスタ２１，２２，２４からなる電流源の電流値を上げることと同じである。

図１４は、この入力回路５０の動作を示すタイムチャートである。ＮチャネルＭＯＳトランジスタ２４の基板電位ＶＢＢ２は、前サイクルの入力信号ＶＩが「Ｌ」レベルの場合すなわち信号ＶＯＰが「Ｌ」レベルの場合はＶＢＢ２Ｌ＝−０．５Ｖになり、前サイクルの入力信号ＶＩが「Ｈ」レベルの場合すなわち信号ＶＯＰが「Ｈ」レベルの場合はＶＢＢ２Ｈ＝−０．２Ｖになる。

前サイクルにおいて入力信号ＶＩが「Ｌ」レベルの場合は入力信号ＶＩの電位が比較的低くなるが（たとえば時刻ｔ０〜ｔ１）、このときＮチャネルＭＯＳトランジスタ２４の基板電位ＶＢＢ２を低くしてそのしきい値電位を上げ、ＭＯＳトランジスタ２１，２２，２４からなる電流源の電流値を減らして差動増幅回路２０のしきい値電位ＶＩＨ／ＶＩＬを下げるので、入力信号ＶＩの論理レベルを正確に判定することができる。

また、前サイクルにおいて入力信号ＶＩが「Ｈ」レベルの場合は入力信号ＶＩの電位は比較的高くなるが（たとえば時刻ｔ１〜ｔ２）、このときＮチャネルＭＯＳトランジスタ２４の基板電位ＶＢＢ２を高くしてそのしきい値電位を下げ、ＭＯＳトランジスタ２１，２２，２４からなる電流源の電流値を増やして差動増幅回路２０のしきい値電位ＶＩＨ／ＶＩＬを上げるので、入力信号ＶＩの論理レベルを正確に判定することができる。

この実施の形態３では、前サイクルにおける入力信号ＶＩの論理レベルに応じてＮチャネルＭＯＳトランジスタ２３，２４の基板電位ＶＢＢ１，ＶＢＢ２の高低関係を切換えるので、動作周波数が高い場合でも入力信号ＶＩの論理レベルを正確に判定することができる。

［実施の形態４］
図１５は、この発明の実施の形態４による入力回路６０の構成を示す回路図である。図１５を参照して、この入力回路６０が図１３の入力回路５０と異なる点は、インバータ６１が追加されている点である。インバータ６１および抵抗素子５２，５１は、ラッチ回路２９の出力ノードＮ３２とノードＮ５１との間に直列接続される。抵抗素子５１の抵抗値Ｒ５１と抵抗素子５２の抵抗値Ｒ５２との比Ｒ５１：Ｒ５２は特に限定されないが、以下の説明においては１：１１に設定される。抵抗素子５３の抵抗値Ｒ５３と抵抗素子５４の抵抗値Ｒ５４との比Ｒ５３：Ｒ５４はＲ５１とＲ５２の比と等しく、この例の場合は１：１１に設定される。また、基板電位ＶＢＢは、−０．６Ｖとしている。

ラッチ回路２９の出力ノードＮ３２が「Ｌ」レベル（接地電位ＧＮＤ＝０Ｖ）の場合は、基板電位ＶＢＢ１，ＶＢＢ２はそれぞれＶＢＢＨ＝−０．４Ｖ，ＶＢＢＬ＝−０．５５Ｖになる。ラッチ回路２９の出力ノードＮ３２が「Ｈ」レベル（電源電位ＶＤＤ＝１．８Ｖ）の場合は、基板電位ＶＢＢ１，ＶＢＢ２はそれぞれＶＢＢＬ＝−０．５５Ｖ，ＶＢＢＨ＝−０．４Ｖになる。

図１６は、この入力回路６０の動作を示すタイムチャートである。前サイクルにおいて入力信号ＶＩが「Ｌ」レベルの場合は入力信号ＶＩの電位が比較的低くなるが（たとえば時刻ｔ０〜ｔ１）、このときＮチャネルＭＯＳトランジスタ２３の基板電位ＶＢＢ１を高くしてＮチャネルＭＯＳトランジスタ２３のしきい値電位を下げるとともにＮチャネルＭＯＳトランジスタ２４の基板電位ＶＢＢ２を低くしてＮチャネルＭＯＳトランジスタ２４のしきい値電位を上げ、差動増幅回路２０のしきい値電位ＶＩＨ／ＶＩＬを下げるので、入力信号ＶＩの論理レベルを正確に判定することができる。

また、前サイクルにおいて入力信号ＶＩが「Ｈ」レベルの場合は入力信号ＶＩの電位が比較的高くなるが（たとえば時刻ｔ１〜ｔ２）、このときＮチャネルＭＯＳトランジスタ２３の基板電位ＶＢＢ１を低くしてＮチャネルＭＯＳトランジスタ２３のしきい値電位を上げるとともにＮチャネルＭＯＳトランジスタ２４の基板電位ＶＢＢ２を高くしてＮチャネルＭＯＳトランジスタ２４のしきい値電位を下げ、差動増幅回路２０のしきい値電位ＶＩＨ／ＶＩＬを上げるので、入力信号ＶＩの論理レベルを正確に判定することができる。

この実施の形態４では、前サイクルにおける入力信号ＶＩの論理レベルに応じてＮチャネルＭＯＳトランジスタ２３，２４の基板電位ＶＢＢ１，ＶＢＢ２の高低関係を切換えるので、動作周波数が高い場合でも入力信号ＶＩの論理レベルを正確に判定することができる。

［実施の形態５］
図１７は、この発明の実施の形態５による入力回路７０の構成を示す回路図である。図１７を参照して、この入力回路７０が図３の入力回路１４と異なる点は、差動増幅回路２０が差動増幅回路７１で置換され、抵抗素子３０，３５が除去され、インバータ７４が追加されている点である。

差動増幅回路７１は、差動増幅回路２０にＰチャネルＭＯＳトランジスタ７２，７３を追加し、ＰチャネルＭＯＳトランジスタ２１のサイズをＰチャネルＭＯＳトランジスタ２２のサイズよりも小さくしたものである。ＰチャネルＭＯＳトランジスタ７２，７３は、電源電位ＶＤＤのラインとノードＮ２１との間に直列接続される。ラッチ回路２９の出力信号ＶＯＰは、インバータ７４を介してＰチャネルＭＯＳトランジスタ７２のゲートに入力される。ＰチャネルＭＯＳトランジスタ７３のゲートは、ノードＮ２２に接続される。ＮチャネルＭＯＳトランジスタ２４のゲートは、参照電位ＶＲを受ける。ＰチャネルＭＯＳトランジスタ２１と７３のサイズの和は、ＰチャネルＭＯＳトランジスタ２２のサイズよりも大きい。ＰチャネルＭＯＳトランジスタ７２のサイズはＰチャネルＭＯＳトランジスタ７３のサイズよりも十分に大きい。

信号ＶＯＰが「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ７２が非導通になり、２つのＰチャネルＭＯＳトランジスタ２１，２２のみでカレントミラー回路が構成される。このとき、ＰチャネルＭＯＳトランジスタ２１のサイズがＰチャネルＭＯＳトランジスタ２２のサイズよりも小さいので、ＰチャネルＭＯＳトランジスタ２１に流れる電流はＰチャネルＭＯＳトランジスタ２２に流れる電流よりも小さくなる。換言すると、ＰチャネルＭＯＳトランジスタ２１，２２,７２,７３からなるカレントミラー回路の電流比（ミラー比）が１よりも小さくなってＰチャネルＭＯＳトランジスタ２１に流れる電流が減少する。これにより、図３の入力回路１４において参照電位ＶＲＤが低下してＰチャネルＭＯＳトランジスタ２１に流れる電流が減少することと同じ効果が得られる。

信号ＶＯＰが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ７２が導通し、ＰチャネルＭＯＳトランジスタ２１，２２，７３でカレントミラー回路が構成される。このとき、ＰチャネルＭＯＳトランジスタ２１と７３のサイズの和がＰチャネルＭＯＳトランジスタ２２のサイズよりも大きいので、ＰチャネルＭＯＳトランジスタ２１と７３を流れる電流の和はＰチャネルＭＯＳトランジスタ２２を流れる電流よりも大きくなる。換言すると、ＰチャネルＭＯＳトランジスタ２１，２２,７２,７３からなるカレントミラー回路の電流比が１よりも大きくなってＰチャネルＭＯＳトランジスタ２１に流れる電流が増加する。これにより、図３の入力回路１４において参照電位ＶＲＤが上昇してＰチャネルＭＯＳトランジスタ２１に流れる電流が増加することと同じ効果が得られる。

この実施の形態５では、前サイクルにおける入力信号ＶＩの論理レベルに応じて、カレントミラー回路のトランジスタサイズの比を変えるので、動作周波数が高い場合でも入力信号ＶＩの論理レベルを正確に判定することができる。

［実施の形態６］
図１８は、この発明の実施の形態６による入力回路８０の構成を示す回路図である。図１８を参照して、この入力回路８０が図３の入力回路１４と異なる点は、抵抗素子３４，３５が除去され、インバータ２６がインバータ８１で置換されている点である。

インバータ８１は、インバータ２６にＰチャネルＭＯＳトランジスタ８２，８３を追加して、ＰチャネルＭＯＳトランジスタ２７の導通抵抗値Ｒ２７をＮチャネルＭＯＳトランジスタ２８の導通抵抗値Ｒ２８よりも大きくしたものである。ＰチャネルＭＯＳトランジスタ８２，８３は、電源電位ＶＤＤのラインとノードＮ２７との間に直列接続される。ＰチャネルＭＯＳトランジスタ８２のゲートはラッチ回路２９の出力信号ＶＯＰを受け、ＰチャネルＭＯＳトランジスタ８３のゲートはＰチャネルＭＯＳトランジスタ２７のゲートに接続される。ＰチャネルＭＯＳトランジスタ２７，８３の導通抵抗値Ｒ２７×Ｒ８３／（Ｒ２７＋Ｒ８３）はＮチャネルＭＯＳトランジスタ２８の導通抵抗値Ｒ２８よりも小さい。ＰチャネルＭＯＳトランジスタ８２の導通抵抗値Ｒ８２は、ＰチャネルＭＯＳトランジスタ８３の導通抵抗値Ｒ８３に比べて十分に小さい。ＮチャネルＭＯＳトランジスタ２４のゲートは、参照電位ＶＲを受ける。

信号ＶＯＰが「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ８２が導通し、インバータ８１がＰチャネルＭＯＳトランジスタ２７，８３およびＮチャネルＭＯＳトランジスタ２８から構成される。このとき、並列接続されたＰチャネルＭＯＳトランジスタ２７，８３の導通抵抗値Ｒ２７×Ｒ８３／（Ｒ２７＋Ｒ８３）はＮチャネルＭＯＳトランジスタ２８の導通抵抗値Ｒ２８よりも小さいので、インバータ８１のしきい値電位ＶＴＨはＶＤＤ／２よりも高くなる。これにより、図３の入力回路１４において参照電位ＶＲＤを下げて入力信号ＶＩの電位が低いところで差動反転動作が行なわれるようにしたことと同じ効果が得られる。

信号ＶＯＰが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ８２が非導通になり、インバータ８１がＰチャネルＭＯＳトランジスタ２７およびＮチャネルＭＯＳトランジスタ２８から構成される。このとき、ＰチャネルＭＯＳトランジスタ２７の導通抵抗値Ｒ２７はＮチャネルＭＯＳトランジスタ２８の導通抵抗値Ｒ２８よりも大きいので、インバータ８１のしきい値電位ＶＴＨはＶＤＤ／２よりも低くなる。これにより、図３の入力回路１４において参照電位ＶＲＤを上げ、入力信号ＶＩの電位が高いところで差動反転動作が行なわれるようにしたことと同じ効果が得られる。

この実施の形態６では、前サイクルにおける入力信号ＶＩの論理レベルに応じてインバータ８１のしきい値電位ＶＴＨを切換えるので、動作周波数が高い場合でも入力信号ＶＩの論理レベルを正確に判定することができる。

［実施の形態７］
図１９は、この発明の実施の形態７による入力回路９０の構成を示す回路図である。図１９を参照して、入力回路９０が図３の入力回路１４と異なる点は、抵抗素子３４，３５が除去され、抵抗素子９１，９２およびインバータ９３が追加されている点である。

入力信号ＶＩは、抵抗素子９１を介してＮチャネルＭＯＳトランジスタ２３のゲートに与えられる。インバータ９３および抵抗素子９２は、ラッチ回路２９の出力ノードＮ３２とＮチャネルＭＯＳトランジスタ２３のゲートとの間に直列接続される。抵抗素子９１の抵抗値Ｒ９１と抵抗素子９２の抵抗値Ｒ９２との比Ｒ９１：Ｒ９２は特に限定されないが、以下の説明においては１：９に設定されている。ＮチャネルＭＯＳトランジスタ２４のゲートは、参照電位ＶＲを受ける。

信号ＶＯＰが「Ｌ」レベルの場合は、インバータ９３の出力ノードが「Ｈ」レベル（電源電位ＶＤＤ＝１．８Ｖ）になる。また図４で示したように、入力信号ＶＩの「Ｈ」レベルおよび「Ｌ」レベルはそれぞれ約１．１Ｖおよび約０．５Ｖになる。したがって、ＮチャネルＭＯＳトランジスタ２３のゲートに現われる信号ＶＩＤの「Ｈ」レベルは１．１＋（１．８−１．１）／１０＝１．１７Ｖになり、信号ＶＩＤの「Ｌ」レベルは０．５＋（１．８−０．５）／１０＝０．６３Ｖになる。このとき差動増幅回路２０のＶＩＨ，ＶＩＬはそれぞれ１．１５Ｖ，０．６５Ｖであるから差動増幅回路２０の出力レベルが確定する。

信号ＶＯＰが「Ｈ」レベルの場合は、インバータ９３の出力ノードが「Ｌ」レベル（接地電位ＧＮＤ＝０Ｖ）になる。また図５で示したように、入力信号ＶＩの「Ｈ」レベルおよび「Ｌ」レベルはそれぞれ約１．３Ｖおよび約０．７Ｖになる。したがって、信号ＶＩＤの「Ｈ」レベルは１．３×９／１０＝１．１７Ｖになり、信号ＶＩＤの「Ｌ」レベルは０．７×９／１０＝０．６３Ｖになる。このとき差動増幅回路２０のＶＩＨ，ＶＩＬはそれぞれ１．１５Ｖ，０．６５Ｖであるから差動増幅回路２０の出力レベルは確定する。

図２０は、この入力回路９０の動作を示すタイムチャートである。この図２０から、信号ＶＩＤの「Ｈ」レベルがＶＩＨよりも高くなり、信号ＶＩＤの「Ｌ」レベルがＶＩＬよりも低くなることがわかる。

この実施の形態７では、前サイクルにおける入力信号ＶＩの論理レベルに応じて入力信号ＶＩＤの電位を補正するので、動作周波数が高い場合でも入力信号ＶＩの論理レベルを正確に判定することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるメモリシステムの全体構成を示す回路ブロック図である。 図１に示したＤＲＡＭの構成を示すブロック図である。 図２に示した入力回路の構成を示す回路図である。 図３に示した入力回路の動作を示すタイムチャートである。 図３に示した入力回路の動作を示す他のタイムチャートである。 図３に示した入力回路の動作を示すさらに他のタイムチャートである。 図３に示した入力回路の動作を示すさらに他のタイムチャートである。 図３に示した入力回路の動作を示すさらに他のタイムチャートである。 図３に示した入力回路の効果を説明するためのタイムチャートである。 図３に示した入力回路の効果を説明するための他のタイムチャートである。 この発明の実施の形態２による入力回路の構成を示す回路図である。 図１１に示した入力回路の動作を示すタイムチャートである。 この発明の実施の形態３による入力回路の構成を示す回路図である。 図１３に示した入力回路の動作を示すタイムチャートである。 この発明の実施の形態４による入力回路の構成を示す回路図である。 図１５に示した入力回路の動作を示すタイムチャートである。 この発明の実施の形態５による入力回路の構成を示す回路図である。 この発明の実施の形態６による入力回路の構成を示す回路図である。 この発明の実施の形態７による入力回路の構成を示す回路図である。 図１９に示した入力回路の動作を示すタイムチャートである。

符号の説明

１ コントローラ、２ ＤＲＡＭ、３，６ 信号線、４，５，８，３４，３５，５１〜５４，９１，９２ 抵抗素子、７ コネクタ、１１〜１４，４０，５０，６０，７０，８０，９０ 入力回路、１５ 内部回路、１６ 出力回路、２０，４１，７１ 差動増幅回路、２１，２２，２７，７２，７３，８２，８３ ＰチャネルＭＯＳトランジスタ、２３〜２５，２８ ＮチャネルＭＯＳトランジスタ、２６，３２，３３，４２，４４，６１，７４，８１，９３ インバータ、２９ ラッチ回路、３０，３１ クロックトインバータ、４３ 切換回路、４５〜４７ ＮＡＮＤゲート。

Claims (3)

1. 複数期間の各期間ごとに第１の入力信号の論理レベルを判定するレベル判定回路であって、
   各期間ごとに前記第１の入力信号の電位と第２の入力信号の電位とを比較し、比較結果に応じた論理レベルの信号を出力する比較回路と、
   前記比較回路の出力信号を１期間分だけ遅延させる遅延回路と、
   前記遅延回路の出力信号と第３の入力信号の電位とに基づいて、次の期間における前記第２の入力信号の電位を設定する設定回路とを備える、レベル判定回路。
2. 前記設定回路は、前記遅延回路の出力信号の電位と前記第３の入力信号の電位との電位差を分圧し、前記第２の入力信号として出力する分圧回路を含む、請求項１に記載のレベル判定回路。
3. 前記比較回路は、
   前記第１の入力信号の電位と前記第２の入力信号の電位との電位差を増幅する差動増幅回路と、
   予め定められたしきい値電位を有し、前記差動増幅回路の出力信号の電位が前記しきい値電位よりも高い場合は第１の電位レベルの信号を出力し、前記しきい値電位よりも低い場合は前記第１の電位レベルよりも低い第２の電位レベルの信号を出力するインバータ回路とを含み、
   前記設定回路は、前記インバータ回路の出力信号が前記第１の電位レベルの場合は、前記第３の信号の電位を所定の電圧だけ降圧させて前記第２の信号を生成し、前記インバータ回路の出力信号が前記第２の電位レベルの場合は、前記第３の信号の電位を所定の電圧だけ昇圧させて前記第２の信号を生成する昇圧／降圧回路を含む、請求項１に記載のレベル判定回路。

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