JPH11340801A

JPH11340801A - ヒステリシス付加型比較回路

Info

Publication number: JPH11340801A
Application number: JP15000498A
Authority: JP
Inventors: Katsumi Arisaka; 克已有坂
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-05-29
Filing date: 1998-05-29
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】ヒステリシス特性のスレショールド電圧を、
電圧の上昇時と下降時とで別々に設定することにより、
チョッパ型コンパレータを用いたヒステリシス付加型比
較回路の対ノイズ性を向上させる。【解決手段】複数のレジスタ５３、５４に保持された
データを選択的にＤＡ変換器４２へ入力し、比較アナロ
グ電圧を形成する。チョッパ型コンパレータＣＨで被比
較アナログ入力電圧と比較アナログ電圧とを比較して、
比較結果をフリップフロップＤＦＦに保持し、その出力
でレジスタ５３、５４を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はヒステリシス付加型
比較回路に関するものであり、例えば、電子写真式複写
機の電源制御やモータ制御に好適な用途を持つ。

【０００２】

【従来の技術】ヒステリシス付加型比較回路の適用例の
一つとして、図３に示す電源制御回路に使用されている
コンパレータ１６があり、コンパレータ１６は電源回路
の出力を安定化させるために、電源の出力電圧を所定の
電圧（図３では定電圧１５）と比較しその差を誤差電圧
として検出しＰＷＭ（パルス幅変調）生成部１７へ与え
ることにより電源の出力ＤＣＶ０を希望する電圧値にな
るように制御している。

【０００３】以下、図３の回路構成を用いて従来のヒス
テリシス付加型比較回路の適用例説明する。

【０００４】＜電源の回路構成＞図３に示す回路構成に
おいて、１はＡＣ入力端子、２から５は整流ダイオード
でブリッジ構成で全波整流をする。６は１次側平滑コン
デンサ、７はトランス、８はスイッチング・トランジス
タである。９と１０は整流用のダイオード、１１は２次
側平滑用のコイル、１２は２次側平滑コンデンサ、１３
と１４は出力電圧を分圧し制御電圧を検出する制御電圧
検出用の抵抗、１５はＤＡ変換器等で構成されるコンパ
レータで参照するための定電圧発生源、１６はコンパレ
ータ、１７はＰＷＭ（パルス幅変調）生成部、１８は１
次側と２次側とを電気的に分離しつつ信号を伝達するフ
ォト・アイソレータ、１９はＤＣ電源電圧出力端子であ
る。

【０００５】＜電源の動作＞図３の電源回路の動作は次
のようになる。入力端子１から入力されたＡＣ電圧は、
整流ダイオード２から５で構成されるダイオードブリッ
ジで整流され、その後、平滑コンデンサ６である程度平
滑したあと、トランス７の１次巻線の一方の端子に与え
られる。トランス７の１次巻線の反対の端子は、トラン
ジスタ８のコレクタに接続されている。従って、トラン
ジスタ８がオン（ＯＮ）しない間はトランス７に電流が
流れないので、トランス７の２次側の巻線に電圧が発生
しない。実際の動作時は、トランジスタ８がオン／オフ
（ＯＮ／ＯＦＦ）を繰り返し、その結果トランス７の２
次側に電圧が発生する。

【０００６】トランス７の２次側に発生した電圧は、ダ
イオード９、１０、とコイル１１ならびに２次側のコン
デンサ１２の働きにより、整流、平滑化された定電圧
が、出力端子１９に出力される。

【０００７】定電圧出力は、２つの抵抗１３と１４によ
り分割され、コンパレータ１６の＋側入力に制御電圧Ｖ
ｆとして与えられる。また、コンパレータ１６の−側入
力には、定電圧発生源１５からの比較基準電圧Ｖｒが与
えられる。

【０００８】ここで、制御電圧Ｖｆが比較基準電圧Ｖｒ
より大きい場合は、論理”１”（以下Ｈとする）、小さ
い場合は論理”０”（以下Ｌとする）という比較結果を
コンパレータ１６が出力し、ＰＷＭ生成部１７に送られ
る。

【０００９】ＰＷＭ生成部１７では、比較結果を参照
し、比較結果がＨならばＰＷＭ波のＨの幅を減少させ、
比較結果がＬならばＰＷＭ波のＨの幅を増加させる。こ
のとき、１回の演算での増加／減少の時間幅をΔとす
る。

【００１０】ＰＷＭ生成部１７で生成されたＰＷＭ波
は、フォト・アイソレータ１８の発光部である発光ダイ
オードに与られる。発光ダイオードよりの光出力は、対
応するフォト・アイソレータ１８の受光部であるフォト
・トランジスタに与えられ、フォト・トランジスタは、
トランジスタ８をドライブし、オンにするので、トラン
ス７の１次側の巻き線に電流を流すことになる。

【００１１】従って、ＰＷＭ波のＨの幅が大きいほど、
トランジスタ８はオンの状態が長くなり、トランス７の
１次側から２次側にエネルギーが伝達されることにな
る。

【００１２】次に安定化電源の制御の動作を図４のタイ
ミングチャートを用いて説明する。・信号＜Ａ＞電源の出力電圧を示しており、電源投入時、最初出力電
圧が０Ｖから所望の電圧までに立ち上がる様子を示して
いる。・信号＜Ｂ＞制御電圧Ｖｆを示している。信号＜Ｂ＞は、信号＜Ａ＞
を抵抗１３と１４を用い抵抗分割した値である。図４の
信号＜Ｂ＞における点線は定電圧源１５の出力のＤＣ電
圧、すなわち、比較基準電圧Ｖｒを示している。・信号＜Ｃ＞ＶｆとＶｒをコンパレータ１６により比較した比較結果
出力を示す。・信号＜Ｄ＞コンパレータ１６からの結果に基づいて、ＰＭＷ波形生
成部１７がその出力として、ＰＷＭ波形の幅を変化させ
ていることを示している。・信号＜Ｅ＞ＰＷＭ波形のＨの幅の変化している状態、すなわち、Ｐ
ＷＭ波形のＨの幅が増加しているか滅少しているかを示
している。

【００１３】図５は、図３のコンパレータ１６を構成す
る従来のヒステリシス付加型のチョッパ型コンパレータ
の回路構成例である。８ビットのレジスタ３１とＤＡ
変換器２２による比較入力（定電圧源１５に相当する）
と、被比較入力を入力とするチョッパ型コンパレータＣ
Ｈを、図７のＰＷＭ生成部１７と同一のチップ上に集
積しやすいようで構成した例である。以下図５に示す
回路構成図を用いて、ヒステリシス付加型のチョッパ型
コンパレータの従来の例について説明する。

【００１４】＜構成＞図５の従来のコンパレータの回路
構成に於いて、２０がチョッパ型コンパレータの＋入力
端子、２１が−入力端子、２２が８ビットのＤＡ変換
器、２３から２５はスイッチであり、これらのスイッチ
は制御入力がＨのとき導通し、Ｌのとき遮断する（非導
通になる）スイッチである。２６はコンデンサ、２７は
インバータであり、このインバータはＰ型ＭＯＳトラン
ジスタ２７ａとＮ型ＭＯＳトランジスタ２７ｂとで構成
されている。２８はインバータ、２９はＤフリップフロ
ップ（ＤＦＦ）、３０は比較結果を出力する出力端子で
ある。また、３１は、図示していないＣＰＵにより所定
の定電圧にするべく、所定のディジタルデータが書き込
まれる８ビットのレジスタである。

【００１５】＜動作＞図６は、図５の従来のコンパレー
タ回路の動作を示すタイミングチャート図である。以下
図６を参照し、図５の回路の動作を説明する。（１）φ１＝Ｈ，φ２＝Ｌの期間（ｉの期間）この期間、スイッチ２３は遮断し、スイッチ２４は導通
する。したがって、コンデンサ２６の左側の端子に印加
される電圧は、ＤＡ変換器２２の出力する電圧Ｖｒが印
加される。電圧∨ｒは、事前に図示していないＣＰＵに
よりレジスタ３１へ所定のディジタルデータを書き込む
ことにより与えられる。書き込まれた８ビットで示され
る所定のデジタルデータの値は、ＤＡ変換器２２のデジ
タル入力として与えられている。

【００１６】一方、スイッチ２５も導通しているため、
２つのＭＯＳトランジスタで構成されているインバータ
２７の入力と出力が接続されていることになりる。その
結果、コンデンサ２６の右側の端子には、２つのトラン
ジスタ２７ａと２７ｂとで決定されるところの閾値（ス
レショールド電圧）Ｖｔｈが与えられる。（２）φ１＝Ｌ，φ２＝Ｈの期間（ｉｉの期間）この期間、スイッチ２３は導通し、スイッチ２４は遮断
する。したがって、コンデンサ２６の左側の端子の電圧
は入力端子２０からの電圧Ｖｆが与えられる。一方、ス
イッチ２５は遮断しているので、インバータ２７へのみ
接続されることになり、入力インピーダンスは極めて大
きく、従って、コンデンサ２６の右側の端子の電圧Ｖｘ
はコンデンサ２６に蓄えられた電荷によって定まる電圧
になる。（３）大小判定期間（１）でコンデンサ２６に蓄えられる電荷量は、Ｃ・（Ｖｒ−Ｖｔｈ）であり、期間（２）では、コンデンサ２６の電荷量はＣ・（Ｖｆ−Ｖｘ）という式が成り立つ。しかし、期間（２）ではスイッチ
２５が遮断されているため、コンデンサ２６の電荷の移
動がないので、コンデンサ２６の電荷は保存されてい
る。従って、期間（１）と、期間（２）の電荷量は等し
く、次の式が成り立つ。

【００１７】Ｖｒ−Ｖｔｈ＝Ｖｆ−Ｖｘ即ち、Ｖｘ−Ｖｔｈ＝Ｖｆ−Ｖｒと変形できる。ここで、Ｖｘ−Ｖｒ＞０なら、インバータ２７の出力はＬＶｘ−Ｖｒ＜０なら、インバータ２７の出力はＨとなる。すなわち、Ｖｆ＞Ｖｒのとき、インバータ２８の出力はＨＶｆ＜Ｖｒのとき、インバータ２８の出力はＬと定まる。

【００１８】この結果を、ラッチパルスφ３の立ち上が
りにてＤＦＦ２９にラッチし、保持するち、出力端子３
０には、Ｖｆ＞Ｖｒのときには、ＨＶｆ＜Ｖｒのときには、Ｌという結果が出力される。

【００１９】

【発明が解決しようとする課題】上述した従来では、Ｐ
ＷＭ生成部ではコンパレータの出力が、ＬであるかＨで
あるかということに対応して、ＰＷＭ生成部により、出
力のＨの幅（時間）をΔずつ増加するか、減少するかの
制御をしている。したがって、ノイズ等の原因によって
不必要にコンパレータの出力がＬまたはＨに変化する
と、それに対応してＰＷＭ出力が変化してしまい、結果
として、出力リップルが大きくなってしまうことにな
る。

【００２０】そこで、ノイズの影響を受けにくくするた
め、コンパレータの入力にヒステリシス特性を持たせる
ことで、コンパレータの出力を安定にさせる手法が提案
されている。たとえば、特開平６−１６９２３９の「コ
ンパレータ回路」等にヒステリシス特性を所有するコン
パレータの回路構成が記述されている。しかしこの場
合、ヒステリシス特性をアナログ回路で実現しているた
めに、後段のＰＷＭ生成部とあわせて１つのＩＣとして
集積する場合、アナログ回路とデジタル回路が混在する
ことになる。したがって、その設計と評価、および動作
時におけるノイズ等の影響が少なくなるように動作させ
ることは容易ではない。更に、従来例で示したような、
チョッパ型コンパレータは、ＩＣに集積することに適し
ていない。

【００２１】また、チョッパ型コンパレータでは、スレ
ショールド電圧を切り替え、ヒステリシス特性を付加す
る例が特開平６−６９７９９の「並列型アナログ／デジ
タル変換器」にみられるが、これは、本来のスレショー
ルド電圧に対し、ＧＮＤ側の一方向にのみスレショール
ド電圧を固定量シフトするものであり、設定に自由度が
ないものとなっている。

【００２２】従って、本発明の課題はヒステリシス特性
のスレショールド電圧を電圧の上昇時と下降時とで自由
に設定することにより、ノイズの影響を受け難くしたヒ
ステリシス付加型比較回路を提供するところにある。

【００２３】

【課題を解決するための手段】本発明の課題は、保持す
る値を選択的に出力する出力手段と、この選択された値
をＤＡ変換するＤＡ変換器と、ＤＡ変換されたアナログ
値とレベルが変化する被比較アナログ入力電圧とを比較
するチョッパ型コンパレータと、この比較結果を保持す
る保持器と、該保持器に保持された値で出力手段の出力
値を選択する選択手段とを、備えたヒステリシス付加型
比較回路によって達成される。

【００２４】また、本発明の課題は、複数のレジスタ
と、該複数のレジスタに保持されたデータを選択的にＤ
Ａ変換器へ伝達する複数のバッファと、選択されたデー
タを入力とし比較アナログ電圧として出力するＤＡ変換
器と、被比較アナログ入力電圧と比較アナログ電圧とを
比較するチョッパ型コンパレータと、比較結果を保持す
る比較結果保持手段とを備え、比較結果保持手段の出力
に基づきバッファを選択し、複数のレジスタにセットさ
れたデータを選択的にＤＡ変換器へ伝達することにより
達成されるヒステリシス付加型比較回路によって達成さ
れる。

【００２５】また、チョッパ型コンパレータの電荷蓄積
用のコンデンサの第１の電極は、第１のスイッチを介し
て被比較アナログ入力電圧に接続し、第２のスイッチを
介して比較アナログ電圧に接続し、コンデンサの第２の
電極はインバータに接続し、更にインバータの出力と入
力を導通させる第３のスイッチを備え、充電期間には、
所定の期間、第２のスイッチと第３のスイッチを導通さ
せ、インバータの入力と出力を接続し、コンデンサを比
較アナログ電圧とインバータのスレショールド電圧で充
電し、比較期間には、第１のスイッチと第３のスイッ
チを遮断し、第１のスイッチを導通し所定の期間経過
後、被比較アナログ電圧と比較アナログ電圧との比較結
果を比較結果保持手段に保持し、比較結果保持手段の出
力によりバッファを選択することによりレジスタを選択
し、更に、充電期間と比較期間は補動作をし、比較結果
を比較結果保持手段に比較結果を保持した後、再び充電
期間を開始するように構成される。

【００２６】更に、複数のレジスタは第１のレジスタと
第２のレジスタとの２つのレジスタであって、比較結果
保持手段の出力が偽であるか、真であるかによりバッフ
ァを選択し、レジスタの一方を選択することを特徴とす
る。

【００２７】また、第１と第２の２つのレジスタに保持
されるデータは、第２のレジスタに保持されたデータを
ＤＡ変換器にてアナログ電圧に変換した値が、第１のレ
ジスタに保持されたデータをＤＡ変換器にてアナログ電
圧よりも小さいことを特徴とする。

【００２８】

【発明の実施の形態】以下本発明の実施の形態を添付図
を参照して詳細に説明する。

【００２９】＜構成＞本発明の実施の形態１でのコンパ
レータ回路周辺のブロック図１において、４０は制御電
圧（Ｖｆとする）が入力されるチョッパ型コンパレータ
の＋（プラス）の入力端子、４１が比較基準電圧（ＶＤ
１、ＶＤ２とする）が入力される−（マイナス）の入力
端子である。４２が８ビットのＤＡ変換器、４３、４
４、４５はスイッチ、４６はコンデンサ、４７はインバ
ータで、Ｐ型ＭＯＳトランジスタ４７ａとＮ型ＭＯＳト
ランジスタ４７ｂにより構成されている。４８はインバ
ータで、４９はＤフリップフロップ（ＤＦＦ）、５０は
図３におけるＰＷＭ生成部１７に接続される比較結果の
出力端子、５１と５２は８ビット用の３ステート・バッ
ファで、５１は制御入力がＬのときに、５２は制御入力
がＨのときに、８ビットの入力信号を各々８ビットの出
力端子に出力し、それ以外では、出力端子が高インピー
ダンスになる。５３と５４はそれぞれ８ビットのレジス
タで、図示していないＣＰＵにより値が書き込まれる。

【００３０】＜動作＞図１に示す回路の動作を図２を参
照して説明する。（Ｉの期間）Ｉの期間は初期の段階であり、ＤＦＦ４９
はＬであるとする。最初に、ＤＦＦ４９の出力はＬなの
で、バッファ５１の入力信号が出力され、バッファ５２
は高インピーダンスとなっている。従って、レジスタ５
３にセットされたデータ（Ｄ１とする）がＤＡ変換器４
２に与えられ、データＤ１に対応した電圧ＶD1が、ＤＡ
変換器４２の出力として出力される。

【００３１】従って、電圧ＶＤ１が、コンパレータの比
較基準電圧として、−（マイナス）の入力端子４１に入
力される。また、比較電圧Ｖｆは＋（プラス）の入力端
子４０に入力される。

【００３２】以上の条件でコンパレータが動作する。コ
ンパレータの詳細な動作は、従来例と同様なので省略す
る。比較結果としては、Ｖｆに対するＶＤ１の比較結果
の条件に対する比較結果（出力端子５０）は、Ｖｆ＞ＶD1 のとき、ＨＶｆ＜ＶD1 のとき、Ｌとなる。

【００３３】初期の時点で、Ｖｆ＝０Ｖから始まるとす
ると、図２に示すように、出力端子５０での値はＬとな
り、しばらくの間、出力端子５０はＬを出力している。
従って、ＰＷＭ波形のＨの幅が順次増加し、図３でいう
ＤＣ電源の出力端子１９に出力される出力電圧ＶＯも上
昇する。（図２のα部分参照）出力電圧ＶＯは、抵抗１３，１４により抵抗分割され、
図１のコンパレータの＋（プラス）入力４０に与えられ
るので、コンパレータの制御電圧Ｖｆ（＝Ｖｉｎ）も上
昇しする。制御電圧Ｖｉｎのプラス側４０の入力と比較
電圧ＶＤ１のマイナス側４１の入力と、出力端子５０の
出力との関係は、プラス側の入力４０に入力される制御
電圧Ｖｆが上昇すると、出力端子５０への出力は、Ｖｉｎ＞ＶＤ１条件で、Ｈとなり、期間IIに移る。（図２のβ点以降の部分）（IIの期間）次に、出力端子５０の出力がＬからＨになったので、図
２のβ点以降の部分ではＤＦＦ４９の出力５０がＨとな
るので、バッファ２１は高インピーダンスとなり、バッ
ファ５２の入力が出力される。

【００３４】即ち、ＤＡ変換器４２にはレジスタ５４の
データ（Ｄ２とする）が与えられ、データＤ２に対応し
た電圧（ＶＤ２とする）ＤＡ変換器より出力される。
（図２のγ部分） IIの期間では、電圧ＶＤ２が比較基準電圧となる。この
ときの比較結果の出力（端子）５０は、ＶｆとＶＤ２に
従って、Ｖｆ＞ＶＤ２のとき、Ｈとなる。

【００３５】IIの期間では、記出力端子５０の出力がＨ
であるので、ＰＷＭ波形の幅は順次減少して行き、従っ
て、ＤＣ電源出力電圧は減少する。従って、図３におけ
る抵抗１３，１４により抵抗分割された制御電圧も低下
し、出力端子５０は、Ｖｆ＜ＶＤ２の条件で、Ｌとな
り、IIIの期間へ移る。（δの点以降）その結果、ＰＷＭ波形のＨの幅が減少から増加に転じる
とともに、バッファ５１の入力が出力され、バッファ５
２は、高インピーダンスとなる。すなわち、レジスタ５
３のデータ即ち、データＤ２がＤＡ変換器４２に与えら
れる。（図２のε部分）以後、IIとIIIに期間が繰返され、対応する動作が繰り
返される。

【００３６】ここで、ＶＤ２＜ＶＤ１となるようにデータＤ１，Ｄ２を設定しておくと、閥値
幅（ＶＤ１−ＶＤ２）のヒステリシスが実現されること
になる。

【００３７】

【発明の効果】本発明は、ヒステリシス特性のスレショ
ールド電圧を、電圧の上昇時と下降時とで別々に自由に
設定できるので、ノイズの影響を受け難くしたヒステリ
シス付加型比較回路を提供できる．特に、コンデンサを
入力とするチョッパ型コンパレータを使用した回路に顕
著な効果をもたらす。更に、制御対象の特性にあわせて
スレショールド電圧を設定できるので自由度のあるヒス
テリシス特性を持つヒステリシス付加型比較回路を提供
できる。

【００３８】

【図面の簡単な説明】

【図１】本発明の実施の形態１の回路構成図である。

【図２】本発明の実施の形態１の動作を示すタイミング
チャートである。

【図３】ヒステリシス付加型比較回路の適用例の回路構
成図である。

【図４】図３の動作を示すタイミングチャートである。

【図５】従来例におけるチョッパ型コンパレータの回路
構成図である。

【図６】従来のコンパレータ回路の動作を示すタイミン
グチャートである。

【符号の説明】

ＣＨチョッパ型コンパレータ４０制御電圧入力端子４１比較基準電圧４３、４４、４５スイッチ５３、５４レジスタ

Claims

【特許請求の範囲】

【請求項１】保持する値を選択的に出力する出力手段
と、この選択された値をＤＡ変換するＤＡ変換器と、Ｄ
Ａ変換されたアナログ値とレベルが変化する被比較アナ
ログ入力電圧とを比較するチョッパ型コンパレータと、
この比較結果を保持する保持器と、該保持器に保持され
た値で前記出力手段の出力値を選択する選択手段とを、
備えたヒステリシス付加型比較回路。
【請求項２】複数のレジスタと、該複数のレジスタに
保持されたデータを選択的にＤＡ変換器へ伝達する複数
のバッファと、選択されたデータを入力とし比較アナロ
グ電圧として出力するＤＡ変換器と、被比較アナログ入
力電圧と比較アナログ電圧とを比較するチョッパ型コン
パレータと、比較結果を保持する比較結果保持手段とを
備え、比較結果保持手段の出力に基づきバッファを選択し、複
数のレジスタにセットされたデータを選択的にＤＡ変換
器へ伝達することを特徴とするヒステリシス付加型比較
回路。
【請求項３】チョッパ型コンパレータの電荷蓄積用の
コンデンサの第１の電極は、第１のスイッチを介して被
比較アナログ入力電圧に接続し、第２のスイッチを介し
て比較アナログ電圧に接続し、コンデンサの第２の電極
はインバータに接続し、更にインバータの出力と入力を
導通させる第３のスイッチを備え、充電期間には、所定の期間、第２のスイッチと第３のス
イッチを導通させ、インバータの入力と出力を接続し、
コンデンサを比較アナログ電圧とインバータのスレショ
ールド電圧で充電し、比較期間には、第１のスイッチと第３のスイッチを遮断
し、第１のスイッチを導通し所定の期間経過後、被比較
アナログ電圧と比較アナログ電圧との比較結果を比較結
果保持手段に保持し、比較結果保持手段の出力によりバッファを選択すること
によりレジスタを選択し、更に、充電期間と比較期間は補動作をし、比較結果を比
較結果保持手段に比較結果を保持した後、再び充電期間
を開始することを特徴とする請求項２記載のヒステリシ
ス付加型比較回路。
【請求項４】複数のレジスタは第１のレジスタと第２
のレジスタとの２つのレジスタであって、比較結果保持
手段の出力が偽であるか、真であるかによりバッファを
選択し、レジスタの一方を選択することを特徴とする請
求項２又は３項に記載のヒステリシス付加型比較回路。
【請求項５】第１と第２の２つのレジスタに保持され
るデータは、第２のレジスタに保持されたデータをＤＡ変換器にてア
ナログ電圧に変換した値が、第１のレジスタに保持され
たデータをＤＡ変換器にてアナログ電圧よりも小さいこ
とを特徴とする請求項４記載のヒステリシス付加型比較
回路。