JPH01245610A - ヒステリシスコンパレータ回路 - Google Patents
ヒステリシスコンパレータ回路Info
- Publication number
- JPH01245610A JPH01245610A JP63072272A JP7227288A JPH01245610A JP H01245610 A JPH01245610 A JP H01245610A JP 63072272 A JP63072272 A JP 63072272A JP 7227288 A JP7227288 A JP 7227288A JP H01245610 A JPH01245610 A JP H01245610A
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- JP
- Japan
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- circuit
- clock
- input terminal
- terminal
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- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 238000009499 grossing Methods 0.000 abstract description 4
- 101150052012 PPP1R14B gene Proteins 0.000 abstract 1
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はヒステリシスコンパレータ回路に関する。
従来のアナログ回路でのヒステリシスコンパレータ回路
は、第２図に示すように、逆相入力端か入力端子５に接
続され出力端が出力端子６に接続される演算増幅器１ａ
と、演算増幅器］ａの正相入力端と出力端間に挿入され
る抵抗Ｒ４と、演算増幅器１１の正相入力端と接地端子
間に挿入される抵抗Ｒ３とがら構成されていた。
は、第２図に示すように、逆相入力端か入力端子５に接
続され出力端が出力端子６に接続される演算増幅器１ａ
と、演算増幅器］ａの正相入力端と出力端間に挿入され
る抵抗Ｒ４と、演算増幅器１１の正相入力端と接地端子
間に挿入される抵抗Ｒ３とがら構成されていた。
上述した従来のヒステリシスコンパレータ回路は、アナ
ログ回路であるので、スイッチトキャパシタフィルタを
ロールオフフィルタとして信号をＩＩ Ｉ ＩＩ及び“
０パのデータに変換するコンパレータ回路においては、
スイッチトキャパシタフィルタとヒステリシスコンパレ
ータ回路との間には、スイッチトキャパシタフィルタの
出力に含才れるクロック成分を除去するためにスムージ
ングフィルタが必要となり、特に、半導体集積回路上に
実現する場合には、一般にＲｃアクティブフィルタ構成
とするが、このときに抵抗とキャパシタの占める面積が
大きくなるという欠点がある。又、抵抗とキャパシタそ
れぞれの設計値からのばらつきを考慮して設計する必要
があるので、設計工数が多くかかるという欠点がある。
ログ回路であるので、スイッチトキャパシタフィルタを
ロールオフフィルタとして信号をＩＩ Ｉ ＩＩ及び“
０パのデータに変換するコンパレータ回路においては、
スイッチトキャパシタフィルタとヒステリシスコンパレ
ータ回路との間には、スイッチトキャパシタフィルタの
出力に含才れるクロック成分を除去するためにスムージ
ングフィルタが必要となり、特に、半導体集積回路上に
実現する場合には、一般にＲｃアクティブフィルタ構成
とするが、このときに抵抗とキャパシタの占める面積が
大きくなるという欠点がある。又、抵抗とキャパシタそ
れぞれの設計値からのばらつきを考慮して設計する必要
があるので、設計工数が多くかかるという欠点がある。
本発明のヒステリシスコンパレータ［８は、−端が入力
端子に接続される第１のクロックで駆動される第］のス
イッチと、一端か前記第１のスイッチの他端に接続され
前記第１のクロックと重なり合わない第２のクロックで
駆動される第２のスイッチと、一方の電極が前記第１及
び第２のスイッチの接続節点に接続されるキャパシタと
、逆相入力端が前記キャパシタの他方の電極に接続され
正相入力端が接地端子に接続される演算増幅器と、該演
算増幅器の前記逆相入力端と出力端間に挿入され前記第
２のクロックで駆動される第３のスイッチと、最先端の
入力端が前記演算増幅器の出力端に接続される縦続接続
された偶数個の第１のインバータと、入力端が前記第１
のインバータの最後尾の出力端に接続され前記第１のク
ロックの逆相クロックで駆動されるフリップフロップと
、入力端が前記フリップフロップの出力端に接続され出
力端が出力端子に接続される第２のインバータと、一端
が前記第２のインバータの出力端に接続され他端が接地
端子に接続され分圧節点が前記第２のスイッチの他端に
接続される分圧抵抗とを含んで構成される。
端子に接続される第１のクロックで駆動される第］のス
イッチと、一端か前記第１のスイッチの他端に接続され
前記第１のクロックと重なり合わない第２のクロックで
駆動される第２のスイッチと、一方の電極が前記第１及
び第２のスイッチの接続節点に接続されるキャパシタと
、逆相入力端が前記キャパシタの他方の電極に接続され
正相入力端が接地端子に接続される演算増幅器と、該演
算増幅器の前記逆相入力端と出力端間に挿入され前記第
２のクロックで駆動される第３のスイッチと、最先端の
入力端が前記演算増幅器の出力端に接続される縦続接続
された偶数個の第１のインバータと、入力端が前記第１
のインバータの最後尾の出力端に接続され前記第１のク
ロックの逆相クロックで駆動されるフリップフロップと
、入力端が前記フリップフロップの出力端に接続され出
力端が出力端子に接続される第２のインバータと、一端
が前記第２のインバータの出力端に接続され他端が接地
端子に接続され分圧節点が前記第２のスイッチの他端に
接続される分圧抵抗とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１′図は本発明の一実施例の回路図である。
第１図に示すように、一端が入力端子５に接続される第
１のクロックΦ１で駆動される第１のスイッチＳ１と、
一端がスイッチｓ１の他端に接続されタロツクΦｌと重
なり合わない第２のクロックΦ２で駆動される第２のス
イ・くチｓ２と、一方の電極がスイッチＳ１及びｓ２の
接□続節点に接続されるキャパシタＣ１と、逆相、入力
端「−」がキャパシタＣ１の他方の電極に接続され正相
入力端１”＋Ｊが接地端子に接続される演算増幅器１と
、演算増幅器１の逆相入力端と出力端間に挿入されクロ
ックΦ２で駆動される第３のスイッチｓ３と、最先端の
入力端が演算増幅器１の出力端に接続される縦続接続さ
れた偶数個の竿１のインバータ２からなるインバータ群
２ａと、入力端がインバータ群２．の最後尾の出力端に
ｉ続されクロックΦ１の逆相クロック不−１で駆動され
るフリップフロップ３と、入力端がフリップフロップ３
の出力端に接続され出力端が出力端子６に接続される第
２のインバータ４と、一端がインバータ４の出力端に接
続され他端が接地端子に接続され分圧節点がスイッチＳ
２の他端に接続される抵抗Ｒｔ＆びＲ２から成る分圧抵
抗とを含んで構成される。
１のクロックΦ１で駆動される第１のスイッチＳ１と、
一端がスイッチｓ１の他端に接続されタロツクΦｌと重
なり合わない第２のクロックΦ２で駆動される第２のス
イ・くチｓ２と、一方の電極がスイッチＳ１及びｓ２の
接□続節点に接続されるキャパシタＣ１と、逆相、入力
端「−」がキャパシタＣ１の他方の電極に接続され正相
入力端１”＋Ｊが接地端子に接続される演算増幅器１と
、演算増幅器１の逆相入力端と出力端間に挿入されクロ
ックΦ２で駆動される第３のスイッチｓ３と、最先端の
入力端が演算増幅器１の出力端に接続される縦続接続さ
れた偶数個の竿１のインバータ２からなるインバータ群
２ａと、入力端がインバータ群２．の最後尾の出力端に
ｉ続されクロックΦ１の逆相クロック不−１で駆動され
るフリップフロップ３と、入力端がフリップフロップ３
の出力端に接続され出力端が出力端子６に接続される第
２のインバータ４と、一端がインバータ４の出力端に接
続され他端が接地端子に接続され分圧節点がスイッチＳ
２の他端に接続される抵抗Ｒｔ＆びＲ２から成る分圧抵
抗とを含んで構成される。
スイッチ８１〜Ｓ３．キャパシタｃ１及び演算増幅器１
から成る回路はコンパレータ回路であるが、クロックΦ
ｌとクロックΦ２とは互いに重なり合わないようにスリ
ットがおいており、このスリットのためにコンパレータ
回路は誤動作する。
から成る回路はコンパレータ回路であるが、クロックΦ
ｌとクロックΦ２とは互いに重なり合わないようにスリ
ットがおいており、このスリットのためにコンパレータ
回路は誤動作する。
従って、コンパレータ回路の後に縦続接続された偶数個
のインバータ２がら成るインバータ群２ａとフリップフ
ロップ３がら成るホールド回路を付加し、クロックΦ１
が“１″の時の入力端子５からの入力信号の値をサンプ
ルホールドしている。
のインバータ２がら成るインバータ群２ａとフリップフ
ロップ３がら成るホールド回路を付加し、クロックΦ１
が“１″の時の入力端子５からの入力信号の値をサンプ
ルホールドしている。
従って、このホールド回路にインバータ４を付加して出
力端子６の接続すれば、入力端子５と出力端子６間は逆
相のコンパレータ回路を楕成する。ここでスイッチＳ２
を介して演算増幅器１に供給される基準電圧値は分圧抵
抗の抵抗Ｒ】と抵抗Ｒ２との分圧比によって決まるから
、インバータ４の出力電圧をＶ。Ｈ（高レベル時の出力
電圧）及びＶ。Ｌ（低レベル時の出力電圧）とすると、
ヒステリシス幅ｖＴＨは式（１）のように示される。
力端子６の接続すれば、入力端子５と出力端子６間は逆
相のコンパレータ回路を楕成する。ここでスイッチＳ２
を介して演算増幅器１に供給される基準電圧値は分圧抵
抗の抵抗Ｒ】と抵抗Ｒ２との分圧比によって決まるから
、インバータ４の出力電圧をＶ。Ｈ（高レベル時の出力
電圧）及びＶ。Ｌ（低レベル時の出力電圧）とすると、
ヒステリシス幅ｖＴＨは式（１）のように示される。
従って、式（１）で示されるビステリシス幅ＶＴＩ＋は
前述した第２図の従来のヒステリシスコンパレータ回路
のヒステリシス幅と等価になる。
前述した第２図の従来のヒステリシスコンパレータ回路
のヒステリシス幅と等価になる。
以上説明したように本発明は、アナログ回路からスイッ
ヂトキャパシタ型のヒステリシスコンパレータ回路とす
るこにより、半導体集積回路上に回路を実現する場合ス
ムージンクフィルタを設けることを要ぜす、従って、半
導体チップサイズを小さくできる効果がある。
ヂトキャパシタ型のヒステリシスコンパレータ回路とす
るこにより、半導体集積回路上に回路を実現する場合ス
ムージンクフィルタを設けることを要ぜす、従って、半
導体チップサイズを小さくできる効果がある。
又、設計上で素子のばらつきに対する特別の考慮を払う
ことを要しないので、設計期間を短縮できる効果がある
。
ことを要しないので、設計期間を短縮できる効果がある
。
第１図は本発明の一実施例の回路図、第２図は従来のヒ
ステリシスコンパレータ回路の一例の回路図である。 １．１ａ・・演算増幅器、２，４・・・インバータ、２
、、・・・インバータ群、３・・・フリップフロップ、
５・・・入力端子、６・・・出力端子、Ｃ１・・・キャ
パシタ、Ｒ１−Ｒ４・・・抵抗、８１〜Ｓ３・・・スイ
ッチ、Φ１ 、 ｏ、 、Φ２・・・クロック。
ステリシスコンパレータ回路の一例の回路図である。 １．１ａ・・演算増幅器、２，４・・・インバータ、２
、、・・・インバータ群、３・・・フリップフロップ、
５・・・入力端子、６・・・出力端子、Ｃ１・・・キャ
パシタ、Ｒ１−Ｒ４・・・抵抗、８１〜Ｓ３・・・スイ
ッチ、Φ１ 、 ｏ、 、Φ２・・・クロック。
Claims (1)
- 一端が入力端子に接続される第１のクロックで駆動され
る第１のスイッチと、一端が前記第１のスイッチの他端
に接続され前記第１のクロックと重なり合わない第２の
クロックで駆動される第２のスイッチと、一方の電極が
前記第１及び第２のスイッチの接続節点に接続されるキ
ャパシタと、逆相入力端が前記キャパシタの他方の電極
に接続され正相入力端が接地端子に接続される演算増幅
器と、該演算増幅器の前記逆相入力端と出力端間に挿入
され前記第２のクロックで駆動される第３のスイッチと
、最先端の入力端が前記演算増幅器の出力端に接続され
る縦続接続された偶数個の第１のインバータと、入力端
が前記第１のインバータの最後尾の出力端に接続され前
記第１のクロックの逆相クロックで駆動されるフリップ
フロップと、入力端が前記フリップフロップの出力端に
接続され出力端が出力端子に接続される第２のインバー
タと、一端が前記第２のインバータの出力端に接続され
他端が接地端子に接続され分圧節点が前記第２のスイッ
チの他端に接続される分圧抵抗とを含むことを特徴とす
るヒステリシスコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072272A JPH0834416B2 (ja) | 1988-03-25 | 1988-03-25 | ヒステリシスコンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072272A JPH0834416B2 (ja) | 1988-03-25 | 1988-03-25 | ヒステリシスコンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245610A true JPH01245610A (ja) | 1989-09-29 |
| JPH0834416B2 JPH0834416B2 (ja) | 1996-03-29 |
Family
ID=13484483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072272A Expired - Lifetime JPH0834416B2 (ja) | 1988-03-25 | 1988-03-25 | ヒステリシスコンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834416B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03185915A (ja) * | 1989-12-14 | 1991-08-13 | Nec Corp | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 |
| JP2006303923A (ja) * | 2005-04-20 | 2006-11-02 | Sharp Corp | 回路装置およびこれを備えた電子機器 |
| JP2007274741A (ja) * | 2007-07-05 | 2007-10-18 | Renesas Technology Corp | レベル判定回路 |
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202120A (en) * | 1981-06-08 | 1982-12-10 | Nippon Denso Co Ltd | Chopper type mos comparator |
| JPS62122315A (ja) * | 1985-11-21 | 1987-06-03 | Nec Corp | スイツチトキヤパシタ回路 |
-
1988
- 1988-03-25 JP JP63072272A patent/JPH0834416B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202120A (en) * | 1981-06-08 | 1982-12-10 | Nippon Denso Co Ltd | Chopper type mos comparator |
| JPS62122315A (ja) * | 1985-11-21 | 1987-06-03 | Nec Corp | スイツチトキヤパシタ回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03185915A (ja) * | 1989-12-14 | 1991-08-13 | Nec Corp | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 |
| JP2006303923A (ja) * | 2005-04-20 | 2006-11-02 | Sharp Corp | 回路装置およびこれを備えた電子機器 |
| JP2007274741A (ja) * | 2007-07-05 | 2007-10-18 | Renesas Technology Corp | レベル判定回路 |
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834416B2 (ja) | 1996-03-29 |
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