JPH01255313A - スイッチト・キャパシタ型ヒステリシスコンパレータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヒステリシスコンパレータ回路に関し、特に半
導体集積回路上に実現されるスイッチト・キャパシタ型
のヒステリシスコンパレータ回路に関する。

〔従来の技術〕

従来、アナログ回路におけるヒステリシスコンパレータ
回路はオペアンプおよび抵抗を用いた回路で実現されて
いる。

第２図はかかる従来の一例を説明するためのヒステリシ
スコンパレータ回路図である。

第２図に示すように、このヒステリシスコンパレータは
、入力端子１に一側を接続したオペアンプ２の＋側を抵
抗Ｒ１を介して接地し、且つこの抵抗Ｒ１からオペアン
プ２の出力端子５に抵抗Ｒ２を接続して構成されている
。

かかるヒステリシスコンパレータ回路のヒステリシス幅
は、一般に となることが知られている。尚、■ｏＨはハイレベル時
の出力電圧、ＶＯＬはローレベル時の出力電圧である。

〔発明が解決しようとする課題〕

上述した従来のヒステリシスコンパレータ回路はアナロ
グ回路であるので、スイッチトキャバシタフィルタをロ
ールオフフィルタとし且つ信号を１．０のデータに変換
するコンパレータ回路においては、スイッチトキャパシ
タ型フィルタとヒステリシスコンパレータ回路との間に
スイッチトキャパシタフィルタの出力に含まれるクロッ
ク成分を除去するためのスムージングフィルタが必要と
なる。特に、これを半導体集積回路上に実現する場合に
は、一般にＲＣアクデイプフィルタ構成とするが、これ
は抵抗とキャパシタの面積が大きくなること、および抵
抗とキャパシタのそれぞれのばらつきを考慮してＲＣア
クティブフィルタを設計する必要があること等の欠点が
ある。

〔課題を解決するための手段〕

本発明のスイッチト・キャパシタ型ヒステリシスコンパ
レータ回路は、入力回路に接続され第一のクロックで駆
動される第一のスイッチと前記第一のスイッチの反対の
端子に接続されるキャパシタとこのキャパシタの反対の
端子に逆相入力端子と接続し且つ正相入力端子をグラン
ドに接続するオペアンプと前記第一のスイッチの反対の
端子に接続され前記第一のクロックとは互いに重なり合
わない第二のクロックで駆動される第二のスイッチと前
記オペアンプの出力端子と逆相入力端子間に接続され前
記第二のクロックで駆動される第三のスイッチとを有す
るコンパレータ回路と、前記オペアンプ出力に偶数個が
直列接続されるインバータとこのインバータおよび出力
端子間に接続され前記第一のクロックの逆相クロックで
駆動されるフリップフロップとを有するホールド回路と
、前記フリップフロップ出力に接続され前記第一のクロ
ックで駆動される第四のスイッチとこの第四のスイッチ
および前記第二のスイッチのそれぞれ反対側の端子間に
直列接続される第二および第三のキャパシタとこれら第
二、第三のキャパシタの接続点およびグランド間に接続
される第四のキャパシタと前記第二のキャパシタおよび
前記第四のスイッチの接続点とグランド間並びに前記第
二。

第三のキャパシタ接続点とグランド間にそれぞれ第二の
クロックで駆動される第五および第六のスイッチとを有
する分圧帰還回路とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を説明するためのスイッチト
・キャパシタ型ヒステリシスコンパレータ回路図である
。

第１図に示すように、かかるヒステリシスコンパレータ
回路は入力端子１側に設けられたクロックφ１で駆動さ
れるスイッチＳ１（以下同様に奇数スイッチはクロック
φ１で駆動）およびスイッチＳ２（以下同様に偶数スイ
ッチはクロックφ２で駆動）、Ｓ４とキャパシタＣＯと
オペアンプ２から成るコンパレータ回路６と、オペアン
プ２の出力に偶数個が直列接続されたインバータ３とこ
のインバータ３に入力側りが、また出力側Ｑが出力端子
５にそれぞれ接続され且つクロックφ１の逆相クロック
φ１が供給されるフリップフ口ップ４からなるホールド
回路７と、フリップフロップ４の出力をコンパレータ回
路６の一側入力に分圧して帰還するためのキャパシタＣ
１，Ｃ２，Ｃ３とスイッチＳ３．Ｓ５　（タロツクφ１
駆動）とスイッチＳ６．Ｓ８　（クロックφ２駆動）か
らなる分圧帰還回路８と、入力端子１に接続されたスイ
ッチＳＩＯとキャパシタＣ４とスイッチＳ１とキャパシ
タＣ４の両端にグランドとの間に接続されスイッチＳ７
とＳ１２からなる入力側回路とで構成されている。

尚、スイッチＳ１は入力側回路とコンパレータ回路６と
に共用されている。

次に、このしステリシスコンパレータ回路の動作につい
て説明する。

まず、クロックφ１とクロックφ２とは互いに重なり合
わないようにスリットがおいており、このスリットのた
めに回路は誤動作するので、この誤動作を防ぐためにコ
ンパレータ回路６の後にホールド回路７を付加し、クロ
ックφ１の時の入力の値をサンプルホールドしている。

このサンプルホールド回Ｆｌ＠　７の出力を出力端子５
に接続しであるので、入力端子１と出力端子５間は逆相
のコンパレータ回路を構成することになる。

ここで、スイッチＳ２を介して供給される基準電圧は同
じく逆相である上、キャパシタＣ１゜Ｃ２，Ｃ３の分圧
比によって決まるので、フリップフロップ回路４の出力
電圧をＶＯＨ（ハイレベル時出力電圧）、ＶＯＬ（ロー
レベル時出力電圧）とし且つキャパシタＣ４の値をＣ４
＝Ｃ１とすれ番二ハイレベル時の基準電圧値は、 ローレベル時の基準電圧値は、 となる、尚、■へＧはアナロググランド電圧（電源電圧
のほぼ半分の電圧）値を表わす。

従って、ヒステリミス幅ｖＴＨは、 となり、キャパシタＣ１と０２と０３の比で決定される
。

一方、第２図の従来例で説明したヒステリシスコンパレ
ータ回路のヒステリシス幅は（１）式のとおりであるの
で、（４）式と比較すればＲ１をＣ３，Ｒ２をＣ１＋Ｃ
２にそれぞれ置き替えたことになっていることが理解さ
れる。

〔発明の効果〕

以上説明したように、本発明のスイッチト・キャパシタ
型ヒステリシスコンパレータ回路はアナログ回路からス
イッチト・キャパシタ型回路にすることにより、半導体
集積回路上にスイッチトキャバシタフィルタをロールオ
フフィルタとして形成し、一方データ復調する場合には
、スムージングフィルタが不要となり、チップサイズを
小さくすることができるという効、果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するためのスイッチト
・キャパシタ型ヒステリシスコンパレータ回路図、第２
図は従来の一例を説明するためのヒステリシスコンパレ
ータ回路図である。 １・・・入力端子、２・・・オペアンプ、３・・・イン
バータ、４・・・フリップフロップ、５・・・出力端子
、６・・・コンパレータ回路、７・・・ホールド回路、
８・・・分圧帰還回路、Ｓｌ、Ｓ３．Ｓ５．Ｓ７・・・
クロックφ１駆動のスイッチ、Ｓ２．Ｓ４．Ｓ６．Ｓ８
゜ＳＩＯ，Ｓ１２・・・クロックφ２駆動のスイッチ、
ＣＯ〜Ｃ４・・・キャパシタ。

Claims (1)

【特許請求の範囲】
1. 　入力回路に接続され第一のクロックで駆動される第一
   のスイッチと前記第一のスイッチの反対の端子に接続さ
   れるキャパシタとこのキャパシタの反対の端子に逆相入
   力端子と接続し且つ正相入力端子をグランドに接続する
   オペアンプと前記第一のスイッチの反対の端子に接続さ
   れ前記第一のクロックとは互いに重なり合わない第二の
   クロックで駆動される第二のスイッチと前記オペアンプ
   の出力端子と逆相入力端子間に接続され前記第二のクロ
   ックで駆動される第三のスイッチとを有するコンパレー
   タ回路と、前記オペアンプ出力に偶数個が直列接続され
   るインバータとこのインバータおよび出力端子間に接続
   され前記第一のクロックの逆相クロックで駆動されるフ
   リップフロップとを有するホールド回路と、前記フリッ
   プフロップ出力に接続され前記第一のクロックで駆動さ
   れる第四のスイッチとこの第四のスイッチおよび前記第
   二のスイッチのそれぞれ反対側の端子間に直列接続され
   る第二および第三のキャパシタとこれら第二、第三のキ
   ャパシタの接続点およびグランド間に接続される第四の
   キャパシタと前記第二のキャパシタおよび前記第四のス
   イッチの接続点とグランド間並びに前記第二、第三のキ
   ャパシタ接続点とグランド間にそれぞれ第二のクロック
   で駆動される第五および第六のスイッチとを有する分圧
   帰還回路とを含むことを特徴とするスイッチト・キャパ
   シタ型ヒステリシスコンパレータ回路。