JPS58154923A - 差動回路 - Google Patents
差動回路Info
- Publication number
- JPS58154923A JPS58154923A JP3773782A JP3773782A JPS58154923A JP S58154923 A JPS58154923 A JP S58154923A JP 3773782 A JP3773782 A JP 3773782A JP 3773782 A JP3773782 A JP 3773782A JP S58154923 A JPS58154923 A JP S58154923A
- Authority
- JP
- Japan
- Prior art keywords
- pair
- diodes
- current
- load
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は差動回路に関するもので、特に、１対のダイオ
ード及び電流源、′＃Ｌ流スイッチより構成さ扛る差動
回路に関する。
ード及び電流源、′＃Ｌ流スイッチより構成さ扛る差動
回路に関する。
波形整流回路、変調回路等において差動回路が用いらｎ
るが、近年差動回路の高速性が要求さ扛ている。しかし
、高速化するためには差動回路の構成を複雑にしなけれ
ばならず、回路設計上の問題が発生する。
るが、近年差動回路の高速性が要求さ扛ている。しかし
、高速化するためには差動回路の構成を複雑にしなけれ
ばならず、回路設計上の問題が発生する。
本発明は簡単な構成で高速動作の可能な差動回路を提供
することを目的とする。
することを目的とする。
第１図は本発明の構成を示した回路図である。
１ａ、１ｂは同−億性端子を共通に接続した一対のダイ
オード、２は電流スイッチ、３は′電流源、４ａ、４ｂ
は負荷抵抗、ｓａ、ｓｂは負荷容量、６は電源である。
オード、２は電流スイッチ、３は′電流源、４ａ、４ｂ
は負荷抵抗、ｓａ、ｓｂは負荷容量、６は電源である。
抵抗ＩＩ！をＲ，容を値をＣ９亀置諏６の電流値ｉＩｏ
とする。初期状態として、スイッチ２は開らか扛ており
、抵抗４ａに残留している電圧’ｉＶ 、４ｂの電圧
をｖ２と定義し、Ｖ −Ｉ Ｖ２＝ｏ
（１）１ 。
とする。初期状態として、スイッチ２は開らか扛ており
、抵抗４ａに残留している電圧’ｉＶ 、４ｂの電圧
をｖ２と定義し、Ｖ −Ｉ Ｖ２＝ｏ
（１）１ 。
とする。この状態は、差動型槽＋ｆ７．器において完全
な飽和領域で動作していることに対応し、ソリツブフロ
ップ回路では安定状態であることを意味している。
な飽和領域で動作していることに対応し、ソリツブフロ
ップ回路では安定状態であることを意味している。
以上の初期状態でスイッチ２を閉じｎば、一対のダイオ
ード１ａ、１ｂのうち、１ｂの゛電圧が１ａよりも高い
ので、電圧ｖ１が感度電圧よりも高い場合はダイオード
１ｂはオン、１ａはオフとなシ、電流Ｉｏ？″ｉ殆んど
ダイオード１ｂを流扛容瀘５ｂを充電する。このときの
電圧変化は（２）式で与えら扛る。 −
一１ Ｖ２＝ＩｏｋＬ（１−ｅ ） ”・・” （
２）〔ただしτ＝ＲＣ） 一方、容着６ａに貯えられている成句は抵抗Ｒを通じて
放−し、その電圧変化は（３）式で与えら扛る′７
・・・・ （３） Ｖ１＝Ｉｏｆｌｅ この変化はｖ１＝Ｖ２となったとき停止する。
ード１ａ、１ｂのうち、１ｂの゛電圧が１ａよりも高い
ので、電圧ｖ１が感度電圧よりも高い場合はダイオード
１ｂはオン、１ａはオフとなシ、電流Ｉｏ？″ｉ殆んど
ダイオード１ｂを流扛容瀘５ｂを充電する。このときの
電圧変化は（２）式で与えら扛る。 −
一１ Ｖ２＝ＩｏｋＬ（１−ｅ ） ”・・” （
２）〔ただしτ＝ＲＣ） 一方、容着６ａに貯えられている成句は抵抗Ｒを通じて
放−し、その電圧変化は（３）式で与えら扛る′７
・・・・ （３） Ｖ１＝Ｉｏｆｌｅ この変化はｖ１＝Ｖ２となったとき停止する。
なぜならＶ１＝■２ とな扛ば、ダイオード１ａ。
１ｂともにオンとなり、゛電流は双方とも等しく流れる
からでこのダイオードのスイッチング作用により、容ｉ
ｓｂの充電及び容ｊｔ５ａの放電は停止されるからであ
る。この電圧の変化全第２図に示した。実線は実際の′
電圧変化であり、点、１１１は第（２）式及び第（３）
式により与えらｎた電圧変化を示している。ｖ１＝ｖ２
となり差動出力が苓になる時間Ｔｓは Ｔ ＝ｒ＊１ｎ２＝０．６９ｒ −−−−−・
（４）〔τ＝ｉ（Ｃ） で与えられ、以後差動出力は零に維持される。
からでこのダイオードのスイッチング作用により、容ｉ
ｓｂの充電及び容ｊｔ５ａの放電は停止されるからであ
る。この電圧の変化全第２図に示した。実線は実際の′
電圧変化であり、点、１１１は第（２）式及び第（３）
式により与えらｎた電圧変化を示している。ｖ１＝ｖ２
となり差動出力が苓になる時間Ｔｓは Ｔ ＝ｒ＊１ｎ２＝０．６９ｒ −−−−−・
（４）〔τ＝ｉ（Ｃ） で与えられ、以後差動出力は零に維持される。
本発明においては以上説明したように、一対の負荷抵抗
の電圧を等しくして、その差動出力を極めて短時間に零
にリセットすることが可能であり、しかしこのリセット
状態は一対負荷抵抗に等しく電流を流したことによりバ
ランスを保った状態であるのでリセット解除後の動作に
もより速く移行することができる利点を有する。
の電圧を等しくして、その差動出力を極めて短時間に零
にリセットすることが可能であり、しかしこのリセット
状態は一対負荷抵抗に等しく電流を流したことによりバ
ランスを保った状態であるのでリセット解除後の動作に
もより速く移行することができる利点を有する。
ＩＡ３図は本発明に係る４励回路を臣動壇幅回路との組
み合わせで用いた例を示している。第３図において、第
１図と同一番号は同−切を示し、７ａ 、７ｂは差動増
幅回路を構成するトランジスタ対、ｓａ、ｓｂは入力電
圧及び入力バイアス電圧である、９ａ、９ｂは電流＃、
３の電流経路を切り換える一対のトランジスタ対から成
る電流スイッチ、１０ａ、１０は動作モード全切り換え
るコントロールパルステアル。
み合わせで用いた例を示している。第３図において、第
１図と同一番号は同−切を示し、７ａ 、７ｂは差動増
幅回路を構成するトランジスタ対、ｓａ、ｓｂは入力電
圧及び入力バイアス電圧である、９ａ、９ｂは電流＃、
３の電流経路を切り換える一対のトランジスタ対から成
る電流スイッチ、１０ａ、１０は動作モード全切り換え
るコントロールパルステアル。
本実施列はバイアス電圧８ｂｆ比較基準゛峨圧と見なせ
ば比較器であり、論理しきい値電圧と見なせばＥＣＬ論
理回路であり、バイアス電圧と見なせば演算増幅器等に
用いら扛る差動増幅回路であると考えることができ、非
′イに応用範囲の広いものである。
ば比較器であり、論理しきい値電圧と見なせばＥＣＬ論
理回路であり、バイアス電圧と見なせば演算増幅器等に
用いら扛る差動増幅回路であると考えることができ、非
′イに応用範囲の広いものである。
次に動作を説明する。初期状態としてクロックパルス１
０ ａが１０ｂよりも高レベルになっており、電流スイ
ッチはトランジスタ９ａがオン、９ｂがオフとなって、
電流は全て差動増幅器を構成するトランジスタ対７”
＊ ７ｂＶＣ＜ｎているものとする。このとき負荷抵抗
４ａ、４ｂの両端に生じる出力電圧は、入力゛電圧に応
じて変化し第４図に示すような波形を発生する。この状
態で５ｇ４図に示したように時間ｔ１でノくルス１０ｂ
が高レベルになると電流スイッチが切り洟わり、トラン
ジスタ９ｂはオン、９ａはオフとなって差動増幅（／ｉ
停止すると同時にダイオード１ａ、Ｉｂが動作を開始し
、先に述べたような動作を行い、時間ｔ２で出力電圧は
零にリセットさ扛る。この状態は１対の負荷抵抗に等し
く電流が流扛ている状態であり、差動増幅回路では入力
電圧８ａ、８ｂの電位差が零のいわゆるバランス状態と
全く等しい状態であり、通常の増幅回路はこの状態を中
心とした近傍で動作しており、リセット状態として最も
好ましい状態といえる。また第４図に示したように応答
速度も差動増幅回路よシも数倍速い。こ扛は差動増幅回
路の入力電圧に対する応答時定数τ４が第５式のように τｄｓｒｂ、ａ＋Ｔｃ（５） たベース時定数が大きな比率を含めているのに対し、第
（２）式で定義したリセット回路の時定数はほぼ第（６
）式におけるＴ。と考えて良いからである。
０ ａが１０ｂよりも高レベルになっており、電流スイ
ッチはトランジスタ９ａがオン、９ｂがオフとなって、
電流は全て差動増幅器を構成するトランジスタ対７”
＊ ７ｂＶＣ＜ｎているものとする。このとき負荷抵抗
４ａ、４ｂの両端に生じる出力電圧は、入力゛電圧に応
じて変化し第４図に示すような波形を発生する。この状
態で５ｇ４図に示したように時間ｔ１でノくルス１０ｂ
が高レベルになると電流スイッチが切り洟わり、トラン
ジスタ９ｂはオン、９ａはオフとなって差動増幅（／ｉ
停止すると同時にダイオード１ａ、Ｉｂが動作を開始し
、先に述べたような動作を行い、時間ｔ２で出力電圧は
零にリセットさ扛る。この状態は１対の負荷抵抗に等し
く電流が流扛ている状態であり、差動増幅回路では入力
電圧８ａ、８ｂの電位差が零のいわゆるバランス状態と
全く等しい状態であり、通常の増幅回路はこの状態を中
心とした近傍で動作しており、リセット状態として最も
好ましい状態といえる。また第４図に示したように応答
速度も差動増幅回路よシも数倍速い。こ扛は差動増幅回
路の入力電圧に対する応答時定数τ４が第５式のように τｄｓｒｂ、ａ＋Ｔｃ（５） たベース時定数が大きな比率を含めているのに対し、第
（２）式で定義したリセット回路の時定数はほぼ第（６
）式におけるＴ。と考えて良いからである。
第３図に示した回路はパルス１０ｂを制御パルスと考え
ることにより各種の応用が可能で、例えばバースト波発
生とか波形整流回路、変調回路などへの応用が考えらｎ
る。
ることにより各種の応用が可能で、例えばバースト波発
生とか波形整流回路、変調回路などへの応用が考えらｎ
る。
以上述べたように、本発明は簡単な構成で高速に電圧を
リセットすることが可能であシ、特に差動型回路との組
合わせにお−て平衡状ａｋ作り出し、差電圧を完全に零
にできるという大きな利点ｔ ’ｙＴ Ｌ 、谷線回路
との組み合わせにより、広い応用が可能なものであり工
業的価値が大きい。
リセットすることが可能であシ、特に差動型回路との組
合わせにお−て平衡状ａｋ作り出し、差電圧を完全に零
にできるという大きな利点ｔ ’ｙＴ Ｌ 、谷線回路
との組み合わせにより、広い応用が可能なものであり工
業的価値が大きい。
第１図は本発明の基本的栖成を示す回路図、第２図は本
発明の詳細な説明のための波形図、第３図は本発明の実
施例の回路図、第４図は動作を示す波形図である。 １ａ、１ｂ・・・・・・ダイオード対、２・・・・・・
電流スイッチ、４ａ、４ｂ・・・・・負荷抵抗、７ａ、
７ｂ・・・・・・差動増幅回路’１１成するトランジス
タ対、ａａ、ｓｂ・・・・・入力電圧、９ａ、９ｂ・・
・・・電流スイッチを構成するトランジスタ対、１０ａ
。 １０ｂ・・・・・動作切シ換えパルス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ｚ＝Ｒｃ 第３図 第４図
発明の詳細な説明のための波形図、第３図は本発明の実
施例の回路図、第４図は動作を示す波形図である。 １ａ、１ｂ・・・・・・ダイオード対、２・・・・・・
電流スイッチ、４ａ、４ｂ・・・・・負荷抵抗、７ａ、
７ｂ・・・・・・差動増幅回路’１１成するトランジス
タ対、ａａ、ｓｂ・・・・・入力電圧、９ａ、９ｂ・・
・・・電流スイッチを構成するトランジスタ対、１０ａ
。 １０ｂ・・・・・動作切シ換えパルス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ｚ＝Ｒｃ 第３図 第４図
Claims (2)
- （１）電流開閉素子と、負荷菓子と、同−極在の端子が
共通接続点を介して前記電流開閉素子に接続され、他方
の極１生の端子が夫々前記負荷素子に接続された一対の
ダイオードとを備え、前記電流開閉素子を制御し、少く
ともどちらか一方の前記ダイオードに一流を流すことに
より、前記ダイオードと前記負荷素子との接続点の゛電
圧を変化させることを特徴とする差動回路。 - （２） エミッタが共通に接続された一対のトランジ
スタと、前記一対のトランジスタの負荷となる一対の負
荷素子と、同一極性の端子を夫々共通に接続し、他方の
端子全人々、前記一対の負荷素子及び前記一対のトラン
ジスタに共通接続された一対のダイオードと、前記一対
のトランジスタのエミッタの共通接続点及び前記一対の
ダイオードの共通接続点を夫々の負荷接続点とし、かつ
エミッタ全共通に接続さ扛た一対のトランジスタから成
る電流スイッチと、前記電流スイッチに接続さ扛た電流
源とを有することを特徴とする差動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3773782A JPS58154923A (ja) | 1982-03-09 | 1982-03-09 | 差動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3773782A JPS58154923A (ja) | 1982-03-09 | 1982-03-09 | 差動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58154923A true JPS58154923A (ja) | 1983-09-14 |
Family
ID=12505793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3773782A Pending JPS58154923A (ja) | 1982-03-09 | 1982-03-09 | 差動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0148082A2 (en) * | 1983-12-23 | 1985-07-10 | Fujitsu Limited | Driver for differential signal transmission |
-
1982
- 1982-03-09 JP JP3773782A patent/JPS58154923A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0148082A2 (en) * | 1983-12-23 | 1985-07-10 | Fujitsu Limited | Driver for differential signal transmission |
| US4748346A (en) * | 1983-12-23 | 1988-05-31 | Fujitsu Limited | Driver for differential signal transmission |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20180026618A1 (en) | High-speed continuous-time comparator circuit | |
| JPS60259020A (ja) | 非再生形電圧制御式スイツチング半導体素子のタ−ンオフ電圧変化速度を制御する回路 | |
| US4611136A (en) | Signal delay generating circuit | |
| WO1993017492A1 (en) | Current detecting circuit | |
| US4645999A (en) | Current mirror transient speed up circuit | |
| JPS58154923A (ja) | 差動回路 | |
| JPH0653757A (ja) | スイッチング可能な電流源回路 | |
| KR890005978A (ko) | 순차동작 차동 전류 증폭기 | |
| CN109213253B (zh) | 一种快速的高精度低温漂强下拉电流产生电路 | |
| JPH03227119A (ja) | Ｅｃｌ論理回路 | |
| JPS611117A (ja) | 定電流パルス駆動回路 | |
| JPH0220115A (ja) | パルス形信号を発生する回路 | |
| US3590281A (en) | Electronic latching networks employing elements having positive temperature coefficients of resistance | |
| JPH02228217A (ja) | 突入電流制御回路 | |
| JPH0420207B2 (ja) | ||
| JPH036032Y2 (ja) | ||
| JP2642408B2 (ja) | 分周回路装置 | |
| JPH01255313A (ja) | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 | |
| JPS59188226A (ja) | コンパレ−タ回路 | |
| SU924835A1 (ru) | Счетный триггер | |
| JPS604359Y2 (ja) | 双安定リレ−制御回路 | |
| SU424306A1 (ru) | Сравнивающее устройство | |
| JPS597765Y2 (ja) | ミュ−テイング信号発生回路 | |
| JPH05167402A (ja) | トグルフリップフロップ回路 | |
| KR950008531Y1 (ko) | 아날로그 신호의 선택 스위칭회로 |