JPH036032Y2 - - Google Patents
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- JPH036032Y2 JPH036032Y2 JP1983038977U JP3897783U JPH036032Y2 JP H036032 Y2 JPH036032 Y2 JP H036032Y2 JP 1983038977 U JP1983038977 U JP 1983038977U JP 3897783 U JP3897783 U JP 3897783U JP H036032 Y2 JPH036032 Y2 JP H036032Y2
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- Japan
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- circuit
- transistor
- transistors
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- clock
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- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
産業上の利用分野
この考案はＡ／Ｄコンバータ等に適用して好適
なラツチドコンパレータに関する。
なラツチドコンパレータに関する。
背景技術とその問題点
例えばＡ／Ｄコンバータ用の電圧比較器（コン
パレータ）としてはラツチドコンパレータが一般
に使用されている。
パレータ）としてはラツチドコンパレータが一般
に使用されている。
これは第１図に示すように電圧比較回路１０Ａ
と、その比較出力をラツチするラツチ回路１０Ｂ
と、電圧比較回路１０Ａとラツチ回路１０Ｂの動
作モードを制御する電流スイツチ回路１２とで構
成される。
と、その比較出力をラツチするラツチ回路１０Ｂ
と、電圧比較回路１０Ａとラツチ回路１０Ｂの動
作モードを制御する電流スイツチ回路１２とで構
成される。
電流スイツチ回路１２は差動トランジスタQ5
及びQ6と、定電流源１８とよりなる差動回路で
構成され、トランジスタQ5により電圧比較回路
１０Ａの動作モードがコントロールされ、他方の
トランジスタQ6でラツチ回路１０Ｂの動作モー
ドがコントロールされる。
及びQ6と、定電流源１８とよりなる差動回路で
構成され、トランジスタQ5により電圧比較回路
１０Ａの動作モードがコントロールされ、他方の
トランジスタQ6でラツチ回路１０Ｂの動作モー
ドがコントロールされる。
これらトランジスタQ5，Q6に供給されるスイ
ツチング用のクロツクCLKは第２図Ａで示すよ
うにデユーテイ50％のパルスが使用され、期間
TAは電圧比較モードであり、期間TBはラツチモ
ードである。
ツチング用のクロツクCLKは第２図Ａで示すよ
うにデユーテイ50％のパルスが使用され、期間
TAは電圧比較モードであり、期間TBはラツチモ
ードである。
電圧比較回路１０Ａは図のように差動トランジ
スタQ1，Q2で構成され、トランジスタQ1に所定
の入力電圧VINが供給され、他方のトランジスタ
Q2には所定の基準電圧VREFが供給される。従つ
て、期間TAにおいて基準電圧VREFに対する入力
電圧VINの電圧レベルが比較され、その比較出力
が期間TBにおいてラツチされる。
スタQ1，Q2で構成され、トランジスタQ1に所定
の入力電圧VINが供給され、他方のトランジスタ
Q2には所定の基準電圧VREFが供給される。従つ
て、期間TAにおいて基準電圧VREFに対する入力
電圧VINの電圧レベルが比較され、その比較出力
が期間TBにおいてラツチされる。
ラツチ回路１０Ｂは一対のトランジスタQ3，
Q4で構成され、トランジスタQ4のコレクタ出力
でトランジスタQ3が制御されると共に、トラン
ジスタQ3のコレクタ出力でトランジスタQ4が制
御される。そして、トランジスタQ3，Q4のコレ
クタ同士が共通結線されてこれより出力端子１１
ａが導出され、また、トランジスタQ1，Q3のコ
レクタ同士が共通結線されて出力端子１１ｂが導
出される。
Q4で構成され、トランジスタQ4のコレクタ出力
でトランジスタQ3が制御されると共に、トラン
ジスタQ3のコレクタ出力でトランジスタQ4が制
御される。そして、トランジスタQ3，Q4のコレ
クタ同士が共通結線されてこれより出力端子１１
ａが導出され、また、トランジスタQ1，Q3のコ
レクタ同士が共通結線されて出力端子１１ｂが導
出される。
今、第２図Ｂの入力電圧VINが入力した場合に
は、トランジスタQ4のコレクタ出力が“Ｈ”に
なるから、トランジスタQ3がオンすると共に、
トランジスタQ3のコレクタ出力は“Ｌ”である
ので、トランジスタQ4はいつそうオフ方向に制
御される。この動作により電圧比較回路１０Ａの
比較出力がそのままラツチ回路１０Ｂでラツチさ
れることになる。出力OP及びの一例を第２図
Ｃに示す。
は、トランジスタQ4のコレクタ出力が“Ｈ”に
なるから、トランジスタQ3がオンすると共に、
トランジスタQ3のコレクタ出力は“Ｌ”である
ので、トランジスタQ4はいつそうオフ方向に制
御される。この動作により電圧比較回路１０Ａの
比較出力がそのままラツチ回路１０Ｂでラツチさ
れることになる。出力OP及びの一例を第２図
Ｃに示す。
さてこのように構成されたラツチドコンパレー
タ１０をIC化すると、トランジスタQ1〜Q4の寄
生容量や、出力端子１１ａ，１１ｂまでの配線容
量等が存在するため、端子１１ａ，１１ｂ側から
見ると、これら容量が負荷抵抗器RLに対し並列
に接続されたことになる。そのため、これらの容
量と負荷抵抗器RLとの積分作用により、端子１
１ａ，１１ｂに得られる電圧比較出力OP，は
期間TAにおいて第２図Ｃに示すようにその立ち
上がり及び立ち下がりが緩慢になる。このため電
圧比較出力は期間TCが経過しないと反転しない。
タ１０をIC化すると、トランジスタQ1〜Q4の寄
生容量や、出力端子１１ａ，１１ｂまでの配線容
量等が存在するため、端子１１ａ，１１ｂ側から
見ると、これら容量が負荷抵抗器RLに対し並列
に接続されたことになる。そのため、これらの容
量と負荷抵抗器RLとの積分作用により、端子１
１ａ，１１ｂに得られる電圧比較出力OP，は
期間TAにおいて第２図Ｃに示すようにその立ち
上がり及び立ち下がりが緩慢になる。このため電
圧比較出力は期間TCが経過しないと反転しない。
このことから少なくとも期間TCが経過しない
とラツチ動作に移ることができず、電圧比較動作
の高速化を妨げている。従つてこのようなラツド
コンパレータ１０は高速Ａ／Ｄコンバータ用のコ
ンパレータとしては使用しにくい点がある。
とラツチ動作に移ることができず、電圧比較動作
の高速化を妨げている。従つてこのようなラツド
コンパレータ１０は高速Ａ／Ｄコンバータ用のコ
ンパレータとしては使用しにくい点がある。
考案の目的
そこでこの考案では、電圧比較動作を高速化す
ることによりＡ／Ｄコンバータの動作速度を大幅
に改善しようとするものである。
ることによりＡ／Ｄコンバータの動作速度を大幅
に改善しようとするものである。
考案の概要
そのためこの考案においては、電圧比較回路の
一対の出力端子の間の電位を等電位にするプリセ
ツト回路を設け、このプリセツト回路をラツチ動
作後電圧比較動作に移る前の所定の期間だけ動作
させることにより入力電圧に応じた電圧比較出力
が得られるまでの時間を短縮したものである。
一対の出力端子の間の電位を等電位にするプリセ
ツト回路を設け、このプリセツト回路をラツチ動
作後電圧比較動作に移る前の所定の期間だけ動作
させることにより入力電圧に応じた電圧比較出力
が得られるまでの時間を短縮したものである。
実施例
続いて、この考案におけるラツチドコンパレー
タの一例を第３図を参照して詳細に説明する。こ
の考案においては第３図に示すように出力端子１
１ａ，１１ｂの各電位を等電位にするプリセツト
回路１５が設けられる。
タの一例を第３図を参照して詳細に説明する。こ
の考案においては第３図に示すように出力端子１
１ａ，１１ｂの各電位を等電位にするプリセツト
回路１５が設けられる。
このプリセツト回路１５はそのカソードが共通
に接続された一対のダイオードQ7，Q8で構成さ
れ、一方のダイオードQ7のアノードが出力端子
１１ｂに接続されると共に、他方のダイオード
Q8のアノードが出力端子１１ａに接続される。
に接続された一対のダイオードQ7，Q8で構成さ
れ、一方のダイオードQ7のアノードが出力端子
１１ｂに接続されると共に、他方のダイオード
Q8のアノードが出力端子１１ａに接続される。
なお、この例では一対のダイオードQ7，Q8は
夫夫トランジスタで構成されている。
夫夫トランジスタで構成されている。
電圧比較回路１０Ａとプリセツト回路１５とは
第２の電流スイツチ回路１６により制御される。
この第２の電流スイツチ回路１６は図のように一
対の差動トランジスタQ9，Q10で構成される。第
２の電流スイツチ回路１６は更に第１の電流スイ
ツチ回路１２により制御される。
第２の電流スイツチ回路１６により制御される。
この第２の電流スイツチ回路１６は図のように一
対の差動トランジスタQ9，Q10で構成される。第
２の電流スイツチ回路１６は更に第１の電流スイ
ツチ回路１２により制御される。
この構成において、第１の電流スイツチ回路１
２には、第４図Ａで示すようなクロツクCLKが
対応するトランジスタQ5，Q6に供給され、第２
の電流スイツチ回路１６には、クロツクCLKと
同一周波数でφなる位相差を有するクロツク
CLK′（同図Ｂ）が供給される。
２には、第４図Ａで示すようなクロツクCLKが
対応するトランジスタQ5，Q6に供給され、第２
の電流スイツチ回路１６には、クロツクCLKと
同一周波数でφなる位相差を有するクロツク
CLK′（同図Ｂ）が供給される。
このため、電圧比較動作期間TA内であつても、
その前半の所定期間TD（位相差φに相当する期
間）ではトランジスタQ9がオフ、トランジスタ
Q10がオンであるから、電圧比較動作は休止して
プリセツト動作のみ行なわれる。すなわち、トラ
ンジスタQ10のオンによつてダイオードQ7，Q8が
ともにオンし、これによつて出力端子１１ａ，１
１ｂの各電位は等電位になると共に、所定の電位
にホールド、つまりプリセツトされる。所定の電
位とは、電流源１８に流れる電流をIpとすれば、 （VCC−Ip／２×RL）の電位のことである。
その前半の所定期間TD（位相差φに相当する期
間）ではトランジスタQ9がオフ、トランジスタ
Q10がオンであるから、電圧比較動作は休止して
プリセツト動作のみ行なわれる。すなわち、トラ
ンジスタQ10のオンによつてダイオードQ7，Q8が
ともにオンし、これによつて出力端子１１ａ，１
１ｂの各電位は等電位になると共に、所定の電位
にホールド、つまりプリセツトされる。所定の電
位とは、電流源１８に流れる電流をIpとすれば、 （VCC−Ip／２×RL）の電位のことである。
プリセツト回路１５の動作中、出力端子１１
ａ，１１ｂから入力側を見た場合、負荷抵抗器
RLにはダイオードQ7，Q8の各交流動作抵抗reが
並列に接続されたことになる。交流動作抵抗reは
一般に、re＜＜RLであり、また周知のようにreは
電流Ipに反比例して小さくなる。このためその合
成抵抗値はほぼ交流動作抵抗reとなり、従つてト
ランジスタQ1，Q2等の寄生容量や配線容量等の
合成容量Ｃが比較的大きくても、積分時定数τ
（τ＝cre）は非常に小さくなる。このため、第４
図Ｃのように入力電圧VINが変化した場合でも、
所定のプリセツト値への到達時間は速く、期間
TAの開始後直ちに所定のクランプ電位（VCC−
Ip／２×RL）に至る。
ａ，１１ｂから入力側を見た場合、負荷抵抗器
RLにはダイオードQ7，Q8の各交流動作抵抗reが
並列に接続されたことになる。交流動作抵抗reは
一般に、re＜＜RLであり、また周知のようにreは
電流Ipに反比例して小さくなる。このためその合
成抵抗値はほぼ交流動作抵抗reとなり、従つてト
ランジスタQ1，Q2等の寄生容量や配線容量等の
合成容量Ｃが比較的大きくても、積分時定数τ
（τ＝cre）は非常に小さくなる。このため、第４
図Ｃのように入力電圧VINが変化した場合でも、
所定のプリセツト値への到達時間は速く、期間
TAの開始後直ちに所定のクランプ電位（VCC−
Ip／２×RL）に至る。
プリセツト期間TDが経過し、後半の期間TEに
なると、トランジスタQ9，Q10のオン，オフ関係
が反転するので、この期間TEになつて初めて電
圧比較回路１０Ａが比較動作を開始する。この時
トランジスタQ1，Q2の各コレクタ電位はプリセ
ツト電位VPを基準にして変化するから電圧比較
後の出力が直ちに出力端子１１ａ，１１ｂに現わ
れる。
なると、トランジスタQ9，Q10のオン，オフ関係
が反転するので、この期間TEになつて初めて電
圧比較回路１０Ａが比較動作を開始する。この時
トランジスタQ1，Q2の各コレクタ電位はプリセ
ツト電位VPを基準にして変化するから電圧比較
後の出力が直ちに出力端子１１ａ，１１ｂに現わ
れる。
なお、電圧比較後の状態をラツチする動作は第
１図と同様なのでその説明は省略する。
１図と同様なのでその説明は省略する。
このように、出力端子１１ａ，１１ｂの出力電
位を一旦所定のプリセツト電位VPにホールドし、
その後電圧比較動作を行えば、負荷抵抗器RLと
合成容量Ｃとによる積分作用の影響を除去できる
から、プリセツト期間TDの経過後直ちに電圧比
較出力が得られる。
位を一旦所定のプリセツト電位VPにホールドし、
その後電圧比較動作を行えば、負荷抵抗器RLと
合成容量Ｃとによる積分作用の影響を除去できる
から、プリセツト期間TDの経過後直ちに電圧比
較出力が得られる。
しかも、この場合プリセツト動作開始時の電位
変化は交流動作抵抗reの存在によつて急峻になる
ので、プリセツト動作による動作時間の遅れを無
視できる。このためクロツクCLK，CLK′の周波
数を従来の２倍以上に選定しても正しい電圧比較
出力を得ることができる。
変化は交流動作抵抗reの存在によつて急峻になる
ので、プリセツト動作による動作時間の遅れを無
視できる。このためクロツクCLK，CLK′の周波
数を従来の２倍以上に選定しても正しい電圧比較
出力を得ることができる。
例えばこのラツチドコンパレータ１０をビデオ
信号に対するＡ／Ｄコンバータに適用する場合に
は、そのクロツク周波数としては20MHz程度の高
周波信号が使用されるものであるが、この考案に
よればこの周波数を更に２倍以上即ち40MHz以上
の周波数まで高くすることができる。
信号に対するＡ／Ｄコンバータに適用する場合に
は、そのクロツク周波数としては20MHz程度の高
周波信号が使用されるものであるが、この考案に
よればこの周波数を更に２倍以上即ち40MHz以上
の周波数まで高くすることができる。
勿論、クロツクCLKに対するクロツクCLK′の
位相差φを小さくすればするほどクロツクCLK
及びCLK′の周期を短くすることができる。
位相差φを小さくすればするほどクロツクCLK
及びCLK′の周期を短くすることができる。
考案の効果
以上説明したようにこの考案によれば、ラツチ
動作後、電圧比較動作に移る前の所定の期間だけ
出力端子１１ａ，１１ｂの電位を所定の電位にプ
リセツトするようにして出力端子１１ａ，１１ｂ
側に形成される積分回路の時定数を可及的に小さ
くしたから、負荷抵抗器RLと合成容量Ｃとの積
分作用による影響をほぼ確実に除去することがで
きる。そのため、入力電圧に対する比較動作の高
速化を達成できる。このため、この考案は、高速
Ａ／Ｄコンバータに適用して極めて好適である。
動作後、電圧比較動作に移る前の所定の期間だけ
出力端子１１ａ，１１ｂの電位を所定の電位にプ
リセツトするようにして出力端子１１ａ，１１ｂ
側に形成される積分回路の時定数を可及的に小さ
くしたから、負荷抵抗器RLと合成容量Ｃとの積
分作用による影響をほぼ確実に除去することがで
きる。そのため、入力電圧に対する比較動作の高
速化を達成できる。このため、この考案は、高速
Ａ／Ｄコンバータに適用して極めて好適である。
第１図は従来のラツチドコンパレータの一例を
示す接続図、第２図はその動作説明に供する波形
図、第３図はこの考案に係わるラツチドコンパレ
ータの一例を示す接続図、第４図はその動作説明
に供する波形図である。 １０Ａは電圧比較回路、１０Ｂはラツチ回路、
１２は第１の電流スイツチ回路、１６は第２の電
流スイツチ回路、１５はプリセツト回路、VINは
入力電圧、VREFは基準電圧、CLK，CLK′はクロ
ツクである。
示す接続図、第２図はその動作説明に供する波形
図、第３図はこの考案に係わるラツチドコンパレ
ータの一例を示す接続図、第４図はその動作説明
に供する波形図である。 １０Ａは電圧比較回路、１０Ｂはラツチ回路、
１２は第１の電流スイツチ回路、１６は第２の電
流スイツチ回路、１５はプリセツト回路、VINは
入力電圧、VREFは基準電圧、CLK，CLK′はクロ
ツクである。
Claims (1)
- 【実用新案登録請求の範囲】 定電流源１８の出力電流を第１のクロツクのタ
イミングで切り換えるトランジスタQ5，Q6から
なる動作型電流スイツチ回路１２と、 上記トランジスタQ5の出力電流を第２のクロ
ツクのタイミングで切り換えるトランジスタQ9
とQ10からなる動作型電流スイツチ回路１６と、 上記トランジスタQ9を定電流源とし、そのコ
レクタにそれぞれのエミツタが共通接続され、一
方のベースに入力信号が供給され、他方のベース
に基準信号が供給され、各コレクタが抵抗器を通
じて電源に接続されたトランジスタQ1，Q2から
なる電圧比較回路１０Ａと、 コレクタがベースに接続されると共に、上記電
圧比較回路１０Ａに接続され、エミツタが上記ト
ランジスタQ10のコレクタに共通に接続されたト
ランジスタQ7，Q8からなるプリセツト回路１５
と、 コレクタが上記トランジスタQ1，Q2のコレク
タに接続されると共に、他方のトランジスタのベ
ースに接続され、エミツタが上記トランジスタ
Q6のコレクタに共通に接続されたトランジスタ
Q3，Q4からなるラツチ回路１０Ｂとを有し、 上記第１のクロツクのタイミングで上記電圧比
較回路１０Ａ及び上記プリセツト回路１５をまと
めたブロツクと、上記ラツチ回路１０Ｂのブロツ
クとを切り換え、 上記第２のクロツクのタイミングで、上記電圧
比較回路１０Ａと上記プリセツト回路１５とを切
り換えると共に、 上記第１及び第２のクロツクにより上記第１の
クロツク期間中、上記トランジスタQ10を動作さ
せ、 次にトランジスタQ9を動作させてプリセツト
を行つた後、電圧比較する ようにしたラツチドコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3897783U JPS59144931U (ja) | 1983-03-17 | 1983-03-17 | ラツチドコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3897783U JPS59144931U (ja) | 1983-03-17 | 1983-03-17 | ラツチドコンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59144931U JPS59144931U (ja) | 1984-09-27 |
| JPH036032Y2 true JPH036032Y2 (ja) | 1991-02-15 |
Family
ID=30169636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3897783U Granted JPS59144931U (ja) | 1983-03-17 | 1983-03-17 | ラツチドコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144931U (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0320525B1 (de) * | 1987-12-15 | 1991-10-16 | Deutsche ITT Industries GmbH | Abtast-Halte-Stufe und deren Anwendung in Parallel-A/D-Wandlern |
| US9166609B2 (en) * | 2012-09-07 | 2015-10-20 | Panasonic Corporation | AD converter and receiving apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136267A (en) * | 1978-04-14 | 1979-10-23 | Nippon Telegr & Teleph Corp <Ntt> | Data input circuit |
-
1983
- 1983-03-17 JP JP3897783U patent/JPS59144931U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136267A (en) * | 1978-04-14 | 1979-10-23 | Nippon Telegr & Teleph Corp <Ntt> | Data input circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59144931U (ja) | 1984-09-27 |
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