JP3003404B2 - 電源選択回路 - Google Patents
電源選択回路Info
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- JP3003404B2 JP3003404B2 JP4229092A JP22909292A JP3003404B2 JP 3003404 B2 JP3003404 B2 JP 3003404B2 JP 4229092 A JP4229092 A JP 4229092A JP 22909292 A JP22909292 A JP 22909292A JP 3003404 B2 JP3003404 B2 JP 3003404B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路における
電源選択回路に関し、特に複数の電源を用いる半導体集
積回路の電源選択回路に関する。
電源選択回路に関し、特に複数の電源を用いる半導体集
積回路の電源選択回路に関する。
【０００２】
【従来の技術】従来、相補型ＭＯＳトランジスタからな
る集積回路においては、複数の電源端子から供給される
電位を検出することは無く、昇圧回路により複数の電位
を発生させるか、または外部に回路を設けることによ
り、電位の異なる複数の電源を形成している。
る集積回路においては、複数の電源端子から供給される
電位を検出することは無く、昇圧回路により複数の電位
を発生させるか、または外部に回路を設けることによ
り、電位の異なる複数の電源を形成している。
【０００３】図５は従来の一例を説明するための昇圧回
路図である。図５に示すように、かかる複数の電位を発
生する昇圧回路は、昇圧回路を動作させるためのクロッ
ク信号ＣＬＫおよび昇圧回路を動作させるか否かを決定
するイネーブル信号をインバータ１３，１５を介して入
力するＮＯＲゲート１４および１６と、昇圧のためのコ
ンデンサＣ１および昇圧した電位を保持するためのコン
デンサＣ２と、コンデンサＣ１の一端を電源端子Ｖに接
続するかあるいは電源出力Ｖ０に接続するかを切り換え
るＰ型ＭＯＳトランジスタ１７および１８と、コンデン
サＣ１の低電位側を電源端子Ｖに接続するかあるいはＧ
ＮＤに接続するかを切換えるＮ型ＭＯＳトランジスタ１
９および２０とを有する。この昇圧回路において、まず
イネーブル信号が“Ｌ”レベルのときにＮＯＲゲート１
４およびＮＯＲゲート１６は共に“Ｌ”レベルとなる。
従って、電源端子Ｖと電源出力Ｖ０は短絡され電源出力
Ｖ０の電位は電源端子Ｖの電位と等しくなる。
路図である。図５に示すように、かかる複数の電位を発
生する昇圧回路は、昇圧回路を動作させるためのクロッ
ク信号ＣＬＫおよび昇圧回路を動作させるか否かを決定
するイネーブル信号をインバータ１３，１５を介して入
力するＮＯＲゲート１４および１６と、昇圧のためのコ
ンデンサＣ１および昇圧した電位を保持するためのコン
デンサＣ２と、コンデンサＣ１の一端を電源端子Ｖに接
続するかあるいは電源出力Ｖ０に接続するかを切り換え
るＰ型ＭＯＳトランジスタ１７および１８と、コンデン
サＣ１の低電位側を電源端子Ｖに接続するかあるいはＧ
ＮＤに接続するかを切換えるＮ型ＭＯＳトランジスタ１
９および２０とを有する。この昇圧回路において、まず
イネーブル信号が“Ｌ”レベルのときにＮＯＲゲート１
４およびＮＯＲゲート１６は共に“Ｌ”レベルとなる。
従って、電源端子Ｖと電源出力Ｖ０は短絡され電源出力
Ｖ０の電位は電源端子Ｖの電位と等しくなる。
【０００４】次に、イネーブル信号が“Ｈ”レベルで且
つクロック入力信号ＣＬＫが“Ｈ”のとき、ＮＯＲゲー
ト１４は“Ｌ”レベル、ＮＯＲゲート１６は“Ｈ”レベ
ルを出力する。従って、Ｐ型ＭＯＳトランジスタ１７及
びＮ型ＭＯＳトランジスタ２０がＯＮし、Ｎ型ＭＯＳト
ランジスタ１９およびＰ型ＭＯＳトランジスタ１８がＯ
ＦＦとなり、コンデンサＣ１の両端は電源端子Ｖ及びＧ
ＮＤに接続されるので、コンデンサＣ１は電源端子Ｖの
電位で充電される。
つクロック入力信号ＣＬＫが“Ｈ”のとき、ＮＯＲゲー
ト１４は“Ｌ”レベル、ＮＯＲゲート１６は“Ｈ”レベ
ルを出力する。従って、Ｐ型ＭＯＳトランジスタ１７及
びＮ型ＭＯＳトランジスタ２０がＯＮし、Ｎ型ＭＯＳト
ランジスタ１９およびＰ型ＭＯＳトランジスタ１８がＯ
ＦＦとなり、コンデンサＣ１の両端は電源端子Ｖ及びＧ
ＮＤに接続されるので、コンデンサＣ１は電源端子Ｖの
電位で充電される。
【０００５】次に、イネーブル信号が“Ｈ”レベルで且
つクロック入力信号ＣＬＫが“Ｌ”レベルのときは、Ｐ
型ＭＯＳトランジスタ１８とＮ型ＭＯＳトランジスタ１
９がＯＮし、Ｐ型ＭＯＳトランジスタ１７とＮ型ＭＯＳ
トランジスタ２０がＯＦＦする。従って、コンデンサＣ
１の高電位側の電位は電源端子Ｖの電位の２倍となるの
で、コンデンサＣ１の電荷がコンデンサＣ２に供給され
る。このため、電源出力Ｖ０は電源端子Ｖの電位の２倍
を出力することができる。
つクロック入力信号ＣＬＫが“Ｌ”レベルのときは、Ｐ
型ＭＯＳトランジスタ１８とＮ型ＭＯＳトランジスタ１
９がＯＮし、Ｐ型ＭＯＳトランジスタ１７とＮ型ＭＯＳ
トランジスタ２０がＯＦＦする。従って、コンデンサＣ
１の高電位側の電位は電源端子Ｖの電位の２倍となるの
で、コンデンサＣ１の電荷がコンデンサＣ２に供給され
る。このため、電源出力Ｖ０は電源端子Ｖの電位の２倍
を出力することができる。
【０００６】図６は従来の別の例を説明するための電源
回路図である。図６に示すように、外部回路で電位を選
択する場合は、外部からの第１の入力電源および第２の
入力電源を電源端子Ｖ１および電源端子Ｖ２に接続する
とともに、それらの間に抵抗Ｒ５，Ｒ６とトランジスタ
２１を接続する。これにより、第１の入力電源よりも第
２の入力電源の電位が低いとき、電源端子Ｖ１および電
源端子Ｖ２には共に第１の入力電源の電位が印加され
る。一方、第１の入力電源の電位が第２の入力電源の電
位より低いとき、電源端子Ｖ１には第１の入力電源の電
位が印加され、電源端子Ｖ２には第２の入力電源の電位
が印加される。
回路図である。図６に示すように、外部回路で電位を選
択する場合は、外部からの第１の入力電源および第２の
入力電源を電源端子Ｖ１および電源端子Ｖ２に接続する
とともに、それらの間に抵抗Ｒ５，Ｒ６とトランジスタ
２１を接続する。これにより、第１の入力電源よりも第
２の入力電源の電位が低いとき、電源端子Ｖ１および電
源端子Ｖ２には共に第１の入力電源の電位が印加され
る。一方、第１の入力電源の電位が第２の入力電源の電
位より低いとき、電源端子Ｖ１には第１の入力電源の電
位が印加され、電源端子Ｖ２には第２の入力電源の電位
が印加される。
【０００７】図７は従来の複数の電源端子を有するとき
の集積回路図である。図７に示すように、かかる集積回
路２２は第１の電源端子Ｖ１に接続される機能ブロック
２３と、第２の電源端子Ｖ２に接続される機能ブロック
２４とを有し、これらの機能ブロック２３，２４は内部
バス２５により結合されている。また、これらの機能ブ
ロック２３，２４は共通のＧＮＤに接地される。
の集積回路図である。図７に示すように、かかる集積回
路２２は第１の電源端子Ｖ１に接続される機能ブロック
２３と、第２の電源端子Ｖ２に接続される機能ブロック
２４とを有し、これらの機能ブロック２３，２４は内部
バス２５により結合されている。また、これらの機能ブ
ロック２３，２４は共通のＧＮＤに接地される。
【０００８】このように、２つの電源端子Ｖ１，Ｖ２を
有する集積回路２２においては、電源端子Ｖ１の電位を
ｖ１，電源端子Ｖ２の電位をｖ２としたとき、ｖ１＜ｖ
２又はｖ２＜ｖ１の一方を設計時に選択する。
有する集積回路２２においては、電源端子Ｖ１の電位を
ｖ１，電源端子Ｖ２の電位をｖ２としたとき、ｖ１＜ｖ
２又はｖ２＜ｖ１の一方を設計時に選択する。
【０００９】
【発明が解決しようとする課題】上述した従来の電源回
路は複数の異なる電位の電源を使用する集積回路におい
て少なくとも１つの電源端子の電位が決定されると、他
の電源端子はその電圧以上又は以下にする必要がある。
すなわち、２つの電源端子を有する集積回路において
は、一方の基準となる電源端子の入力電圧によって他の
電源端子の電圧が制限を受けるという欠点がある。
路は複数の異なる電位の電源を使用する集積回路におい
て少なくとも１つの電源端子の電位が決定されると、他
の電源端子はその電圧以上又は以下にする必要がある。
すなわち、２つの電源端子を有する集積回路において
は、一方の基準となる電源端子の入力電圧によって他の
電源端子の電圧が制限を受けるという欠点がある。
【００１０】本発明の目的は、複数の電源端子の電位設
定にあたり、各電源端子の制限を受けることなく電圧を
設定することのできる電源選択回路を提供することにあ
る。
定にあたり、各電源端子の制限を受けることなく電圧を
設定することのできる電源選択回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の電源選択回路
は、供給される電源電圧が異なる第１および第２の電源
入力端子と、前記電源電圧をそれぞれ分圧する抵抗群
と、前記抵抗群からの出力電圧を比較するコンパレータ
と、前記コンパレータの出力波形を整形し且つ互いに相
反する論理出力を作成する論理ゲートと、前記第１およ
び第２の電源入力端子と電源出力端子との間にそれぞれ
接続されるとともに、前記論理ゲートの前記論理出力に
よりＯＮ／ＯＦＦ制御される第１および第２のＰ型ＭＯ
Ｓトランジスタと、前記第１および第２のＰ型ＭＯＳト
ランジスタにそれぞれ並列接続され且つ前記論理ゲート
が動作していないとき前記第１および第２の電源入力端
子から前記電源出力端子に電圧を供給するための第１お
よび第２のダイオードとを有して構成される。また、本
発明における前記論理ゲートは、インバータを２段直列
接続して形成し、第１段目のインバータの出力で前記第
２のＰ型ＭＯＳトランジスタを制御するとともに、第２
段目のインバータの出力で前記第１のＰ型ＭＯＳトラン
ジスタを制御するように形成される。 さらに、本発明に
おける前記論理ゲートは、前記コンパレータ入力断時の
直前のコンパレータ出力を保持するラッチと２段直列接
続したインバータとで形成することができる。
は、供給される電源電圧が異なる第１および第２の電源
入力端子と、前記電源電圧をそれぞれ分圧する抵抗群
と、前記抵抗群からの出力電圧を比較するコンパレータ
と、前記コンパレータの出力波形を整形し且つ互いに相
反する論理出力を作成する論理ゲートと、前記第１およ
び第２の電源入力端子と電源出力端子との間にそれぞれ
接続されるとともに、前記論理ゲートの前記論理出力に
よりＯＮ／ＯＦＦ制御される第１および第２のＰ型ＭＯ
Ｓトランジスタと、前記第１および第２のＰ型ＭＯＳト
ランジスタにそれぞれ並列接続され且つ前記論理ゲート
が動作していないとき前記第１および第２の電源入力端
子から前記電源出力端子に電圧を供給するための第１お
よび第２のダイオードとを有して構成される。また、本
発明における前記論理ゲートは、インバータを２段直列
接続して形成し、第１段目のインバータの出力で前記第
２のＰ型ＭＯＳトランジスタを制御するとともに、第２
段目のインバータの出力で前記第１のＰ型ＭＯＳトラン
ジスタを制御するように形成される。 さらに、本発明に
おける前記論理ゲートは、前記コンパレータ入力断時の
直前のコンパレータ出力を保持するラッチと２段直列接
続したインバータとで形成することができる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示す電源選択回
路図である。図１に示すように、本実施例はこの選択回
路に接続される電源端子Ｖ１，Ｖ２と、これら電源端子
Ｖ１，Ｖ２に供給される電圧を分圧するための抵抗値の
等しい抵抗Ｒ１〜Ｒ４と、分圧された電位を比較するコ
ンパレータ１とを有する。これらの抵抗Ｒ１〜Ｒ４はコ
ンパレータ１を正常に動作させるために設けられる。ま
た、本実施例はコンパレータ１の出力波形を整形するた
めに直列接続されたインバータ２，３と、電源出力Ｖ０
に電源端子Ｖ１，Ｖ２の電位を供給するＰ型ＭＯＳトラ
ンジスタ４，６と、電源投入後の電源出力Ｖ０を安定さ
せるためのダイオード５，７とを有する。これらＰ型Ｍ
ＯＳトランジスタ４，６はそれぞれインバータ２，３の
出力によってオン・オフを制御される。
て説明する。図１は本発明の一実施例を示す電源選択回
路図である。図１に示すように、本実施例はこの選択回
路に接続される電源端子Ｖ１，Ｖ２と、これら電源端子
Ｖ１，Ｖ２に供給される電圧を分圧するための抵抗値の
等しい抵抗Ｒ１〜Ｒ４と、分圧された電位を比較するコ
ンパレータ１とを有する。これらの抵抗Ｒ１〜Ｒ４はコ
ンパレータ１を正常に動作させるために設けられる。ま
た、本実施例はコンパレータ１の出力波形を整形するた
めに直列接続されたインバータ２，３と、電源出力Ｖ０
に電源端子Ｖ１，Ｖ２の電位を供給するＰ型ＭＯＳトラ
ンジスタ４，６と、電源投入後の電源出力Ｖ０を安定さ
せるためのダイオード５，７とを有する。これらＰ型Ｍ
ＯＳトランジスタ４，６はそれぞれインバータ２，３の
出力によってオン・オフを制御される。
【００１３】図２は図１における各部の波形図である。
図２に示すように、ここでは電源端子Ｖ１，Ｖ２とコン
パレータ１の出力および電源出力Ｖ０を表わす。まず、
時刻Ｔ０のときは電源端子Ｖ２の電位がダイオード５の
スレッシホールドレベルを超えるため、電源端子Ｖ２の
電位に従った電位が出力される。従って、電源出力Ｖ０
は電源端子Ｖ２の電位からダイオード５のスレッシホー
ルド電位（約０．７Ｖ）だけ低い電位が供給される。但
し、このとき、Ｐ型ＭＯＳトランジスタ４，６は共にＯ
ＦＦの状態である。
図２に示すように、ここでは電源端子Ｖ１，Ｖ２とコン
パレータ１の出力および電源出力Ｖ０を表わす。まず、
時刻Ｔ０のときは電源端子Ｖ２の電位がダイオード５の
スレッシホールドレベルを超えるため、電源端子Ｖ２の
電位に従った電位が出力される。従って、電源出力Ｖ０
は電源端子Ｖ２の電位からダイオード５のスレッシホー
ルド電位（約０．７Ｖ）だけ低い電位が供給される。但
し、このとき、Ｐ型ＭＯＳトランジスタ４，６は共にＯ
ＦＦの状態である。
【００１４】次に、時刻Ｔ１ではコンパレータ１が作動
を始める。このとき、電源端子Ｖ１の電位と電源端子Ｖ
２の電位では電源端子Ｖ２の電位の方が高いので、コン
パレータ１は電源出力Ｖ０の電位に基づいて出力する。
従って、インバータ２は“Ｌ”レベル、インバータ３は
“Ｈ”レベルを出力するので、Ｐ型ＭＯＳトランジスタ
４がＯＮし、Ｐ型ＭＯＳトランジスタ６がＯＦＦする。
それ故、電源出力Ｖ０は電源端子Ｖ２の電位が供給され
る。このとき、Ｐ型ＭＯＳトランジスタ６のゲート及び
バックゲートには等しい電位が印加されるため、電源端
子Ｖ１に電流が逆流することはない。
を始める。このとき、電源端子Ｖ１の電位と電源端子Ｖ
２の電位では電源端子Ｖ２の電位の方が高いので、コン
パレータ１は電源出力Ｖ０の電位に基づいて出力する。
従って、インバータ２は“Ｌ”レベル、インバータ３は
“Ｈ”レベルを出力するので、Ｐ型ＭＯＳトランジスタ
４がＯＮし、Ｐ型ＭＯＳトランジスタ６がＯＦＦする。
それ故、電源出力Ｖ０は電源端子Ｖ２の電位が供給され
る。このとき、Ｐ型ＭＯＳトランジスタ６のゲート及び
バックゲートには等しい電位が印加されるため、電源端
子Ｖ１に電流が逆流することはない。
【００１５】次に、時刻Ｔ２では電源端子Ｖ２の電位は
一定となるが、（電源端子Ｖ２の電位）＞（電源端子Ｖ
１電位）の関係は保持されるので、電源出力Ｖ０は電源
端子Ｖ２の電位と等しくなる。
一定となるが、（電源端子Ｖ２の電位）＞（電源端子Ｖ
１電位）の関係は保持されるので、電源出力Ｖ０は電源
端子Ｖ２の電位と等しくなる。
【００１６】次に、時刻Ｔ３では（電源端子Ｖ１の電
位）＞（電源端子Ｖ２の電位）となるため、コンパレー
タ１の出力はＧＮＤレベルとなり、インバータ２の出力
は“Ｈ”、インバータ３の出力は“Ｌ”レベルとなる。
従って、Ｐ型ＭＯＳトランジスタ４はＯＦＦし、Ｐ型Ｍ
ＯＳトランジスタ６がＯＮする。このとき、電源出力Ｖ
０の電位は電源端子Ｖ１の電位に従うようになる。
位）＞（電源端子Ｖ２の電位）となるため、コンパレー
タ１の出力はＧＮＤレベルとなり、インバータ２の出力
は“Ｈ”、インバータ３の出力は“Ｌ”レベルとなる。
従って、Ｐ型ＭＯＳトランジスタ４はＯＦＦし、Ｐ型Ｍ
ＯＳトランジスタ６がＯＮする。このとき、電源出力Ｖ
０の電位は電源端子Ｖ１の電位に従うようになる。
【００１７】次に時刻Ｔ４では再び（電源端子Ｖ１の電
位）＜（電源端子Ｖ２の電位）となるため、コンパレー
タ１の出力は反転し、電源出力Ｖ０の電位は電源端子Ｖ
２の電位に従うようになる。
位）＜（電源端子Ｖ２の電位）となるため、コンパレー
タ１の出力は反転し、電源出力Ｖ０の電位は電源端子Ｖ
２の電位に従うようになる。
【００１８】図３は本発明の他の実施例を示す電源選択
回路図である。図３に示すように、本実施例は前述した
一実施例の回路ＰＭＯＳトランスファーゲート８〜１０
と、ラッチ１１と、インバータ１２とを付加している。
これらＰＭＯＳトランスファゲート８〜１０およびイン
バータ１２には、コンパレータ１を制御するための制御
信号ＣＯＮＴを印加して制御する。しかも、ＰＭＯＳト
ランスファーゲート８，９はコンパレータ１の入力とな
る電源を切断するためのトランスファーゲートとして機
能し、ラッチ１１はコンパレータ１の入力が切断されて
いるときその直前のコンパレータ１の出力を保持するた
めに用いられる。
回路図である。図３に示すように、本実施例は前述した
一実施例の回路ＰＭＯＳトランスファーゲート８〜１０
と、ラッチ１１と、インバータ１２とを付加している。
これらＰＭＯＳトランスファゲート８〜１０およびイン
バータ１２には、コンパレータ１を制御するための制御
信号ＣＯＮＴを印加して制御する。しかも、ＰＭＯＳト
ランスファーゲート８，９はコンパレータ１の入力とな
る電源を切断するためのトランスファーゲートとして機
能し、ラッチ１１はコンパレータ１の入力が切断されて
いるときその直前のコンパレータ１の出力を保持するた
めに用いられる。
【００１９】本実施例はコンパレータ１の入力をＰＭＯ
Ｓトランスファーゲート８，９で切断することにより、
電源端子Ｖ１および電源端子Ｖ２から抵抗Ｒ１〜Ｒ４を
介して流れる電流をカットする。その際、コンパレータ
１の電源を切断してＯＦＦすることにより、電流消費を
低減している。
Ｓトランスファーゲート８，９で切断することにより、
電源端子Ｖ１および電源端子Ｖ２から抵抗Ｒ１〜Ｒ４を
介して流れる電流をカットする。その際、コンパレータ
１の電源を切断してＯＦＦすることにより、電流消費を
低減している。
【００２０】図４は図３における各部の波形図である。
図４に示すように、時刻Ｔ０〜Ｔ４では前述した図２に
おける波形と同様であるが、時刻Ｔ５，Ｔ６では異なる
波形となる。すなわち、時刻Ｔ５，Ｔ６では最高電位を
電源出力Ｖ０に出力することができないが、制御信号Ｃ
ＯＮＴを電源端子Ｖ１および電源端子Ｖ２の電圧変化に
対し十分に速いサンプリング周波数でサンプリングする
ことにより、解決している。その他は同様であるので、
説明を省略する。
図４に示すように、時刻Ｔ０〜Ｔ４では前述した図２に
おける波形と同様であるが、時刻Ｔ５，Ｔ６では異なる
波形となる。すなわち、時刻Ｔ５，Ｔ６では最高電位を
電源出力Ｖ０に出力することができないが、制御信号Ｃ
ＯＮＴを電源端子Ｖ１および電源端子Ｖ２の電圧変化に
対し十分に速いサンプリング周波数でサンプリングする
ことにより、解決している。その他は同様であるので、
説明を省略する。
【００２１】
【発明の効果】以上説明したように、本発明の電源選択
回路は複数の電源端子を用い、その最も高い電位を選択
することにより、異なる電源で動作する機能ブロックを
接続するインターフェイスに対し電源出力を使用するの
で、各電源端子の入力電圧を他の電源端子の電位に影響
を受けずに設定することができるという効果がある。
回路は複数の電源端子を用い、その最も高い電位を選択
することにより、異なる電源で動作する機能ブロックを
接続するインターフェイスに対し電源出力を使用するの
で、各電源端子の入力電圧を他の電源端子の電位に影響
を受けずに設定することができるという効果がある。
【図１】本発明の一実施例を示す電源選択回路図であ
る。
る。
【図２】図１における各部の波形図である。
【図３】本発明の他の実施例を示す電源選択回路図であ
る。
る。
【図４】図３における各部の波形図である。
【図５】従来の一例を説明するための昇圧回路図であ
る。
る。
【図６】従来の別の例を説明するための電源回路図であ
る。
る。
【図７】従来の複数の電源端子を有するときの集積回路
図である。
図である。
１ コンパレータ ２，３，１２ インバータ ４，６ ＰＭＯＳトランジスタ ５，７ ダイオード ８〜１０ ＰＭＯＳトランスファゲート １１ ラッチ Ｒ４〜Ｒ４ 抵抗群 Ｖ１，Ｖ２ 電源端子 Ｖ０ 電源出力 ＣＯＮＴ 制御信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−22539（ＪＰ，Ａ) 特開 昭59−43421（ＪＰ，Ａ) 特開 昭61−39825（ＪＰ，Ａ) 特開 昭61−218325（ＪＰ，Ａ) 特開 昭62−31340（ＪＰ，Ａ) 特開 昭63−124724（ＪＰ，Ａ) 特開 昭63−240338（ＪＰ，Ａ) 特開 平５−83884（ＪＰ，Ａ) 実開 昭59−137646（ＪＰ，Ｕ) 実開 昭63−66029（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/00 - 1/70 G06F 1/00 - 1/32 H01L 27/04 H02J 1/00 - 1/16 H02J 9/00 - 9/18 H03K 19/00 - 19/096
Claims (3)
- 【請求項１】 供給される電源電圧が異なる第１および
第２の電源入力端子と、前記電源電圧をそれぞれ分圧す
る抵抗群と、前記抵抗群からの出力電圧を比較するコン
パレータと、前記コンパレータの出力波形を整形し且つ
互いに相反する論理出力を作成する論理ゲートと、前記
第１および第２の電源入力端子と電源出力端子との間に
それぞれ接続されるとともに、前記論理ゲートの前記論
理出力によりＯＮ／ＯＦＦ制御される第１および第２の
Ｐ型ＭＯＳトランジスタと、前記第１および第２のＰ型
ＭＯＳトランジスタにそれぞれ並列接続され且つ前記論
理ゲートが動作していないとき前記第１および第２の電
源入力端子から前記電源出力端子に電圧を供給するため
の第１および第２のダイオードとを有することを特徴と
する電源選択回路。 - 【請求項２】 前記論理ゲートは、インバータを２段直
列接続して形成し、第１段目のインバータの出力で前記
第２のＰ型ＭＯＳトランジスタを制御するとともに、第
２段目のインバータの出力で前記第１のＰ型ＭＯＳトラ
ンジスタを制御する請求項１記載の電源選択回路。 - 【請求項３】 前記論理ゲートは、前記コンパレータ入
力断時の直前のコンパレータ出力を保持するラッチと２
段直列接続したインバータとで形成した請求項１記載の
電源選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229092A JP3003404B2 (ja) | 1992-08-28 | 1992-08-28 | 電源選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229092A JP3003404B2 (ja) | 1992-08-28 | 1992-08-28 | 電源選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0686458A JPH0686458A (ja) | 1994-03-25 |
| JP3003404B2 true JP3003404B2 (ja) | 2000-01-31 |
Family
ID=16886630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4229092A Expired - Lifetime JP3003404B2 (ja) | 1992-08-28 | 1992-08-28 | 電源選択回路 |
Country Status (1)
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-
1992
- 1992-08-28 JP JP4229092A patent/JP3003404B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101695717B1 (ko) * | 2015-04-24 | 2017-01-13 | 서울과학기술대학교 산학협력단 | 1회용 분유내장형 젖병 키트 |
Also Published As
| Publication number | Publication date |
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