JPH022390B2 - - Google Patents
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- JPH022390B2 JPH022390B2 JP56137368A JP13736881A JPH022390B2 JP H022390 B2 JPH022390 B2 JP H022390B2 JP 56137368 A JP56137368 A JP 56137368A JP 13736881 A JP13736881 A JP 13736881A JP H022390 B2 JPH022390 B2 JP H022390B2
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- transistor
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- 230000001934 delay Effects 0.000 claims description 2
- 238000009825 accumulation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
Description
【発明の詳細な説明】
本発明は、タイマー回路に関し、特にトランジ
スタインバータのベース駆動用タイマー回路に関
する。
スタインバータのベース駆動用タイマー回路に関
する。
従来、直流電力を交流電力に変換するための装
置として、トランジスタインバータが知られてい
る。第１図にはこの種の典型的なインバータであ
る電圧形３相出力トランジスタインバータの回路
を示す。第１図において、６個の同種のスイツチ
ングトランジスタT1〜T6がブリツジ結線され、
相対向するトランジスタT1とT4、T2とT5及びT3
とT6の夫々の中点から３相出力端子R.S.Tが引き
出されている。このような電圧形のインバータに
おいては、いかなる負荷条件に対しても同一の出
力電圧を得るよう、相対向するトランジスタ、例
えばT1とT4は、180゜ずつ交互にオン、オフされ
る。すなわち、トランジスタT1のオフ直後にト
ランジスタT4がオンになり、トランジスタT4の
オフ直後にトランジスタT1がオンになる。そし
て、これと同様な動作が120゜と240゜遅れてトラン
ジスタT2とT5、及びトランジスタT3とT6により
夫々行われる。
置として、トランジスタインバータが知られてい
る。第１図にはこの種の典型的なインバータであ
る電圧形３相出力トランジスタインバータの回路
を示す。第１図において、６個の同種のスイツチ
ングトランジスタT1〜T6がブリツジ結線され、
相対向するトランジスタT1とT4、T2とT5及びT3
とT6の夫々の中点から３相出力端子R.S.Tが引き
出されている。このような電圧形のインバータに
おいては、いかなる負荷条件に対しても同一の出
力電圧を得るよう、相対向するトランジスタ、例
えばT1とT4は、180゜ずつ交互にオン、オフされ
る。すなわち、トランジスタT1のオフ直後にト
ランジスタT4がオンになり、トランジスタT4の
オフ直後にトランジスタT1がオンになる。そし
て、これと同様な動作が120゜と240゜遅れてトラン
ジスタT2とT5、及びトランジスタT3とT6により
夫々行われる。
従つて、このようなトランジスタインバータで
は、各トランジスタのスイツチング特性が重要で
あり、特にオフ時におけるキヤリア蓄積効果を考
慮する必要がある。一般に、導通して飽和状態に
なつているトランジスタはベース電流がオフにな
つてもすぐにはしや断せず、いわゆる蓄積時間キ
ヤリア電流が流れ続ける。そして、たとえ逆バイ
アスを加えても蓄積時間を零にすることはできな
い。従つて、例えば両トランジスタT1，T4にあ
つては、トランジスタT1のベース電流がオフに
なつても蓄積時間の間トランジスタT1は実質的
に導通状態にあるため、直流短絡を防止する上か
らすぐにはトランジスタT4をオンにすることが
できず、普通トランジスタT4に対するベース信
号には蓄積時間を見込んだ時限をもたせている。
またこれと併わせて、トランジスタT1のベー
ス・エミツタ間には逆バイアスを印加する。この
逆バイアスは、トランジスタT1のオフ期間中印
加したままであるとベース駆動用タイマー回路の
損失を増大するため、一般にはオフ時を少しオー
バーするまでの所定期間印加される。
は、各トランジスタのスイツチング特性が重要で
あり、特にオフ時におけるキヤリア蓄積効果を考
慮する必要がある。一般に、導通して飽和状態に
なつているトランジスタはベース電流がオフにな
つてもすぐにはしや断せず、いわゆる蓄積時間キ
ヤリア電流が流れ続ける。そして、たとえ逆バイ
アスを加えても蓄積時間を零にすることはできな
い。従つて、例えば両トランジスタT1，T4にあ
つては、トランジスタT1のベース電流がオフに
なつても蓄積時間の間トランジスタT1は実質的
に導通状態にあるため、直流短絡を防止する上か
らすぐにはトランジスタT4をオンにすることが
できず、普通トランジスタT4に対するベース信
号には蓄積時間を見込んだ時限をもたせている。
またこれと併わせて、トランジスタT1のベー
ス・エミツタ間には逆バイアスを印加する。この
逆バイアスは、トランジスタT1のオフ期間中印
加したままであるとベース駆動用タイマー回路の
損失を増大するため、一般にはオフ時を少しオー
バーするまでの所定期間印加される。
第２図には、上記蓄積効果を考慮した従来のト
ランジスタインバータのベース駆動用タイマー回
路を示す。第２図において、１，２は夫々主トラ
ンジスタT1に対するオンデイレイ用時限回路、
逆バイアス用時限回路である。オンデイレイ用時
限回路１は、トランジスタT1に対するベース信
号に所定の時限を与えるためのもので、２入力を
１つにしたANDゲート３，４と時定数回路５と
からなる。ANDゲート３の入力側は入力端子に
接続されるとともに出力側は時定数回路５の入力
側に接続され、時定数回路５の出力側はANDゲ
ート４の入力側に接続される。
ランジスタインバータのベース駆動用タイマー回
路を示す。第２図において、１，２は夫々主トラ
ンジスタT1に対するオンデイレイ用時限回路、
逆バイアス用時限回路である。オンデイレイ用時
限回路１は、トランジスタT1に対するベース信
号に所定の時限を与えるためのもので、２入力を
１つにしたANDゲート３，４と時定数回路５と
からなる。ANDゲート３の入力側は入力端子に
接続されるとともに出力側は時定数回路５の入力
側に接続され、時定数回路５の出力側はANDゲ
ート４の入力側に接続される。
いま、第３図Ａに示すような基準パルス信号ａ
が入力端子６に入力されると、このパルス信号ａ
はANDゲート３により所定のレベルに引き上げ
られ時定数回路５に供給される。時定数回路５
は、R1，C1で定まる時定数を有し、パルス信号
ａの立上りをなまらせる。これにより、時定数回
路５の出力側には第３図Ｂに示すような信号ｂが
得られ、この信号ｂはANDゲート４の入力側に
供給される。ANDゲート４は、しきい値VT1を
有し、信号ｂが立上つてしきい値VT1に達するま
では低レベルの出力電圧を発生するが、信号ｂが
しきい値VT1を超えると高レベルの出力電圧を発
生する。その結果、ANDゲート４の出力側から
第３図Ｃに示すような信号ｃが得られる。この信
号Ｃは、信号が立上り始めてからしきい値VT1に
達するまでの時間t1だけ信号ａに対して立上りが
遅れる。この信号ｃは、時限t1を有するベース信
号として、トランジスタ７、パルストランス８を
介し主トランジスタT1のベースに供給される。
が入力端子６に入力されると、このパルス信号ａ
はANDゲート３により所定のレベルに引き上げ
られ時定数回路５に供給される。時定数回路５
は、R1，C1で定まる時定数を有し、パルス信号
ａの立上りをなまらせる。これにより、時定数回
路５の出力側には第３図Ｂに示すような信号ｂが
得られ、この信号ｂはANDゲート４の入力側に
供給される。ANDゲート４は、しきい値VT1を
有し、信号ｂが立上つてしきい値VT1に達するま
では低レベルの出力電圧を発生するが、信号ｂが
しきい値VT1を超えると高レベルの出力電圧を発
生する。その結果、ANDゲート４の出力側から
第３図Ｃに示すような信号ｃが得られる。この信
号Ｃは、信号が立上り始めてからしきい値VT1に
達するまでの時間t1だけ信号ａに対して立上りが
遅れる。この信号ｃは、時限t1を有するベース信
号として、トランジスタ７、パルストランス８を
介し主トランジスタT1のベースに供給される。
逆バイアス用時限回路２は、トランジスタT1
に対する逆バイアス信号を形成するためのもの
で、論理ゲート９，１０，１１と時定数回路１２
とからなるICモノステーブルマルチバイブレー
タとして構成されている。NANDゲート９の入
力側はANDゲート３を介して入力端子６に接続
され、NANDゲート９の出力側は直接ANDゲー
ト１０の一方の入力側に接続されるとともに時定
数回路１２の入力側に接続され、時定数回路１２
の出力側はNANDゲート１１の入力側に接続さ
れ、NANDゲート１１の出力側はANDゲート１
０の他方の入力側に接続される。
に対する逆バイアス信号を形成するためのもの
で、論理ゲート９，１０，１１と時定数回路１２
とからなるICモノステーブルマルチバイブレー
タとして構成されている。NANDゲート９の入
力側はANDゲート３を介して入力端子６に接続
され、NANDゲート９の出力側は直接ANDゲー
ト１０の一方の入力側に接続されるとともに時定
数回路１２の入力側に接続され、時定数回路１２
の出力側はNANDゲート１１の入力側に接続さ
れ、NANDゲート１１の出力側はANDゲート１
０の他方の入力側に接続される。
いま、トランジスタT1のベース信号ｃがオフ
になつたときNANDゲート９の入力側には低レ
ベルの基準パルス信号ｃが供給される。NAND
ゲート９は、この信号ａを反転し、第３図Ｄに示
すような高レベルの反転信号ｄを発生する。この
信号ｄはANDゲート１０の一方の入力側に供給
されるとともに時定数回路１２に供給される。時
定数回路１２はR2，C2で定まる時定数で信号ｄ
の立上りをなまらせる。これにより、時定数回路
１２の出力側には第３図Ｅに示すような信号ｅが
得られ、この信号ｅはNANDゲート１１に供給
される。NANDゲート１１は、しきい値VT2を有
し、信号ｅが立上つてしきい値VT2に達するまで
は高レベルの出力電圧を発生するが、信号ｅがし
きい値VT2を超えると低レベルの出力電圧を発生
する。その結果、NANDゲート１１の出力側に
は第３図Ｆに示すような信号ｆが得られる。この
信号ｆは、ANDゲート１０の他方の入力側に供
給され、一方の入力信号ｄと論理積をとられる。
これにより、ANDゲート１０の出力側から第３
図Ｇに示すような信号ｇが発生される。この信号
ｇは、信号ｅが立上り始めてからしきい値VT2に
達するまでのパルス幅t2を有し、逆バイアス信号
として、トランジスタ１３、パルストランス１４
を介し主トランジスタT1のベース・エミツタ間
に供給される。
になつたときNANDゲート９の入力側には低レ
ベルの基準パルス信号ｃが供給される。NAND
ゲート９は、この信号ａを反転し、第３図Ｄに示
すような高レベルの反転信号ｄを発生する。この
信号ｄはANDゲート１０の一方の入力側に供給
されるとともに時定数回路１２に供給される。時
定数回路１２はR2，C2で定まる時定数で信号ｄ
の立上りをなまらせる。これにより、時定数回路
１２の出力側には第３図Ｅに示すような信号ｅが
得られ、この信号ｅはNANDゲート１１に供給
される。NANDゲート１１は、しきい値VT2を有
し、信号ｅが立上つてしきい値VT2に達するまで
は高レベルの出力電圧を発生するが、信号ｅがし
きい値VT2を超えると低レベルの出力電圧を発生
する。その結果、NANDゲート１１の出力側に
は第３図Ｆに示すような信号ｆが得られる。この
信号ｆは、ANDゲート１０の他方の入力側に供
給され、一方の入力信号ｄと論理積をとられる。
これにより、ANDゲート１０の出力側から第３
図Ｇに示すような信号ｇが発生される。この信号
ｇは、信号ｅが立上り始めてからしきい値VT2に
達するまでのパルス幅t2を有し、逆バイアス信号
として、トランジスタ１３、パルストランス１４
を介し主トランジスタT1のベース・エミツタ間
に供給される。
主トランジスタT4に対するベース信号及び逆
バイアス信号は、オンデイレイ用時限回路１５及
び逆バイアス用時限回路１６により夫々得られ
る。これら時限回路１５，１６は、トランジスタ
T1に対する前述の時限回路１，２と夫々同一の
構成を有し、同様に動作する。ただし、入力端子
６からの基準パルス信号ａはNANDゲート１７
により反転されて入力されるため、時限回路１
５，１６は時限回路１，２に対して夫々180゜位相
をずらして動作する。これにより、主トランジス
タT1に時限回路１からベース信号が供給される
とき主トランジスタT4に時限回路１６から逆バ
イアス信号が供給され、主トランジスタT1に時
限回路２から逆バイアス信号が供給されるとき主
トランジスタT2に時限回路１５からベース信号
が供給される。なお、第２図においてツエナーダ
イオード１８，２０はトランジスタT1，T4の逆
バイアス時に順バイアス用パルストランス８，２
２への電流の流入を阻止するためのものであり、
ツエナーダイオード１９，２１は、順バイアス時
に逆バイアス用パルストランス１４，２３への電
流の流入を阻止するためのものである。
バイアス信号は、オンデイレイ用時限回路１５及
び逆バイアス用時限回路１６により夫々得られ
る。これら時限回路１５，１６は、トランジスタ
T1に対する前述の時限回路１，２と夫々同一の
構成を有し、同様に動作する。ただし、入力端子
６からの基準パルス信号ａはNANDゲート１７
により反転されて入力されるため、時限回路１
５，１６は時限回路１，２に対して夫々180゜位相
をずらして動作する。これにより、主トランジス
タT1に時限回路１からベース信号が供給される
とき主トランジスタT4に時限回路１６から逆バ
イアス信号が供給され、主トランジスタT1に時
限回路２から逆バイアス信号が供給されるとき主
トランジスタT2に時限回路１５からベース信号
が供給される。なお、第２図においてツエナーダ
イオード１８，２０はトランジスタT1，T4の逆
バイアス時に順バイアス用パルストランス８，２
２への電流の流入を阻止するためのものであり、
ツエナーダイオード１９，２１は、順バイアス時
に逆バイアス用パルストランス１４，２３への電
流の流入を阻止するためのものである。
上述した従来のベース駆動用タイマー回路で
は、ベース信号の時限及び逆バイアス信号のパル
ス幅は論理ゲートのしきい値に依存している。す
なわち、ベース信号の時限t1は信号ｂが立上り始
めてからANDゲート４のしきい値VT1に達する
までの時間であり、逆バイアス信号のパルス幅t2
は信号ｅが立上り始めてからNANDゲート１１
のしきい値VT2に達するまでの時間である。しか
し、一般に個々の論理ゲートのしきい値にはバラ
ツキがあり、また周囲温度の変化によつて変動す
る。このため、従来のベース駆動用タイマー回路
においては、ベース信号の時限及び逆バイアスの
印加期間が不正確になつたり変動したりして、安
定したスイツチングを行い得なかつた。更に、従
来のベース駆動用タイマー回路によれば、各主ト
ランジスタに対して別個構成のオンデイレイ用時
限回路と逆バイアス用時限回路とを設けるため、
回路部品の数が多くなつてコストを増すばかり
か、上記しきい値の変動と相俟つて両時限回路の
出力波形に整合性を与えることが困難であつた。
は、ベース信号の時限及び逆バイアス信号のパル
ス幅は論理ゲートのしきい値に依存している。す
なわち、ベース信号の時限t1は信号ｂが立上り始
めてからANDゲート４のしきい値VT1に達する
までの時間であり、逆バイアス信号のパルス幅t2
は信号ｅが立上り始めてからNANDゲート１１
のしきい値VT2に達するまでの時間である。しか
し、一般に個々の論理ゲートのしきい値にはバラ
ツキがあり、また周囲温度の変化によつて変動す
る。このため、従来のベース駆動用タイマー回路
においては、ベース信号の時限及び逆バイアスの
印加期間が不正確になつたり変動したりして、安
定したスイツチングを行い得なかつた。更に、従
来のベース駆動用タイマー回路によれば、各主ト
ランジスタに対して別個構成のオンデイレイ用時
限回路と逆バイアス用時限回路とを設けるため、
回路部品の数が多くなつてコストを増すばかり
か、上記しきい値の変動と相俟つて両時限回路の
出力波形に整合性を与えることが困難であつた。
本発明は、上記の問題点に鑑みてなされたもの
で、ベース信号の時限と逆バイアスの印加期間を
正確にするとともに両者間に良好な整合性を与
え、回路を簡単にしてコストを低減させるトラン
ジスタインバータのベース駆動用タイマー回路を
提供することにある。以下、本発明を好適な実施
例につき説明する。
で、ベース信号の時限と逆バイアスの印加期間を
正確にするとともに両者間に良好な整合性を与
え、回路を簡単にしてコストを低減させるトラン
ジスタインバータのベース駆動用タイマー回路を
提供することにある。以下、本発明を好適な実施
例につき説明する。
第４図は、本発明の一実施例によるトランジス
タインバータのベース駆動用タイマー回路の回路
図である。第４図において、本発明によるオンデ
イレイ用時限回路は、時定数回路３１と比較器３
２とから構成される。時定数回路３１は、抵抗
R3、コンデンサC3及びダイオードD3からなる普
通の回路構成であり、R3，C3で定まる時定数を
有する。時定数回路３１の入力側はANDゲート
３３を介して入力端子３４に接続され、その出力
側は比較器３２の非反転入力端子に接続される。
比較器３２は、演算増幅器を有する回路構成であ
り、その反転入力端子には基準電圧発生器３５か
ら一定の基準電圧V1が供給される。これにより、
比較器３２は時定数回路３１からの信号のレベル
と基準電圧レベルV1とを比較し前者が後者より
大きいとき高レベルの出力電圧を発生し、その他
の場合は低レベルの出力電圧を発生するように構
成されている。
タインバータのベース駆動用タイマー回路の回路
図である。第４図において、本発明によるオンデ
イレイ用時限回路は、時定数回路３１と比較器３
２とから構成される。時定数回路３１は、抵抗
R3、コンデンサC3及びダイオードD3からなる普
通の回路構成であり、R3，C3で定まる時定数を
有する。時定数回路３１の入力側はANDゲート
３３を介して入力端子３４に接続され、その出力
側は比較器３２の非反転入力端子に接続される。
比較器３２は、演算増幅器を有する回路構成であ
り、その反転入力端子には基準電圧発生器３５か
ら一定の基準電圧V1が供給される。これにより、
比較器３２は時定数回路３１からの信号のレベル
と基準電圧レベルV1とを比較し前者が後者より
大きいとき高レベルの出力電圧を発生し、その他
の場合は低レベルの出力電圧を発生するように構
成されている。
また、本発明による逆バイアス用時限回路は、
時定数回路３１と比較器３６とを具備する。時定
数回路３１の出力側は比較器３６の反転入力端子
に接続され、比較器３６の非反転入力端子には基
準電圧発生器３５から一定の基準電圧V2が供給
される。比較器３６の出力側はオープン・コレク
タ構成であり、その出力トランジスタのコレクタ
（図示せず）は電源に接続される代わり抵抗３７
を介して時定数回路３１の入力側に接続されてい
る。これにより、比較器３６は、時定数回路３１
からの信号のレベルが基準電圧レベルV2より小
さくかつ時定数回路３１の入力側に高レベルの電
圧が供給されるとき高レベルの出力電圧を発生
し、その他の場合は低レベルの出力電圧を発生す
るように構成されている。
時定数回路３１と比較器３６とを具備する。時定
数回路３１の出力側は比較器３６の反転入力端子
に接続され、比較器３６の非反転入力端子には基
準電圧発生器３５から一定の基準電圧V2が供給
される。比較器３６の出力側はオープン・コレク
タ構成であり、その出力トランジスタのコレクタ
（図示せず）は電源に接続される代わり抵抗３７
を介して時定数回路３１の入力側に接続されてい
る。これにより、比較器３６は、時定数回路３１
からの信号のレベルが基準電圧レベルV2より小
さくかつ時定数回路３１の入力側に高レベルの電
圧が供給されるとき高レベルの出力電圧を発生
し、その他の場合は低レベルの出力電圧を発生す
るように構成されている。
なお基準電圧発生器３５は抵抗分圧回路からな
り、その抵抗比から接続点ｘ，ｙの電圧V1，V2
が求まる。後述するように基準電圧V1はベース
オン信号の時限を決めるものであり、基準電圧
V2は逆バイアス信号のパルス幅を決めるもので
ある。普通両基準電圧V1，V2にはV1≦V2の関係
をもたせる。
り、その抵抗比から接続点ｘ，ｙの電圧V1，V2
が求まる。後述するように基準電圧V1はベース
オン信号の時限を決めるものであり、基準電圧
V2は逆バイアス信号のパルス幅を決めるもので
ある。普通両基準電圧V1，V2にはV1≦V2の関係
をもたせる。
以上は、トランジスタT1に対するオンデイレ
イ用時限回路とトランジスタT4に対する逆バイ
アス用時限回路である。トランジスタT4に対す
るオンデイレイ用時限回路は時定数回路３８と比
較器３９とから構成され、トランジスタT1に対
する逆バイアス用時限回路は時定数回路３８と比
較器４０とから構成される。これら時定数回路３
８、比較器３９，４０は、前述した時定数回路３
１、比較器３２，３６と夫々同一の構成を有し、
同様に動作する。ただし、入力基準パルス信号は
NANDゲート４１により反転されて供給される
ため、それらの動作は前述の回路に対して夫々
180゜位相がずれる。これにより主トランジスタT1
にベースオン信号が供給されるとき主トランジス
タT4には逆バイアス信号が供給され、主トラン
ジスタT1に逆バイアス信号が供給されるとき主
トランジスタT4にはベースオン信号が供給され
るようになされている。
イ用時限回路とトランジスタT4に対する逆バイ
アス用時限回路である。トランジスタT4に対す
るオンデイレイ用時限回路は時定数回路３８と比
較器３９とから構成され、トランジスタT1に対
する逆バイアス用時限回路は時定数回路３８と比
較器４０とから構成される。これら時定数回路３
８、比較器３９，４０は、前述した時定数回路３
１、比較器３２，３６と夫々同一の構成を有し、
同様に動作する。ただし、入力基準パルス信号は
NANDゲート４１により反転されて供給される
ため、それらの動作は前述の回路に対して夫々
180゜位相がずれる。これにより主トランジスタT1
にベースオン信号が供給されるとき主トランジス
タT4には逆バイアス信号が供給され、主トラン
ジスタT1に逆バイアス信号が供給されるとき主
トランジスタT4にはベースオン信号が供給され
るようになされている。
次に、上述した構成のベース駆動用タイマー回
路の動作を説明する。いま、入力端子３４から第
５図Ｈに示すような基準パルス信号ｈが時刻t4で
入力すると、この信号ｈはANDゲート３３によ
り所定レベルに引き上げられてから時定数回路３
１に供給される。時定数回路３１はR3，C3で定
まる時定数で信号ｈの立上り速度を遅くする。そ
の結果、時定数回路３１の出力側には第５図Ｉに
示すような立上りのなまつた信号ｉが得られる。
この信号ｉは、比較器３２の非反転入力端子に供
給されるとともに比較器３６の反転入力端子に供
給される。
路の動作を説明する。いま、入力端子３４から第
５図Ｈに示すような基準パルス信号ｈが時刻t4で
入力すると、この信号ｈはANDゲート３３によ
り所定レベルに引き上げられてから時定数回路３
１に供給される。時定数回路３１はR3，C3で定
まる時定数で信号ｈの立上り速度を遅くする。そ
の結果、時定数回路３１の出力側には第５図Ｉに
示すような立上りのなまつた信号ｉが得られる。
この信号ｉは、比較器３２の非反転入力端子に供
給されるとともに比較器３６の反転入力端子に供
給される。
比較器３２は、信号ｉが立上つて基準電圧V1
に達するまでは低レベルの出力電圧を発生する
が、時刻tBで信号ｉが基準電圧レベルV1を超えて
からその後オフになるまで高レベルの出力電圧を
発生する。その結果、比較器３２の出力側から第
５図Ｊに示すように基準パルス信号ｈに対して時
間t1（時刻tAからtBまで）立上りの遅延する信号ｊ
が得られる。この信号ｊは、時限t1を有するベー
スオン信号としてトランジスタ４２、パルストラ
ンス４３、ツエナーダイオード４４を通り主トラ
ンジスタT1のベースに供給され、トランジスタ
T1をオンにする。
に達するまでは低レベルの出力電圧を発生する
が、時刻tBで信号ｉが基準電圧レベルV1を超えて
からその後オフになるまで高レベルの出力電圧を
発生する。その結果、比較器３２の出力側から第
５図Ｊに示すように基準パルス信号ｈに対して時
間t1（時刻tAからtBまで）立上りの遅延する信号ｊ
が得られる。この信号ｊは、時限t1を有するベー
スオン信号としてトランジスタ４２、パルストラ
ンス４３、ツエナーダイオード４４を通り主トラ
ンジスタT1のベースに供給され、トランジスタ
T1をオンにする。
一方、比較器３６においては、信号ｉが供給さ
れる以前その非反転入力端子は低レベルにある
が、このとき比較器３６の出力側は抵抗３７を介
してオフレベル、すなわち低レベルの基準パルス
信号ｈを受けるため、低レベルの出力電圧が発生
されている。しかし、時刻tAで信号ｉが供給され
たとき、同時に基準パルス信号ｈはオンレベル、
すなわち高レベルになる。これにより、時刻tAか
ら信号ｉが立上つて基準電圧V2に達する時刻tcま
で、比較器３６は高レベルの出力電圧を発生す
る。そして時刻tcを過ぎて信号ｉが基準電圧レベ
ルV2より大きくなると、比較器３６は再び低レ
ベルの出力電圧を発生する。その結果、比較器３
６の出力側には、第５図Ｋに示すように時刻tAか
らtcまでのパルス幅t2を有する信号ｋが得られる。
この信号ｋは、印加期間t2を有する逆バイアス信
号としてトランジスタ４５、パルストランス４
６、ツエナーダイオード４７を通り主トランジス
タT4のベースに供給され、トランジスタT4のオ
フを促進する。
れる以前その非反転入力端子は低レベルにある
が、このとき比較器３６の出力側は抵抗３７を介
してオフレベル、すなわち低レベルの基準パルス
信号ｈを受けるため、低レベルの出力電圧が発生
されている。しかし、時刻tAで信号ｉが供給され
たとき、同時に基準パルス信号ｈはオンレベル、
すなわち高レベルになる。これにより、時刻tAか
ら信号ｉが立上つて基準電圧V2に達する時刻tcま
で、比較器３６は高レベルの出力電圧を発生す
る。そして時刻tcを過ぎて信号ｉが基準電圧レベ
ルV2より大きくなると、比較器３６は再び低レ
ベルの出力電圧を発生する。その結果、比較器３
６の出力側には、第５図Ｋに示すように時刻tAか
らtcまでのパルス幅t2を有する信号ｋが得られる。
この信号ｋは、印加期間t2を有する逆バイアス信
号としてトランジスタ４５、パルストランス４
６、ツエナーダイオード４７を通り主トランジス
タT4のベースに供給され、トランジスタT4のオ
フを促進する。
その後時刻tDでパルス信号ｈ及びベースオン信
号ｊがオフレベルになつたとき、他方の時定数回
路３８には、パルス信号ｈをNANDゲート４１
により反転して得られるオンレベルの信号ｌ（第
５図Ｌ）が入力される。これにより、前述と全く
同じ動作が時定数回路３８と両比較器３９，４０
とにより行われる。すなわち、時定数回路３８の
出力側から第５図Ｍに示すような立上りのなまつ
た信号ｍが得られ、比較器３９の出力側にはパル
ス信号ｌに対して時間t1（時刻tDからtEまで）立上
りの遅延した信号ｎ（第５図Ｎ）が得られ、比較
器４０の出力側にはパルス幅t2（時刻tDからtFま
で）を有する信号ｏ（第５図Ｏ）が得られる。そ
して信号ｎは、時限t1を有するベースオン信号と
してトランジスタ４８、パルストランス４９、ツ
エナーダイオード５０を通り主トランジスタT4
のベースに供給され、トランジスタt4をオンにす
る。また信号ｏは、印加期間t2の逆バイアス信号
としてトランジスタ５１、パルストランス５２、
ツエナーダイオード５３を通り主トランジスタ
T1のベースに供給され、トランジスタT1のオフ
を促進する。
号ｊがオフレベルになつたとき、他方の時定数回
路３８には、パルス信号ｈをNANDゲート４１
により反転して得られるオンレベルの信号ｌ（第
５図Ｌ）が入力される。これにより、前述と全く
同じ動作が時定数回路３８と両比較器３９，４０
とにより行われる。すなわち、時定数回路３８の
出力側から第５図Ｍに示すような立上りのなまつ
た信号ｍが得られ、比較器３９の出力側にはパル
ス信号ｌに対して時間t1（時刻tDからtEまで）立上
りの遅延した信号ｎ（第５図Ｎ）が得られ、比較
器４０の出力側にはパルス幅t2（時刻tDからtFま
で）を有する信号ｏ（第５図Ｏ）が得られる。そ
して信号ｎは、時限t1を有するベースオン信号と
してトランジスタ４８、パルストランス４９、ツ
エナーダイオード５０を通り主トランジスタT4
のベースに供給され、トランジスタt4をオンにす
る。また信号ｏは、印加期間t2の逆バイアス信号
としてトランジスタ５１、パルストランス５２、
ツエナーダイオード５３を通り主トランジスタ
T1のベースに供給され、トランジスタT1のオフ
を促進する。
なお、ベースオン信号の時限t1及び逆バイアス
信号のパルス幅t2は、基準電圧V1，V2を変える
ことにより夫々調整でき、蓄積時間及び主トラン
ジスタのオフ時を見込んで適当な値に選択され
る。
信号のパルス幅t2は、基準電圧V1，V2を変える
ことにより夫々調整でき、蓄積時間及び主トラン
ジスタのオフ時を見込んで適当な値に選択され
る。
以上本発明の一実施例によるベース駆動用タイ
マー回路の構成及び動作について述べたが、本発
明は従来のベース駆動用タイマー回路と比較して
次のような利点を有する。
マー回路の構成及び動作について述べたが、本発
明は従来のベース駆動用タイマー回路と比較して
次のような利点を有する。
第１に本発明においては、ベースオン信号を得
るための時定数回路と逆バイアス信号を得るため
の時定数回路とは同一の時定数回路で共用されて
いる。このため、回路構成が簡単になりコストの
低減化が図れるとともにベースオン信号の時限と
逆バイアス信号の時間期間との間に整合性を与え
ることが容易である。
るための時定数回路と逆バイアス信号を得るため
の時定数回路とは同一の時定数回路で共用されて
いる。このため、回路構成が簡単になりコストの
低減化が図れるとともにベースオン信号の時限と
逆バイアス信号の時間期間との間に整合性を与え
ることが容易である。
また本発明によれば、ベースオン信号の時限及
び逆バイアスの印加期間は、従来のベース駆動用
タイマー回路のように論理ゲートのしきい値に依
存するのではなく比較器の他方の入力側に供給さ
れる一定の基準レベル電圧に依存する。このた
め、正確な時限、印加期間が得られ、従来必要で
あつた調整時間が不要となり、周囲温度等の変化
に対して安定した動作を行える。
び逆バイアスの印加期間は、従来のベース駆動用
タイマー回路のように論理ゲートのしきい値に依
存するのではなく比較器の他方の入力側に供給さ
れる一定の基準レベル電圧に依存する。このた
め、正確な時限、印加期間が得られ、従来必要で
あつた調整時間が不要となり、周囲温度等の変化
に対して安定した動作を行える。
なお、本発明は電圧形３相出力トランジスタイ
ンバータのみならず、トランジスタをブリツジ結
線して構成されるVVVFインバータ、CVCFイン
バータやトランジスタサーボ用のブリツジ結線ト
ランジスタチヨツパ等にも適用可能である。
ンバータのみならず、トランジスタをブリツジ結
線して構成されるVVVFインバータ、CVCFイン
バータやトランジスタサーボ用のブリツジ結線ト
ランジスタチヨツパ等にも適用可能である。
第１図は、本発明が使用される電圧形３相出力
トランジスタインバータの回路図、第２図は、従
来のトランジスタインバータのベース駆動用タイ
マー回路の回路図、第３図は、第２図の回路の各
部の信号波形図、第４図は、本発明の一実施例に
よるトランジスタインバータのベース駆動用タイ
マー回路の回路図、第５図は、第４図の回路の各
部の信号波形図である。 ３１，３８……時定数回路、３２，３６，３
９，４０……比較器、３５……基準電圧発生器、
T1，T4……主トランジスタ。
トランジスタインバータの回路図、第２図は、従
来のトランジスタインバータのベース駆動用タイ
マー回路の回路図、第３図は、第２図の回路の各
部の信号波形図、第４図は、本発明の一実施例に
よるトランジスタインバータのベース駆動用タイ
マー回路の回路図、第５図は、第４図の回路の各
部の信号波形図である。 ３１，３８……時定数回路、３２，３６，３
９，４０……比較器、３５……基準電圧発生器、
T1，T4……主トランジスタ。
Claims (1)
- １ ブリツジインバータの相対向するトランジス
タの一方のベース電流のオフ後所定の時限で他方
のトランジスタのベースにベースオン信号を供給
するとともに前記ベース電流のオフ後の所定期間
前記一方のトランジスタのベースに逆バイアスを
供給することにより前記一方のトランジスタから
前記他方のトランジスタにオン状態を切換えるト
ランジスタインバータのベース駆動用タイマー回
路において、基準パルス信号の立上りを一定の時
定数で遅らせる時定数回路と、第１の基準レベル
信号と第２の基準レベル信号を出力する基準信号
発生器と、前記時定数回路の出力信号と前記第１
の基準レベル信号とを入力し該出力信号のレベル
が該第１の基準レベル信号のレベルより大きいと
きのみ高レベルの出力電圧を発生する第１の比較
器と、前記時定数回路の出力信号と前記第２の基
準レベル信号とを入力するとともに前記基準パル
ス信号を受け、該出力信号のレベルが該第２の基
準レベル信号のレベルより小さくかつ前記基準パ
ルス信号が高レベルにあるときのみ高レベルの出
力電圧を発生する第２の比較器とを具備し、前記
第１の比較器の出力側から前記ベースオン信号を
得るとともに前記第２の比較器の出力側から前記
逆バイアス信号を得ることを特徴とするベース駆
動用タイマー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137368A JPS5839283A (ja) | 1981-09-01 | 1981-09-01 | トランジスタインバ−タのベ−ス駆動用タイマ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137368A JPS5839283A (ja) | 1981-09-01 | 1981-09-01 | トランジスタインバ−タのベ−ス駆動用タイマ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839283A JPS5839283A (ja) | 1983-03-07 |
| JPH022390B2 true JPH022390B2 (ja) | 1990-01-17 |
Family
ID=15197044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137368A Granted JPS5839283A (ja) | 1981-09-01 | 1981-09-01 | トランジスタインバ−タのベ−ス駆動用タイマ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839283A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59164950A (ja) * | 1983-03-11 | 1984-09-18 | Fuji Photo Film Co Ltd | 電気泳動用媒体材料 |
| JPS6051469A (ja) * | 1983-08-26 | 1985-03-22 | Hitachi Ltd | 電力変換装置の駆動回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177824A (en) * | 1974-12-28 | 1976-07-06 | Nippon Telegraph & Telephone | Dccac henkanyotoranjisutano taanofu taimuhoshokairo |
| JPS55141983A (en) * | 1979-04-20 | 1980-11-06 | Kyosan Electric Mfg Co Ltd | Preventing circuit for magnetic-polarization of transistor inverter |
-
1981
- 1981-09-01 JP JP56137368A patent/JPS5839283A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177824A (en) * | 1974-12-28 | 1976-07-06 | Nippon Telegraph & Telephone | Dccac henkanyotoranjisutano taanofu taimuhoshokairo |
| JPS55141983A (en) * | 1979-04-20 | 1980-11-06 | Kyosan Electric Mfg Co Ltd | Preventing circuit for magnetic-polarization of transistor inverter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5839283A (ja) | 1983-03-07 |
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