JPH0510423Y2 - - Google Patents
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- Publication number
- JPH0510423Y2 JPH0510423Y2 JP11085486U JP11085486U JPH0510423Y2 JP H0510423 Y2 JPH0510423 Y2 JP H0510423Y2 JP 11085486 U JP11085486 U JP 11085486U JP 11085486 U JP11085486 U JP 11085486U JP H0510423 Y2 JPH0510423 Y2 JP H0510423Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- level
- output
- input terminal
- Prior art date
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- Expired - Lifetime
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- 238000003708 edge detection Methods 0.000 claims description 11
- 230000010363 phase shift Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、集積回路の改良に関するもので、特
に端子数の削減を計ることが出来る集積回路に関
する。
に端子数の削減を計ることが出来る集積回路に関
する。
(ロ) 従来の技術
通常集積回路においては、直流信号が供給され
る入力ピンと交流信号が供給される入力ピンが互
いに独立に設けられている。例えば「‘85三洋半
導体ハンドブツクモノリシツクバイポーラ集積回
路編」（昭和60年３月20日発行）第909頁及び第
910頁には、映像信号処理IC（集積回路）LA7032
が記載されているが、前記ICLA7032は第２図に
示す如く、位相推移回路１とバーストエンフアシ
ス回路２とを内蔵しており、位相推移回路１の入
力端に第１入力ピン３が、バーストエンフアシス
回路２の入力端に第２入力ピン４が接続された構
成を有している。そして、第１入力ピン３にはビ
デオテープレコーダのヘツドの回転パルス（30
Hz）が印加され、該回転パルスは位相推移回路１
において、位相を90度づつずらす切換え信号とし
て用いられる。また、第２入力ピン４にはビデオ
テープのテープスピードの速さを示す信号が印加
される。例えば、SPモード（標準録画）時には
「Ｌ」レベルの信号が印加され、又LPモード（倍
速録画）時には「Ｈ」レベルの信号が印加され
る。そして、前記「Ｈ」又は「Ｌ」レベルの信号
に応じてクロマ信号中のバースト信号を増幅して
いる。尚、第２図における一点鎖線はICを示す
ものであり、前記ICの他の部分は本考案に直接
関係しないので省略してある。
る入力ピンと交流信号が供給される入力ピンが互
いに独立に設けられている。例えば「‘85三洋半
導体ハンドブツクモノリシツクバイポーラ集積回
路編」（昭和60年３月20日発行）第909頁及び第
910頁には、映像信号処理IC（集積回路）LA7032
が記載されているが、前記ICLA7032は第２図に
示す如く、位相推移回路１とバーストエンフアシ
ス回路２とを内蔵しており、位相推移回路１の入
力端に第１入力ピン３が、バーストエンフアシス
回路２の入力端に第２入力ピン４が接続された構
成を有している。そして、第１入力ピン３にはビ
デオテープレコーダのヘツドの回転パルス（30
Hz）が印加され、該回転パルスは位相推移回路１
において、位相を90度づつずらす切換え信号とし
て用いられる。また、第２入力ピン４にはビデオ
テープのテープスピードの速さを示す信号が印加
される。例えば、SPモード（標準録画）時には
「Ｌ」レベルの信号が印加され、又LPモード（倍
速録画）時には「Ｈ」レベルの信号が印加され
る。そして、前記「Ｈ」又は「Ｌ」レベルの信号
に応じてクロマ信号中のバースト信号を増幅して
いる。尚、第２図における一点鎖線はICを示す
ものであり、前記ICの他の部分は本考案に直接
関係しないので省略してある。
(ハ) 考案が解決しようとする問題点
第２図の如き回路構成とすれば、回転パルスと
ビデオテープのテープスピードの速さを示す信号
とを独立に、位相推移回路及びバーストエンフア
シス回路に印加出来るが、前記回転パルスを印加
する為の第１入力ピンと前記テープスピードを示
す信号を印加する為の第２入力ピンとの２つのピ
ンを必要とするので、ピン数の増加というIC化
にとつて好ましくない欠点を有していた。
ビデオテープのテープスピードの速さを示す信号
とを独立に、位相推移回路及びバーストエンフア
シス回路に印加出来るが、前記回転パルスを印加
する為の第１入力ピンと前記テープスピードを示
す信号を印加する為の第２入力ピンとの２つのピ
ンを必要とするので、ピン数の増加というIC化
にとつて好ましくない欠点を有していた。
(ニ) 問題点を解決するための手段
本考案は、上述の点に鑑み成されたもので、直
流信号が印加される第１入力端子と、交流信号が
印加される第２入力端子と、前記直流信号と前記
交流信号とを所定比率で混合する混合回路と、該
混合回路の出力信号が印加される集積回路の入力
ピンと、前記集積回路内に内蔵され、前記出力信
号のレベルと第１基準電圧のレベルとの比較を行
なう第１比較回路と、前記出力信号のレベルと第
２基準電圧のレベルとの比較を行なう第２比較回
路と、前記第１比較回路の出力信号のエツジを検
出するエツジ検出回路と、該エツジ検出回路の出
力信号を用いて、前記第２比較回路の出力信号を
制御する制御回路とから成ることを特徴とする。
流信号が印加される第１入力端子と、交流信号が
印加される第２入力端子と、前記直流信号と前記
交流信号とを所定比率で混合する混合回路と、該
混合回路の出力信号が印加される集積回路の入力
ピンと、前記集積回路内に内蔵され、前記出力信
号のレベルと第１基準電圧のレベルとの比較を行
なう第１比較回路と、前記出力信号のレベルと第
２基準電圧のレベルとの比較を行なう第２比較回
路と、前記第１比較回路の出力信号のエツジを検
出するエツジ検出回路と、該エツジ検出回路の出
力信号を用いて、前記第２比較回路の出力信号を
制御する制御回路とから成ることを特徴とする。
(ホ) 作用
本考案に依れば、直流信号と交流信号とをIC
の単一の入力端子に供給することが出来るので、
端子数の削減を計ることが出来る。
の単一の入力端子に供給することが出来るので、
端子数の削減を計ることが出来る。
(ヘ) 実施例
第１図は、本考案の一実施例を示す回路図で、
５はIC、６はIC５の入力ピン、７はパルス信号
が印加される第１入力端子、８は「Ｈ」又は
「Ｌ」レベルの直流信号が印加される第２入力端
子、９及び１０は第１及び第２入力端子７及び８
の電位差を分割する抵抗、１１は入力ピン６から
の入力信号の電圧と第１基準電源１２の電圧との
比較を行ない、その判別信号を発生する第１比較
回路、１３は該第１比較回路１１からの判別信号
のエツジを検出するエツジ検出回路、１４は入力
ピン６からの入力信号の電圧と第２基準電源１５
の電圧との比較を行ない、その判別信号を発生す
る第２比較回路、１６はエツジ検出回路１３の出
力信号と第２比較回路１４からの判別信号との論
理積をとる第１アンドゲート、１７はエツジ検出
回路１３の出力信号と、第２比較回路１４からの
判別信号と反転信号との論理積をとる第２アンド
ゲート、１８は第１アンドゲート１６の出力信号
によりリセツトされ、第２アンドゲート１７の出
力信号によりセツトされるRS−FF（FF：フリツ
プフロツプ回路）である。
５はIC、６はIC５の入力ピン、７はパルス信号
が印加される第１入力端子、８は「Ｈ」又は
「Ｌ」レベルの直流信号が印加される第２入力端
子、９及び１０は第１及び第２入力端子７及び８
の電位差を分割する抵抗、１１は入力ピン６から
の入力信号の電圧と第１基準電源１２の電圧との
比較を行ない、その判別信号を発生する第１比較
回路、１３は該第１比較回路１１からの判別信号
のエツジを検出するエツジ検出回路、１４は入力
ピン６からの入力信号の電圧と第２基準電源１５
の電圧との比較を行ない、その判別信号を発生す
る第２比較回路、１６はエツジ検出回路１３の出
力信号と第２比較回路１４からの判別信号との論
理積をとる第１アンドゲート、１７はエツジ検出
回路１３の出力信号と、第２比較回路１４からの
判別信号と反転信号との論理積をとる第２アンド
ゲート、１８は第１アンドゲート１６の出力信号
によりリセツトされ、第２アンドゲート１７の出
力信号によりセツトされるRS−FF（FF：フリツ
プフロツプ回路）である。
尚、本考案においては、第１及び第２入力端子
７及び８に印加される入力信号の電圧を「Ｈ」レ
ベルはV1とし、「Ｌ」レベルはV0として、実施例
においては、前記V1を電源電圧（＋VCC）とし、
前記V0をアース電位とする。
７及び８に印加される入力信号の電圧を「Ｈ」レ
ベルはV1とし、「Ｌ」レベルはV0として、実施例
においては、前記V1を電源電圧（＋VCC）とし、
前記V0をアース電位とする。
第１図において、第１入力端子７にヘツドの回
転パルスを示す第３図イの如き「Ｈ」レベルと
「Ｌ」レベルを繰り返えすパルス信号が印加され、
第２入力端子８に第３図ロの如きEPモードを示
す「Ｈ」レベルの直流信号が印加されると、前記
パルス信号及び前記直流信号の電位差が抵抗９及
び１０によつて分割され、IC５の入力ピン６に
は抵抗分割された電圧が、前記直流信号に重畳さ
れた第３図ハの如き信号が生ずる。（ただし、抵
抗９及び１０の抵抗比を１：２とする）該信号は
第１及び第２比較回路１１及び１４に印加されそ
れぞれの基準電圧と比較される。ここで、第１比
較回路１１の正入力端子に接続されている第１基
準電源１２の電圧を1/2VCCに設定すると、その
出力端には第３図ニの如き前記パルス信号の反転
信号が表われる。又、第２比較回路１４の負入力
端子に接続されている第２基準電源１５の電圧を
１／４VCCに設定すると、その出力端には第３図ホ
の如き前記直流信号と等しい信号が表わされる。
その為、位相推移回路１９には第１入力端子７に
印加されたパルス信号の反転信号が得られ、位相
を90度づつずらす切換信号として用いられる。第
３図ニに示される第１比較回路１１の判別信号
は、エツジ検出回路１３にてその立ち上がりのエ
ツジが検出され、第３図ヘの如き信号が発生す
る。そして、第１アンドゲート１６の入力端に
は、前記エツジ検出回路１３の出力信号が印加さ
れるとともに、前記第２比較回路１４の判別信号
が印加される。又、第２アンドゲート１７の入力
端には、前記エツジ検出回路１３の出力信号が印
加されるとともに、前記第２比較回路１４の判別
信号がインバータ２０を介して印加される。その
為、RS−FF１８のリセツト入力Ｒには第３図ト
の如き第１アンドゲート１６の出力信号が印加さ
れ、セツト入力Ｓには第３図チの如き「Ｌ」レベ
ルの第２アンドゲート１７の出力信号が印加され
る。従つて、RS−FF１８は、第１アンドゲート
１６の出力信号によつてリセツトされ、そのＱ出
力は、「Ｌ」レベルとなる。該「Ｌ」レベルの信
号はバーストエンフアシス回路２１に印加される
が、LPモードに応じた信号であるからバースト
信号の増幅は行なわれない。
転パルスを示す第３図イの如き「Ｈ」レベルと
「Ｌ」レベルを繰り返えすパルス信号が印加され、
第２入力端子８に第３図ロの如きEPモードを示
す「Ｈ」レベルの直流信号が印加されると、前記
パルス信号及び前記直流信号の電位差が抵抗９及
び１０によつて分割され、IC５の入力ピン６に
は抵抗分割された電圧が、前記直流信号に重畳さ
れた第３図ハの如き信号が生ずる。（ただし、抵
抗９及び１０の抵抗比を１：２とする）該信号は
第１及び第２比較回路１１及び１４に印加されそ
れぞれの基準電圧と比較される。ここで、第１比
較回路１１の正入力端子に接続されている第１基
準電源１２の電圧を1/2VCCに設定すると、その
出力端には第３図ニの如き前記パルス信号の反転
信号が表われる。又、第２比較回路１４の負入力
端子に接続されている第２基準電源１５の電圧を
１／４VCCに設定すると、その出力端には第３図ホ
の如き前記直流信号と等しい信号が表わされる。
その為、位相推移回路１９には第１入力端子７に
印加されたパルス信号の反転信号が得られ、位相
を90度づつずらす切換信号として用いられる。第
３図ニに示される第１比較回路１１の判別信号
は、エツジ検出回路１３にてその立ち上がりのエ
ツジが検出され、第３図ヘの如き信号が発生す
る。そして、第１アンドゲート１６の入力端に
は、前記エツジ検出回路１３の出力信号が印加さ
れるとともに、前記第２比較回路１４の判別信号
が印加される。又、第２アンドゲート１７の入力
端には、前記エツジ検出回路１３の出力信号が印
加されるとともに、前記第２比較回路１４の判別
信号がインバータ２０を介して印加される。その
為、RS−FF１８のリセツト入力Ｒには第３図ト
の如き第１アンドゲート１６の出力信号が印加さ
れ、セツト入力Ｓには第３図チの如き「Ｌ」レベ
ルの第２アンドゲート１７の出力信号が印加され
る。従つて、RS−FF１８は、第１アンドゲート
１６の出力信号によつてリセツトされ、そのＱ出
力は、「Ｌ」レベルとなる。該「Ｌ」レベルの信
号はバーストエンフアシス回路２１に印加される
が、LPモードに応じた信号であるからバースト
信号の増幅は行なわれない。
次に、第１入力端子７に第４図イの如き回転パ
ルスが印加され、第２入力端子８に第４図ロの如
きSPモードを示す「Ｌ」レベルの直流信号が印
加されると、IC５の入力ピン６には抵抗９及び
１０の抵抗分割により得られた電圧が、前記直流
信号に重畳された第４図ハの如き信号が生ずる。
該信号は前述の場合と同様に第１及び第２比較回
路１１及び１４の基準電源の電圧と比較され、第
１比較回路１１の出力端には第４図ニの如き前記
回転パルスの反転信号が得られ、切換信号として
位相推移回路１９に印加される。又、第２比較回
路１４の出力端には第４図ホの如き信号が得られ
る。そして、第１比較回路１１からの判別信号
は、エツジ検出回路１３において、エツジ検出さ
れ、第４図ヘの如き信号が第１及び第２アンドゲ
ート１６及び１７に印加される。一方、第１アン
ドゲート１６には、第２比較回路１４の判別信号
が印加されるので、その出力端には第４図トの如
き「Ｌ」レベルの信号が発生する。又、第２アン
ドゲート１７には、前記判別信号の反転信号が印
加されるので、その出力端には第４図チの如き信
号が発生する。その為、RS−FF１８は、第２ア
ンドゲート１７の出力信号によりセツトされ、そ
のＱ出力は「Ｈ」レベルとなる。そして、該
「Ｈ」レベルの信号に応じてバーストエンフアシ
ス回路２１はバースト信号の増幅を行なう。
ルスが印加され、第２入力端子８に第４図ロの如
きSPモードを示す「Ｌ」レベルの直流信号が印
加されると、IC５の入力ピン６には抵抗９及び
１０の抵抗分割により得られた電圧が、前記直流
信号に重畳された第４図ハの如き信号が生ずる。
該信号は前述の場合と同様に第１及び第２比較回
路１１及び１４の基準電源の電圧と比較され、第
１比較回路１１の出力端には第４図ニの如き前記
回転パルスの反転信号が得られ、切換信号として
位相推移回路１９に印加される。又、第２比較回
路１４の出力端には第４図ホの如き信号が得られ
る。そして、第１比較回路１１からの判別信号
は、エツジ検出回路１３において、エツジ検出さ
れ、第４図ヘの如き信号が第１及び第２アンドゲ
ート１６及び１７に印加される。一方、第１アン
ドゲート１６には、第２比較回路１４の判別信号
が印加されるので、その出力端には第４図トの如
き「Ｌ」レベルの信号が発生する。又、第２アン
ドゲート１７には、前記判別信号の反転信号が印
加されるので、その出力端には第４図チの如き信
号が発生する。その為、RS−FF１８は、第２ア
ンドゲート１７の出力信号によりセツトされ、そ
のＱ出力は「Ｈ」レベルとなる。そして、該
「Ｈ」レベルの信号に応じてバーストエンフアシ
ス回路２１はバースト信号の増幅を行なう。
尚、エツジ検出回路１３はIILによる簡単な回
路構成でIC５内に集積化される。又、第１図の
実施例においては、ICの入力ピンにヘツドの回
転パルスとテープスピードを示す信号とを印加す
る場合について説明したが、本考案はこれに限定
されるものではなく種々な交流信号と直流信号と
の組合せ、例えばVTRの記録モードと再生モー
ドを示す直流信号とヘツドの回転パルス、に適用
可能である。
路構成でIC５内に集積化される。又、第１図の
実施例においては、ICの入力ピンにヘツドの回
転パルスとテープスピードを示す信号とを印加す
る場合について説明したが、本考案はこれに限定
されるものではなく種々な交流信号と直流信号と
の組合せ、例えばVTRの記録モードと再生モー
ドを示す直流信号とヘツドの回転パルス、に適用
可能である。
(ト) 考案の効果
以上述べた如く、本考案に依れば、パルス信号
と「Ｈ」レベル又は「Ｌ」レベルの直流信号とを
同時にICの単一の入力ピンに供給することが出
来るので、ICのピン数の削減を計ることが出来、
効率的なIC設計を行なうことが出来る。
と「Ｈ」レベル又は「Ｌ」レベルの直流信号とを
同時にICの単一の入力ピンに供給することが出
来るので、ICのピン数の削減を計ることが出来、
効率的なIC設計を行なうことが出来る。
第１図は、本考案の一実施例を示す回路図、第
２図は従来の集積回路を示す回路図、第３図イ乃
至チは第１図の説明に供する為の波形図、及び第
４図イ乃至チは第１図の説明に供する為の波形図
である。 ９及び１０……抵抗、１１……第１比較回路、
１３……エツジ検出回路、１４……第２比較回
路、１６及び１７……第１及び第２アンドゲー
ト、１８……RS−FF、１９……位相推移回路、
２１……バーストエンフアシス回路。
２図は従来の集積回路を示す回路図、第３図イ乃
至チは第１図の説明に供する為の波形図、及び第
４図イ乃至チは第１図の説明に供する為の波形図
である。 ９及び１０……抵抗、１１……第１比較回路、
１３……エツジ検出回路、１４……第２比較回
路、１６及び１７……第１及び第２アンドゲー
ト、１８……RS−FF、１９……位相推移回路、
２１……バーストエンフアシス回路。
Claims (1)
- 直流信号が印加される第１入力端子と、交流信
号が印加される第２入力端子と、前記直流信号と
前記交流信号とを所定比率で混合する混合回路
と、該混合回路の出力信号が印加される集積回路
の入力ピンと、前記集積回路内に内蔵され、前記
出力信号のレベルと第１基準電圧のレベルとの比
較を行う第１比較回路と、前記出力信号のレベル
と第２基準電圧のレベルとの比較を行う第２比較
回路と、前記第１比較回路の出力信号のエツジを
検出するエツジ検出回路と、該エツジ検出回路の
出力信号に応じて、前記第２比較回路の出力信号
を通過させるゲート回路と、該ゲート回路の出力
信号に応じて反転するフリツプフロツプとから成
り、前記第１比較回路の出力端から前記交流信号
に応じた信号を得る様にし、前記フリツプフロツ
プの出力端から前記直流信号に応じた信号を得る
様にしたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11085486U JPH0510423Y2 (ja) | 1986-07-18 | 1986-07-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11085486U JPH0510423Y2 (ja) | 1986-07-18 | 1986-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6316461U JPS6316461U (ja) | 1988-02-03 |
| JPH0510423Y2 true JPH0510423Y2 (ja) | 1993-03-15 |
Family
ID=30990242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11085486U Expired - Lifetime JPH0510423Y2 (ja) | 1986-07-18 | 1986-07-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0510423Y2 (ja) |
-
1986
- 1986-07-18 JP JP11085486U patent/JPH0510423Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6316461U (ja) | 1988-02-03 |
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