JPS61289724A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
- Publication number
- JPS61289724A JPS61289724A JP60132340A JP13234085A JPS61289724A JP S61289724 A JPS61289724 A JP S61289724A JP 60132340 A JP60132340 A JP 60132340A JP 13234085 A JP13234085 A JP 13234085A JP S61289724 A JPS61289724 A JP S61289724A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- input
- inverter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログ回路と混載して用いられるディジタル
集積回路間のデータ信号のレベルを小さくして、アナロ
グ回路への妨害を防止するインターフェース回路に関す
るものである。
集積回路間のデータ信号のレベルを小さくして、アナロ
グ回路への妨害を防止するインターフェース回路に関す
るものである。
従来の技術
通常のディジタル集積回路を用いる回路では、電源電圧
が特に低い場合を除いて標準論理集積回路（７４００シ
リーズ、４００ｏシリ゛−ズ）にならい、電源電圧が６
ｖ付近、入出力回路のインバータの反転電圧が約１．４
ｖ又は約２．６ｖに設定される。そして、２つのディジ
タル集積回路の入出力を結ぶ信号線の振幅は０から電源
電圧である約５ｖまで振れる。
が特に低い場合を除いて標準論理集積回路（７４００シ
リーズ、４００ｏシリ゛−ズ）にならい、電源電圧が６
ｖ付近、入出力回路のインバータの反転電圧が約１．４
ｖ又は約２．６ｖに設定される。そして、２つのディジ
タル集積回路の入出力を結ぶ信号線の振幅は０から電源
電圧である約５ｖまで振れる。
発明が解決しようとする問題点
このような従来の構成のディジタル集積回路番アナログ
回路に混載した場合、ディジタル信号のアナログ回路へ
の飛び入みにより、アナログ信号の信号対ノイズ比（Ｓ
／Ｎ比）の劣化やビート妨害が発生するという現象がし
ばしば生じる。例えばテレビやビデオの映像信号回路に
ＴＴＬレベルのディジタル集積回路を混載させた場合、
通常映像アナログ信号の振幅が約２ＶＩ）−１）なのに
対しディジタル信号の振幅は５ｖｐ−ｐであり、しかも
波形は矩形波であるため高エネルギーの広い周波数成分
を持ち、アナログ信号線とディジタル信号線との相互の
配置関係によっては、アナログ信号はきわめて容易にデ
ィジタル信号の妨害を受けるようになる。特にディジタ
ル信号の周波数が高い場合は妨害が大きくなる。
回路に混載した場合、ディジタル信号のアナログ回路へ
の飛び入みにより、アナログ信号の信号対ノイズ比（Ｓ
／Ｎ比）の劣化やビート妨害が発生するという現象がし
ばしば生じる。例えばテレビやビデオの映像信号回路に
ＴＴＬレベルのディジタル集積回路を混載させた場合、
通常映像アナログ信号の振幅が約２ＶＩ）−１）なのに
対しディジタル信号の振幅は５ｖｐ−ｐであり、しかも
波形は矩形波であるため高エネルギーの広い周波数成分
を持ち、アナログ信号線とディジタル信号線との相互の
配置関係によっては、アナログ信号はきわめて容易にデ
ィジタル信号の妨害を受けるようになる。特にディジタ
ル信号の周波数が高い場合は妨害が大きくなる。
このため、従来のアナログ回路にディジタル集積回路を
混載した回路では、プリント基板のレイアウト上の対策
はもとより、シールドケースによる分離なども実施する
必要があり、コストや工数の増加になるという欠点もあ
った。
混載した回路では、プリント基板のレイアウト上の対策
はもとより、シールドケースによる分離なども実施する
必要があり、コストや工数の増加になるという欠点もあ
った。
本発明はこのような問題点を解決するもので、アナログ
回路に混載したディジタル集積回路のディジタル信号の
アナログ信号への妨害を防ぎ、電子機器の実装を容易に
してシールドケースなどをなくし、コストや工数を減少
させることを目的としてなされたものである。
回路に混載したディジタル集積回路のディジタル信号の
アナログ信号への妨害を防ぎ、電子機器の実装を容易に
してシールドケースなどをなくし、コストや工数を減少
させることを目的としてなされたものである。
問題点を解決するための手段
この問題点を解決するために本発明は、入力部に、後段
の論理回路と異なるスイッチング電圧特性を有するイン
バータと電源電圧を分圧する分圧回路とをそなえたイン
ターフェース回路である。
の論理回路と異なるスイッチング電圧特性を有するイン
バータと電源電圧を分圧する分圧回路とをそなえたイン
ターフェース回路である。
作用
この本発明の構成により、ディジタル集積回路のディジ
タル信号線の振幅を小さくすることができ、アナログ回
路へのディジタル信号からの妨害を防ぐことができるこ
ととなる。
タル信号線の振幅を小さくすることができ、アナログ回
路へのディジタル信号からの妨害を防ぐことができるこ
ととなる。
実施例
本発明の実施例を図面に基づいて説明する。第１図は本
発明の一実施例によるインターフェース回路の回路図で
ある。第１図において、電源端子１は入力側集積回路２
の電源端子であり、６ｖが印加されているとする。入力
インバータはディプレッショントランジスタ３とエンハ
ンスメントトランジスタ４で構成されている。エンハン
スメントトランジスタ４の閾値電圧は約Ｏｖであり、デ
ィプレッショントランジスタ３とエンハンスメントトラ
ンジスタ４で構成されるインバータの反転電圧は約０．
３〜ｏ、ｅｓｖとなる。抵抗５．６で分圧された電圧は
入力端子７に現われる。分圧電圧は約１ｖとする。また
出力側集積回路８の出力トランジスタ９はオーブンドレ
イントランジスタであり、ドレインは出力端子１ｏにつ
ながっている。
発明の一実施例によるインターフェース回路の回路図で
ある。第１図において、電源端子１は入力側集積回路２
の電源端子であり、６ｖが印加されているとする。入力
インバータはディプレッショントランジスタ３とエンハ
ンスメントトランジスタ４で構成されている。エンハン
スメントトランジスタ４の閾値電圧は約Ｏｖであり、デ
ィプレッショントランジスタ３とエンハンスメントトラ
ンジスタ４で構成されるインバータの反転電圧は約０．
３〜ｏ、ｅｓｖとなる。抵抗５．６で分圧された電圧は
入力端子７に現われる。分圧電圧は約１ｖとする。また
出力側集積回路８の出力トランジスタ９はオーブンドレ
イントランジスタであり、ドレインは出力端子１ｏにつ
ながっている。
従来のＴＴＬレベルの信号を入力とするインバータのド
ライバ側エンハンスメントトランジスタの閾値電圧は約
０．５〜Ｏ，ＳＶであるため、本発明によるドライバ側
エンハンスメントトランジスタの閾値電圧あ約Ｏｖを実
現するためにはマスクやプロセスの変更及び追加が必要
である。しかし、アナログ回路と混載するディジタル集
積回路は、ディジタル信号プロセッサのように高度な集
積回路が多く、そのプロセスに２いてもトランスミッシ
ョントランジスタ用に約ｏＶの閾値電圧をすでに用いて
いる場合が多く、マスクやプロセスの変更及び追加が不
必要な場合が多い。抵抗５，６はポリシリコンや拡散で
実現すればよい。また入力側集積回路２の内部回路はτ
τＬレベルの論理回路でよい。
ライバ側エンハンスメントトランジスタの閾値電圧は約
０．５〜Ｏ，ＳＶであるため、本発明によるドライバ側
エンハンスメントトランジスタの閾値電圧あ約Ｏｖを実
現するためにはマスクやプロセスの変更及び追加が必要
である。しかし、アナログ回路と混載するディジタル集
積回路は、ディジタル信号プロセッサのように高度な集
積回路が多く、そのプロセスに２いてもトランスミッシ
ョントランジスタ用に約ｏＶの閾値電圧をすでに用いて
いる場合が多く、マスクやプロセスの変更及び追加が不
必要な場合が多い。抵抗５，６はポリシリコンや拡散で
実現すればよい。また入力側集積回路２の内部回路はτ
τＬレベルの論理回路でよい。
本発明は、他の実施例によるインターフェース回路を示
す第２図のように、入力端子７の電圧を発生させる分圧
回路をディプレッショントランジスタ１１．１２で構成
してもよい。ディプレッショントランジスタによる分圧
回路の方が、抵抗による分圧回路よりも出力電圧の設計
は難かしくなるが、集積回路のチップ占有面積や電圧の
変動に対する出力電圧の変動に関して有利である。また
出力側集積回路は何もＭＯ８型集積回路に限らずバイポ
ーラ素子による集積回路１３として、出力トランジスタ
１４はオープンコレクタトランジスタとしてもよい。
す第２図のように、入力端子７の電圧を発生させる分圧
回路をディプレッショントランジスタ１１．１２で構成
してもよい。ディプレッショントランジスタによる分圧
回路の方が、抵抗による分圧回路よりも出力電圧の設計
は難かしくなるが、集積回路のチップ占有面積や電圧の
変動に対する出力電圧の変動に関して有利である。また
出力側集積回路は何もＭＯ８型集積回路に限らずバイポ
ーラ素子による集積回路１３として、出力トランジスタ
１４はオープンコレクタトランジスタとしてもよい。
第１図や第２図のような本発明による構成のインターフ
ェース回路では、ディジタル集積回路のディジタル信号
線の振幅を約１１ｐ−ｐと小さくできる。
ェース回路では、ディジタル集積回路のディジタル信号
線の振幅を約１１ｐ−ｐと小さくできる。
発明の効果
以上のように、本発明によるインターフェース回路によ
れば、ディジタル集積回路のディジタル信号線の振幅を
小さくすることができるため、アナログ回路へディジタ
ル集積回路を混載してもアナログ回路へのディジタル信
号からの妨害を防ぐことができる。そのため、プリント
基板のレイアウトや実装が容易になり、シールドケース
による分離の必要もなくなり、コストや工数の減少とい
う効果が得られる。
れば、ディジタル集積回路のディジタル信号線の振幅を
小さくすることができるため、アナログ回路へディジタ
ル集積回路を混載してもアナログ回路へのディジタル信
号からの妨害を防ぐことができる。そのため、プリント
基板のレイアウトや実装が容易になり、シールドケース
による分離の必要もなくなり、コストや工数の減少とい
う効果が得られる。
第１図は本発明の一実施例によるインターフェース回路
を示す回路図、第２図は本発明の他の実施例によるイン
ターフェース回路を示す回路図である。 ２、・・・・・入力側集積回路、３，１１．１２・川・
・ディプレッショントランジスタ、４，９・・・・・・
エンハンスメントトランジスタ、５．６・・・・・・抵
抗、８゜１３・・・・・・出力側集積回路、１４・・・
・・・バイポーラトランジスタ。
を示す回路図、第２図は本発明の他の実施例によるイン
ターフェース回路を示す回路図である。 ２、・・・・・入力側集積回路、３，１１．１２・川・
・ディプレッショントランジスタ、４，９・・・・・・
エンハンスメントトランジスタ、５．６・・・・・・抵
抗、８゜１３・・・・・・出力側集積回路、１４・・・
・・・バイポーラトランジスタ。
Claims (1)
- 入力端子と論理回路との間に、同論理回路内の要素とは
異なるスイッチング電圧特性を有するインバータと電源
電圧を分圧する分圧回路とをそなえたインターフェース
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132340A JPS61289724A (ja) | 1985-06-18 | 1985-06-18 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132340A JPS61289724A (ja) | 1985-06-18 | 1985-06-18 | インタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61289724A true JPS61289724A (ja) | 1986-12-19 |
Family
ID=15079047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60132340A Pending JPS61289724A (ja) | 1985-06-18 | 1985-06-18 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61289724A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197120A (ja) * | 1987-02-10 | 1988-08-16 | Casio Electronics Mfg Co Ltd | Ｄ／ａコンバ−タ |
| JPH0199318A (ja) * | 1987-10-12 | 1989-04-18 | Seiko Epson Corp | 入力回路 |
-
1985
- 1985-06-18 JP JP60132340A patent/JPS61289724A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197120A (ja) * | 1987-02-10 | 1988-08-16 | Casio Electronics Mfg Co Ltd | Ｄ／ａコンバ−タ |
| JPH0199318A (ja) * | 1987-10-12 | 1989-04-18 | Seiko Epson Corp | 入力回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH045289B2 (ja) | ||
| KR900007919B1 (ko) | 전류 밀러 회로 | |
| JPS61289724A (ja) | インタ−フエ−ス回路 | |
| JPH0380711A (ja) | 半導体レベル変換装置 | |
| JPH04154216A (ja) | 半導体集積回路 | |
| JPS58168311A (ja) | 組み合わせエミツタフオロワ回路 | |
| US3769527A (en) | Circuit arrangement for improving the short circuit resistance of an lsl circuit by automatically limiting circuit power consumption | |
| JPS61121518A (ja) | 入力信号レベル変換回路 | |
| SU894868A1 (ru) | Одновходовый многозначный универсальный элемент | |
| JPH02152321A (ja) | 出力回路 | |
| JPS6281119A (ja) | 半導体集積回路装置 | |
| JPH0145162Y2 (ja) | ||
| JPH042502Y2 (ja) | ||
| JPS60134506A (ja) | 差動増幅器 | |
| JPH0524226Y2 (ja) | ||
| JPS6315526A (ja) | ドツト化回路 | |
| JPS61289717A (ja) | 信号変換回路 | |
| JPS6326117A (ja) | インバ−タ回路 | |
| JPH0558671B2 (ja) | ||
| JPS6335011A (ja) | クロツク信号処理回路 | |
| JPH02123824A (ja) | ディジタル集積回路 | |
| JPS63221712A (ja) | 半導体集積回路装置 | |
| JPH05235706A (ja) | フリップフロップ回路 | |
| JPS61139120A (ja) | 電圧切換回路 | |
| JPH0316420A (ja) | 雑音除去回路 |