JPH02123824A - ディジタル集積回路 - Google Patents
ディジタル集積回路Info
- Publication number
- JPH02123824A JPH02123824A JP63277825A JP27782588A JPH02123824A JP H02123824 A JPH02123824 A JP H02123824A JP 63277825 A JP63277825 A JP 63277825A JP 27782588 A JP27782588 A JP 27782588A JP H02123824 A JPH02123824 A JP H02123824A
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Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ）ディジタル集積回路に関し、特
にＮチャンネルＭＯＳトランジスタを用いたプッシュプ
ル型出力回路に関する。
１ｃｏｎｄｕｃｔｏｒ）ディジタル集積回路に関し、特
にＮチャンネルＭＯＳトランジスタを用いたプッシュプ
ル型出力回路に関する。
従来、ＮチャンネルＭＯ８）ランジスタを用いたプッシ
ュプル型出力回路は、第２図に示す様な回路構成をとっ
ていた。第２図において、１１は入力端子、１２は出力
端子、１３は電源端子、１４は接地端子、１５，１６．
１７はインバータ、１８．１９はＮチャンネルＭＯ８）
ランジスタである。この様な構成であるから、入力端子
１１にロウレベルの信号が入力した場合ＮチャンネルＭ
Ｏ８）ランジスタ１９のゲート電極がハイレベルすなわ
ちＮチャンネルＭＯ８）ランジスタ１９がオン状態とな
り出力端子１２が、ロウレベルになる。逆に入力端子１
１にハイレベルの信号が入力した場合ＮチャンネルＭＯ
８）ランジスタ１８のゲート電極がハイレベルすなわち
ＮチャンネルＭＯ８）ランジスタ１８がオン状態となり
出力端子１２がハイレベルになる。ＮチャンネルＭＯＳ
トランジスタ１８，１９のゲート電極には互いに反転し
た信号が入力される為、同時にオン状態になるという事
は過渡的にはあっても定常的には存在しない。従って消
費電力が、相補型ＭＯ３と同様に少なくてすむという長
所がある。
ュプル型出力回路は、第２図に示す様な回路構成をとっ
ていた。第２図において、１１は入力端子、１２は出力
端子、１３は電源端子、１４は接地端子、１５，１６．
１７はインバータ、１８．１９はＮチャンネルＭＯ８）
ランジスタである。この様な構成であるから、入力端子
１１にロウレベルの信号が入力した場合ＮチャンネルＭ
Ｏ８）ランジスタ１９のゲート電極がハイレベルすなわ
ちＮチャンネルＭＯ８）ランジスタ１９がオン状態とな
り出力端子１２が、ロウレベルになる。逆に入力端子１
１にハイレベルの信号が入力した場合ＮチャンネルＭＯ
８）ランジスタ１８のゲート電極がハイレベルすなわち
ＮチャンネルＭＯ８）ランジスタ１８がオン状態となり
出力端子１２がハイレベルになる。ＮチャンネルＭＯＳ
トランジスタ１８，１９のゲート電極には互いに反転し
た信号が入力される為、同時にオン状態になるという事
は過渡的にはあっても定常的には存在しない。従って消
費電力が、相補型ＭＯ３と同様に少なくてすむという長
所がある。
しかしながら、上述した従来のプッシュプル型出力回路
では、出力端子１２をハイレベルにした場合、その出力
電圧は電源端子１３に印加された電圧からＮチャンネル
ＭＯ８）ランジスタ１８のしきい値電圧分を差引いた値
までに低下してしまう。しかもＮチャンネルＭＯ８）ラ
ンジスタ１８のしきい値電圧は、ソース電極が出力端子
１２に接続され基板電極が接地端子１４に接続されてい
る事から基板バイアス効果により、出力端子１２の電圧
上昇に伴ない増加する事になる。この様にしきい値電圧
が増加すると、出力端子１２の最終的な定常状態の出力
電圧はさらに低下してしまう。
では、出力端子１２をハイレベルにした場合、その出力
電圧は電源端子１３に印加された電圧からＮチャンネル
ＭＯ８）ランジスタ１８のしきい値電圧分を差引いた値
までに低下してしまう。しかもＮチャンネルＭＯ８）ラ
ンジスタ１８のしきい値電圧は、ソース電極が出力端子
１２に接続され基板電極が接地端子１４に接続されてい
る事から基板バイアス効果により、出力端子１２の電圧
上昇に伴ない増加する事になる。この様にしきい値電圧
が増加すると、出力端子１２の最終的な定常状態の出力
電圧はさらに低下してしまう。
この様に出力電圧が低下すると雑音に対して弱くなり誤
動作の原因になる。特に出力回路では外部とのインター
フェースが重要であり、出力電圧の低下というものは致
命的な誤動作を招く可能性が大である。例えばＮチャン
ネルＭＯ３）ランジスタのしきい値電圧を１．ＯＶ、電
源電圧を５ｖとした場合、出力電圧は、基板バイアスの
効果によって３ｖ弱になってしまう。基板バイアスの効
果は、短チャンネル化の為に基板濃度を高くすとさらに
顕著になる為、益々出力電圧は低下する方向にある。
動作の原因になる。特に出力回路では外部とのインター
フェースが重要であり、出力電圧の低下というものは致
命的な誤動作を招く可能性が大である。例えばＮチャン
ネルＭＯ３）ランジスタのしきい値電圧を１．ＯＶ、電
源電圧を５ｖとした場合、出力電圧は、基板バイアスの
効果によって３ｖ弱になってしまう。基板バイアスの効
果は、短チャンネル化の為に基板濃度を高くすとさらに
顕著になる為、益々出力電圧は低下する方向にある。
本発明のＭＯＳディジタル集積回路は、ドレイン電極が
電源端子に接続され、ソースおよび基板電極が出力端子
に接続された第１のＮチャンネルＭＯ８）ランジスタと
、ドレイン電極が出力端子に接続され、ソースおよび基
板電極が接地端子に接続された第２のＮチャンネルＭＯ
８）ランジスタを有し、前記第１．第２のＮチャンネル
ＭＯＳトランジスタのゲート電極には互いに反転した信
号が入力する様に構成されたプッシュプル型出力回路を
含む事を特徴としている。
電源端子に接続され、ソースおよび基板電極が出力端子
に接続された第１のＮチャンネルＭＯ８）ランジスタと
、ドレイン電極が出力端子に接続され、ソースおよび基
板電極が接地端子に接続された第２のＮチャンネルＭＯ
８）ランジスタを有し、前記第１．第２のＮチャンネル
ＭＯＳトランジスタのゲート電極には互いに反転した信
号が入力する様に構成されたプッシュプル型出力回路を
含む事を特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例を示すプッシュプル型出力回路
の回路図である。ＮチャンネルＭＯ８）ランジスタ８は
、ドレイン電極が電源端子３に接続され、基板電極およ
びソース電極が出力端子２に接続されている。一方、Ｎ
チャンネルＭＯ８）ランジスタ９はドレイン電極が出力
端子２に接続され、基板電極およびソース電極は接地端
子４に接続されている。ＮチャンネルＭＯ８）ランジス
タ８，９のゲート電極には、互いに反転した信号が入力
される様インバータ５，６．７に接続されている。
の回路図である。ＮチャンネルＭＯ８）ランジスタ８は
、ドレイン電極が電源端子３に接続され、基板電極およ
びソース電極が出力端子２に接続されている。一方、Ｎ
チャンネルＭＯ８）ランジスタ９はドレイン電極が出力
端子２に接続され、基板電極およびソース電極は接地端
子４に接続されている。ＮチャンネルＭＯ８）ランジス
タ８，９のゲート電極には、互いに反転した信号が入力
される様インバータ５，６．７に接続されている。
この様な構成であるから、機能的には従来のプッシュプ
ル型出力回路と同一であるが、ＮチャンネルＭＯ８）ラ
ンジスタ８の基板電極が出力端子２に接続されている為
、基板バイアスの影響がなくなる。従って、Ｎチャンネ
ルＭＯ８）ランジスタ８のゲート電極がハイレベルすな
わちＮチャンネルＭＯ８）ランジスタ８がオン状態にな
り、出力端子２の電圧が上昇してもＮチャンネルＭＯＳ
トランジスタ８のしきい値電圧は増加せず、出力電圧は
電源端子３の電圧から基板７４７３０７時のしきい値電
圧を差し引いた値までしか低下しない。例えばＮチャン
ネルＭＯ８）ランジスタ８のしきい値電圧を１． ＯＶ
、電源端子３の電圧を５ｖとした場合、出力端子２の定
常状態出力電圧は４ｖとなり、雑音に対しても充分強い
プッシュプル型出力回路が実現できる。
ル型出力回路と同一であるが、ＮチャンネルＭＯ８）ラ
ンジスタ８の基板電極が出力端子２に接続されている為
、基板バイアスの影響がなくなる。従って、Ｎチャンネ
ルＭＯ８）ランジスタ８のゲート電極がハイレベルすな
わちＮチャンネルＭＯ８）ランジスタ８がオン状態にな
り、出力端子２の電圧が上昇してもＮチャンネルＭＯＳ
トランジスタ８のしきい値電圧は増加せず、出力電圧は
電源端子３の電圧から基板７４７３０７時のしきい値電
圧を差し引いた値までしか低下しない。例えばＮチャン
ネルＭＯ８）ランジスタ８のしきい値電圧を１． ＯＶ
、電源端子３の電圧を５ｖとした場合、出力端子２の定
常状態出力電圧は４ｖとなり、雑音に対しても充分強い
プッシュプル型出力回路が実現できる。
この様な回路を半導体シリコン基板上に実現する場合、
Ｎ型シリコン基板上にＰ型のウェル領域を作成し、その
Ｐ型ウェル領域内にＮチャンネルＭＯ８）ランジスタを
形成する方法をとればよい。
Ｎ型シリコン基板上にＰ型のウェル領域を作成し、その
Ｐ型ウェル領域内にＮチャンネルＭＯ８）ランジスタを
形成する方法をとればよい。
すなわち本実施例で言えば、ＮチャンネルＭＯＳトラン
ジスタ８のみを含むＰ型ウェル領域の電位（基板電極の
電位）をソース電極および出力端子２と同電位にすれば
よいわけである。従って、製造方法は従来技術のみで充
分であり、特に相補型ＭＯ８の場合はＮ型基板を用いた
場合必然的にＰ型ウェル領域を作成するので、工程の追
加も不要である。
ジスタ８のみを含むＰ型ウェル領域の電位（基板電極の
電位）をソース電極および出力端子２と同電位にすれば
よいわけである。従って、製造方法は従来技術のみで充
分であり、特に相補型ＭＯ８の場合はＮ型基板を用いた
場合必然的にＰ型ウェル領域を作成するので、工程の追
加も不要である。
以上説明したように本発明によれば、基板バイアスの影
響を無くしたプッシュプル型出力回路を実現でき、結果
的に雑音に対して非常に強いＭＯＳディジタル集積回路
を得ることができる。
響を無くしたプッシュプル型出力回路を実現でき、結果
的に雑音に対して非常に強いＭＯＳディジタル集積回路
を得ることができる。
第１図は本発明の実施例を示す回路図、第２図は従来の
実施例を示す回路図である。 １．１１・・・・・・入力端子、２，１２・・・・・・
出力端子、３．１３・・・・・・電源端子、４，１４・
・・・・・接地端子、５．６，７，１５，１６．１７・
・・・・・インバータ、８．９．１８．１９・・・・・
・ＮチャンネルＭＯ８）ランジスタ 代理人 弁理士 内 原 晋 第２ 圀
実施例を示す回路図である。 １．１１・・・・・・入力端子、２，１２・・・・・・
出力端子、３．１３・・・・・・電源端子、４，１４・
・・・・・接地端子、５．６，７，１５，１６．１７・
・・・・・インバータ、８．９．１８．１９・・・・・
・ＮチャンネルＭＯ８）ランジスタ 代理人 弁理士 内 原 晋 第２ 圀
Claims (1)
- ドレイン電極が電源端子に接続され、ソースおよび基板
電極が出力端子に接続された第１のトランジスタと、ド
レイン電極が出力端子に接続され、ソースおよび基板電
極が接地端子に接続された第２のトランジスタを有し、
前記第１、第２のトランジスタのゲート電極には互いに
反転した信号が入力する様に構成されたプッシュプル型
出力回路を含む事を特徴とするディジタル集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277825A JPH02123824A (ja) | 1988-11-01 | 1988-11-01 | ディジタル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277825A JPH02123824A (ja) | 1988-11-01 | 1988-11-01 | ディジタル集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123824A true JPH02123824A (ja) | 1990-05-11 |
Family
ID=17588788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63277825A Pending JPH02123824A (ja) | 1988-11-01 | 1988-11-01 | ディジタル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123824A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258891A (ja) * | 2006-03-22 | 2007-10-04 | Nec Electronics Corp | 相補信号生成回路 |
-
1988
- 1988-11-01 JP JP63277825A patent/JPH02123824A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258891A (ja) * | 2006-03-22 | 2007-10-04 | Nec Electronics Corp | 相補信号生成回路 |
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