JPH05235706A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH05235706A JPH05235706A JP3652192A JP3652192A JPH05235706A JP H05235706 A JPH05235706 A JP H05235706A JP 3652192 A JP3652192 A JP 3652192A JP 3652192 A JP3652192 A JP 3652192A JP H05235706 A JPH05235706 A JP H05235706A
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- JP
- Japan
- Prior art keywords
- phase
- input terminal
- terminal
- positive
- latch circuit
- Prior art date
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】Ｄ型フリップフロップ回路の動作速度を速くす
る。 【構成】インバータ９，１０で構成される保持回路の入
出力に、相互に逆方向に接続したダイオード１３，１４
を並列接続し、保持回路へのデータの書込みに電流源１
５〜１８を用い、電流源と保持回路の接続を行なうスイ
ッチ１９，〜２２のオン／オフ制御に正相／逆相入力端
子２３，２４を用い、電流源のオン／オフ制御をタイミ
ング入力端子２７により行ない、インバータ９の入力端
子を正相／逆相出力端子とするラッチ回路２８と、ラッ
チ回路２８と同じ構成のラッチ回路２９と、正相／逆相
データ入力端子１，２と、正相／逆相データ出力端子
４，５と、正相／逆相クロック入力端子８，７とを有す
る。
る。 【構成】インバータ９，１０で構成される保持回路の入
出力に、相互に逆方向に接続したダイオード１３，１４
を並列接続し、保持回路へのデータの書込みに電流源１
５〜１８を用い、電流源と保持回路の接続を行なうスイ
ッチ１９，〜２２のオン／オフ制御に正相／逆相入力端
子２３，２４を用い、電流源のオン／オフ制御をタイミ
ング入力端子２７により行ない、インバータ９の入力端
子を正相／逆相出力端子とするラッチ回路２８と、ラッ
チ回路２８と同じ構成のラッチ回路２９と、正相／逆相
データ入力端子１，２と、正相／逆相データ出力端子
４，５と、正相／逆相クロック入力端子８，７とを有す
る。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ回路に
関し、特にＤ型フリップフロップ回路に関する。
関し、特にＤ型フリップフロップ回路に関する。
【０００２】
【従来の技術】図２は従来のフリップフロップ回路の一
例を示す回路図で、データ入力端子３，データ出力端子
６，正相クロック入力端子８，逆相クロック入力端子
７，スイッチ１９，〜２２およびインバータ９，〜１２
で構成され、データ入力端子３はスイッチ１９の一方の
端子に接続され、スイッチ１９の他方の端子はインバー
タ９の入力とスイッチ２０の一方の端子とに接続され、
インバータ９の出力はインバータ１０の入力とスイッチ
２１の一方の端子とに接続され、インバータ１０の出力
はスイッチ２０の他方の端子に接続され、スイッチ２１
の他方の端子はインバータ１１の入力とスイッチ２２の
一方の端子とに接続され、インバータ１１の出力は出力
端子６とインバータ１２の入力とに接続され、インバー
タ１２の出力はスイッチ２２の他方の端子に接続され、
正相クロック入力端子８はスイッチ２０，２１を制御
し、逆相クロック入力端子７はスイッチ１９，２２を制
御している。
例を示す回路図で、データ入力端子３，データ出力端子
６，正相クロック入力端子８，逆相クロック入力端子
７，スイッチ１９，〜２２およびインバータ９，〜１２
で構成され、データ入力端子３はスイッチ１９の一方の
端子に接続され、スイッチ１９の他方の端子はインバー
タ９の入力とスイッチ２０の一方の端子とに接続され、
インバータ９の出力はインバータ１０の入力とスイッチ
２１の一方の端子とに接続され、インバータ１０の出力
はスイッチ２０の他方の端子に接続され、スイッチ２１
の他方の端子はインバータ１１の入力とスイッチ２２の
一方の端子とに接続され、インバータ１１の出力は出力
端子６とインバータ１２の入力とに接続され、インバー
タ１２の出力はスイッチ２２の他方の端子に接続され、
正相クロック入力端子８はスイッチ２０，２１を制御
し、逆相クロック入力端子７はスイッチ１９，２２を制
御している。
【０００３】データ入力端子３に入力されるデータは正
相クロック入力端子８のクロックの立ち上がりでスイッ
チ１９がオフし、スイッチ２０がオンすることにより、
インバーター９，１０によって保持されてデータ入力端
子３から切り離される。さらに、スイッチ２１がオン
し、スイッチ２２がオフすることにより、インバータ
９，１０によって保持されたデータがインバータ１１の
入力に印加され、インバータ１１の出力によりデータ出
力端子６とインバータ１２の入力に印加される。そして
正相クロック入力端子８のクロックの立ち下がりでスイ
ッチ１９，２２がオンし、スイッチ２０，２１がオフす
ることにより、インバータ９，１０にはデータ入力端子
３のデータが書き込まれ、インバータ１１，１２はそれ
まで書き込まれていたデータを保持する。
相クロック入力端子８のクロックの立ち上がりでスイッ
チ１９がオフし、スイッチ２０がオンすることにより、
インバーター９，１０によって保持されてデータ入力端
子３から切り離される。さらに、スイッチ２１がオン
し、スイッチ２２がオフすることにより、インバータ
９，１０によって保持されたデータがインバータ１１の
入力に印加され、インバータ１１の出力によりデータ出
力端子６とインバータ１２の入力に印加される。そして
正相クロック入力端子８のクロックの立ち下がりでスイ
ッチ１９，２２がオンし、スイッチ２０，２１がオフす
ることにより、インバータ９，１０にはデータ入力端子
３のデータが書き込まれ、インバータ１１，１２はそれ
まで書き込まれていたデータを保持する。
【０００４】
【発明が解決しようとする課題】この従来のフリップフ
ロップ回路では、インバータを用いたラッチ回路を使用
しているので、信号振幅が大きく、高速で動作させるの
が困難であるという問題点があった。また、スイッチ部
は電圧を伝達するためにＭＯＳトランジスタを用いた場
合は、ＭＯＳトランジスタのゲート電圧を制御すること
によりドレイン，ソース間のオン／オフを制御している
ので、寄生容量による影響，ＭＯＳトランジスタのオン
抵抗の影響により高速で動作させるのは困難であるとい
う問題点があった。
ロップ回路では、インバータを用いたラッチ回路を使用
しているので、信号振幅が大きく、高速で動作させるの
が困難であるという問題点があった。また、スイッチ部
は電圧を伝達するためにＭＯＳトランジスタを用いた場
合は、ＭＯＳトランジスタのゲート電圧を制御すること
によりドレイン，ソース間のオン／オフを制御している
ので、寄生容量による影響，ＭＯＳトランジスタのオン
抵抗の影響により高速で動作させるのは困難であるとい
う問題点があった。
【０００５】
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、入力端子と出力端子とを相互に逆方向に接続
した第１，第２のインバータと、アノード端子とカソー
ド端子とを相互に逆方向に接続した第１，第２のダイオ
ードとを並列接続し、前記第１のインバータの入力端子
に第１，第２のスイッチの一方の端子を接続し、前記第
１のインバータの出力端子に第３，第４のスイッチの一
方の端子を接続し、前記第１，第２，第３，第４のスイ
ッチの他方の出力に第１，第２，第３，第４の電流源を
それぞれ接続し、前記第１，第４のスイッチと前記第
２，第３のスイッチとをそれぞれ制御する正相入力端子
と逆相入力端子と、前記第１，第２，第３，第４の電流
源を制御するタイミング入力端子とを有し、前記第１の
インバータの入力端子，出力端子をそれぞれ正相出力端
子，逆相出力端子とする第１のラッチ回路と、この第１
のラッチ回路と同一構成の第２のラッチ回路とを有し、
前記第１のラッチ回路の正相出力端子と逆相出力端子と
を前記第２のラッチ回路の正相入力端子と逆相入力端子
とにそれぞれ接続し、前記第１のラッチ回路の正相入力
端子と逆相入力端子とを正相データ入力端子と逆相デー
タ入力端子とにそれぞれ接続し、前記第２のラッチ回路
の正相出力端子と逆相出力端子とを正相データ出力端子
と逆相データ出力端子とに接続し、前記第１，第２のラ
ッチ回路のタイミング入力端子を逆相クロック入力端
子，正相クロック入力端子にそれぞれ接続している。
プ回路は、入力端子と出力端子とを相互に逆方向に接続
した第１，第２のインバータと、アノード端子とカソー
ド端子とを相互に逆方向に接続した第１，第２のダイオ
ードとを並列接続し、前記第１のインバータの入力端子
に第１，第２のスイッチの一方の端子を接続し、前記第
１のインバータの出力端子に第３，第４のスイッチの一
方の端子を接続し、前記第１，第２，第３，第４のスイ
ッチの他方の出力に第１，第２，第３，第４の電流源を
それぞれ接続し、前記第１，第４のスイッチと前記第
２，第３のスイッチとをそれぞれ制御する正相入力端子
と逆相入力端子と、前記第１，第２，第３，第４の電流
源を制御するタイミング入力端子とを有し、前記第１の
インバータの入力端子，出力端子をそれぞれ正相出力端
子，逆相出力端子とする第１のラッチ回路と、この第１
のラッチ回路と同一構成の第２のラッチ回路とを有し、
前記第１のラッチ回路の正相出力端子と逆相出力端子と
を前記第２のラッチ回路の正相入力端子と逆相入力端子
とにそれぞれ接続し、前記第１のラッチ回路の正相入力
端子と逆相入力端子とを正相データ入力端子と逆相デー
タ入力端子とにそれぞれ接続し、前記第２のラッチ回路
の正相出力端子と逆相出力端子とを正相データ出力端子
と逆相データ出力端子とに接続し、前記第１，第２のラ
ッチ回路のタイミング入力端子を逆相クロック入力端
子，正相クロック入力端子にそれぞれ接続している。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のフリップフロップ回路の一実施例を
示す回路図である。
る。図１は本発明のフリップフロップ回路の一実施例を
示す回路図である。
【０００７】図１において、インバータ９，１０は入力
端子と出力端子とを相互に逆方向に接続され、ダイオー
ド１３，１４はアノード端子とカソード端子とを相互に
逆方向に接続され、さらにダイオード１３，１４とイン
バータ９，１０とは並列に接続され、電流源１５，１６
はそれぞれスイッチ１９，２０を経由してインバータ９
の入力に接続され、電流源１７，１８はそれぞれスイッ
チ２１，２２を経由してインバータ９の出力に接続さ
れ、スイッチ１９，２２は正相入力端子２３により制御
され、スイッチ２０，２１は逆相入力端子２４により制
御され、電流源１５，１６，１７，１８はタイミング入
力端子２７により制御され、インバータ９の入力端子，
出力端子は正相出力端子２５，逆相出力端子２６にそれ
ぞれ出力されることによりラッチ回路２８は構成され、
ラッチ回路２８の正相入力端子２３と逆相入力端子２４
とは正相データ入力端子１と逆相データ入力端子２とに
それぞれ接続され、ラッチ回路２８の正相出力端子２５
と逆相出力端子２６とはラッチ回路２８と同一構成のラ
ッチ回路２９の正相入力端子と逆相入力端子とにそれぞ
れ接続され、ラッチ回路２９の正相出力端子と逆相出力
端子とは正相データ出力端子４と逆相データ出力端子５
とにそれぞれ接続され、ラッチ回路２８，２９のタイミ
ング入力端子は逆相クロック入力端子７，正相クロック
入力端子８にそれぞれ接続されている。
端子と出力端子とを相互に逆方向に接続され、ダイオー
ド１３，１４はアノード端子とカソード端子とを相互に
逆方向に接続され、さらにダイオード１３，１４とイン
バータ９，１０とは並列に接続され、電流源１５，１６
はそれぞれスイッチ１９，２０を経由してインバータ９
の入力に接続され、電流源１７，１８はそれぞれスイッ
チ２１，２２を経由してインバータ９の出力に接続さ
れ、スイッチ１９，２２は正相入力端子２３により制御
され、スイッチ２０，２１は逆相入力端子２４により制
御され、電流源１５，１６，１７，１８はタイミング入
力端子２７により制御され、インバータ９の入力端子，
出力端子は正相出力端子２５，逆相出力端子２６にそれ
ぞれ出力されることによりラッチ回路２８は構成され、
ラッチ回路２８の正相入力端子２３と逆相入力端子２４
とは正相データ入力端子１と逆相データ入力端子２とに
それぞれ接続され、ラッチ回路２８の正相出力端子２５
と逆相出力端子２６とはラッチ回路２８と同一構成のラ
ッチ回路２９の正相入力端子と逆相入力端子とにそれぞ
れ接続され、ラッチ回路２９の正相出力端子と逆相出力
端子とは正相データ出力端子４と逆相データ出力端子５
とにそれぞれ接続され、ラッチ回路２８，２９のタイミ
ング入力端子は逆相クロック入力端子７，正相クロック
入力端子８にそれぞれ接続されている。
【０００８】正相データ入力端子１および逆相データ入
力端子２に入力されたデータはラッチ回路２８の内部の
スイッチ１９，２２およびスイッチ２０，２１をそれぞ
れオフ／オン制御する。逆相クロック入力端子７に入力
されたクロックはラッチ回路２８の内部の電流源１５，
１６，１７，１８をオン／オフ制御する。
力端子２に入力されたデータはラッチ回路２８の内部の
スイッチ１９，２２およびスイッチ２０，２１をそれぞ
れオフ／オン制御する。逆相クロック入力端子７に入力
されたクロックはラッチ回路２８の内部の電流源１５，
１６，１７，１８をオン／オフ制御する。
【０００９】入力されたデータによりラッチ回路２８の
スイッチ１９，２２がオンの制御を、スイッチ２０，２
１がオフの制御をされている状態で逆相クロック入力端
子７のクロックが立ち上がると電流源１５，１６，１
７，１８がオンする。電流源１５，１６，１７，１８の
電流値をラッチ回路２８の正相出力，逆相出力のレベル
を反転させることが可能な電流値に設定しておくことに
より、スイッチ１９，２２を経由して流れる電流源１
５，１８の電流値によりラッチ回路２８の正相出力端子
２５，逆相出力端子２６は逆相クロック入力端子７のク
ロックが立ち上がる前に保持していたレベルに関係なく
高レベル，低レベルとなる。
スイッチ１９，２２がオンの制御を、スイッチ２０，２
１がオフの制御をされている状態で逆相クロック入力端
子７のクロックが立ち上がると電流源１５，１６，１
７，１８がオンする。電流源１５，１６，１７，１８の
電流値をラッチ回路２８の正相出力，逆相出力のレベル
を反転させることが可能な電流値に設定しておくことに
より、スイッチ１９，２２を経由して流れる電流源１
５，１８の電流値によりラッチ回路２８の正相出力端子
２５，逆相出力端子２６は逆相クロック入力端子７のク
ロックが立ち上がる前に保持していたレベルに関係なく
高レベル，低レベルとなる。
【００１０】逆相クロック入力端子７のクロックが立ち
下がると電流源１５，１６，１７，１８はオフするの
で、ラッチ回路２８の正相出力端子２５，逆相出力端子
２６はインバータ９，インバータ１０によりレベルを保
持されている。この場合に、インバータ９，１０に並列
に、相互に逆向きに接続したダイオード１３，１４を接
続しているので、インバータ９，１０の振幅は制限され
ている。ラッチ回路２８の正相出力端子２５，逆相出力
端子２６はラッチ回路２９の正相入力端子，逆相入力端
子にそれぞれ接続されているので、ラッチ回路２８と同
様の動作を行ない、正相クロック入力端子８のクロック
が立ち上がると、正相クロック入力端子８のクロックが
立ち上がる前にラッチ回路２９により保持され、正相デ
ータ出力端子４，逆相データ出力端子５に出力されてい
たレベルに関係なく正相データ出力端子４，逆相データ
出力端子５の出力レベルはそれぞれ高レベル，低レベル
となる。正相クロック入力端子８のクロックが立ち下が
ると、正相データ出力端子４，逆相データ出力端子５の
データはラッチ回路２９により保持される。
下がると電流源１５，１６，１７，１８はオフするの
で、ラッチ回路２８の正相出力端子２５，逆相出力端子
２６はインバータ９，インバータ１０によりレベルを保
持されている。この場合に、インバータ９，１０に並列
に、相互に逆向きに接続したダイオード１３，１４を接
続しているので、インバータ９，１０の振幅は制限され
ている。ラッチ回路２８の正相出力端子２５，逆相出力
端子２６はラッチ回路２９の正相入力端子，逆相入力端
子にそれぞれ接続されているので、ラッチ回路２８と同
様の動作を行ない、正相クロック入力端子８のクロック
が立ち上がると、正相クロック入力端子８のクロックが
立ち上がる前にラッチ回路２９により保持され、正相デ
ータ出力端子４，逆相データ出力端子５に出力されてい
たレベルに関係なく正相データ出力端子４，逆相データ
出力端子５の出力レベルはそれぞれ高レベル，低レベル
となる。正相クロック入力端子８のクロックが立ち下が
ると、正相データ出力端子４，逆相データ出力端子５の
データはラッチ回路２９により保持される。
【００１１】
【発明の効果】以上説明したように本発明は、保持回路
の入出力に相互に逆方向に接続したダイオードを並列接
続し、保持回路へのデータの書込みに電流源を用い、電
流源と保持回路の接続を行なうスイッチのオン／オフ制
御に正相／逆相入力端子を用い、電流源のオン／オフ制
御をタイミング入力端子により行なうラッチ回路を２個
用いることにより、保持回路の信号振幅を制限すること
ができ、また保持回路へのデータの書込みに電流源とス
イッチを用いているので、スイッチ部のオン抵抗の影響
を受けないカレントスイッチを用いることが可能とな
り、高速動作が可能となるという効果を有する。
の入出力に相互に逆方向に接続したダイオードを並列接
続し、保持回路へのデータの書込みに電流源を用い、電
流源と保持回路の接続を行なうスイッチのオン／オフ制
御に正相／逆相入力端子を用い、電流源のオン／オフ制
御をタイミング入力端子により行なうラッチ回路を２個
用いることにより、保持回路の信号振幅を制限すること
ができ、また保持回路へのデータの書込みに電流源とス
イッチを用いているので、スイッチ部のオン抵抗の影響
を受けないカレントスイッチを用いることが可能とな
り、高速動作が可能となるという効果を有する。
【図１】本発明のフリップフロップ回路の一実施例を示
す回路ブロック図である。
す回路ブロック図である。
【図２】従来のフリップフロップ回路の一例を示す回路
図である。
図である。
１ 正相データ入力端子 ２ 逆相データ入力端子 ３ データ入力端子 ４ 正相データ出力端子 ５ 逆相データ出力端子 ６ データ出力端子 ７ 逆相クロック入力端子 ８ 正相クロック入力端子 ９〜１２ インバータ １３，１４ ダイオード １５〜１８ 電流源 １９〜２２ スイッチ ２３ 正相入力端子 ２４ 逆相入力端子 ２５ 正相出力端子 ２６ 逆相出力端子 ２７ タイミング入力端子 ２８，２９ ラッチ回路
Claims (1)
- 【請求項１】 入力端子と出力端子とを相互に逆方向に
接続した第１，第２のインバータと、アノード端子とカ
ソード端子とを相互に逆方向に接続した第１，第２のダ
イオードとを並列接続し、前記第１のインバータの入力
端子に第１，第２のスイッチの一方の端子を接続し、前
記第１のインバータの出力端子に第３，第４のスイッチ
の一方の端子を接続し、前記第１，第２，第３，第４の
スイッチの他方の出力に第１，第２，第３，第４の電流
源をそれぞれ接続し、前記第１，第４のスイッチと前記
第２，第３のスイッチとをそれぞれ制御する正相入力端
子と逆相入力端子と、前記第１，第２，第３，第４の電
流源を制御するタイミング入力端子とを有し、前記第１
のインバータの入力端子，出力端子をそれぞれ正相出力
端子，逆相出力端子とする第１のラッチ回路と、この第
１のラッチ回路と同一構成の第２のラッチ回路とを有
し、前記第１のラッチ回路の正相出力端子と逆相出力端
子とを前記第２のラッチ回路の正相入力端子と逆相入力
端子とにそれぞれ接続し、前記第１のラッチ回路の正相
入力端子と逆相入力端子とを正相データ入力端子と逆相
データ入力端子とにそれぞれ接続し、前記第２のラッチ
回路の正相出力端子と逆相出力端子とを正相データ出力
端子と逆相データ出力端子とに接続し、前記第１，第２
のラッチ回路のタイミング入力端子を逆相クロック入力
端子，正相クロック入力端子にそれぞれ接続することを
特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3652192A JPH05235706A (ja) | 1992-02-24 | 1992-02-24 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3652192A JPH05235706A (ja) | 1992-02-24 | 1992-02-24 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235706A true JPH05235706A (ja) | 1993-09-10 |
Family
ID=12472123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3652192A Withdrawn JPH05235706A (ja) | 1992-02-24 | 1992-02-24 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235706A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535029B2 (en) * | 2001-05-01 | 2003-03-18 | Silicon Image, Inc. | Fully differential continuous-time current-mode high speed CMOS comparator |
-
1992
- 1992-02-24 JP JP3652192A patent/JPH05235706A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535029B2 (en) * | 2001-05-01 | 2003-03-18 | Silicon Image, Inc. | Fully differential continuous-time current-mode high speed CMOS comparator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |