JP3018681B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、Ｄ／Ａ変換装置に関
し、特に、入力ディジタルデータをデコードした後にＤ
／Ａ変換器に入力するＤ／Ａ変換装置に関する。
し、特に、入力ディジタルデータをデコードした後にＤ
／Ａ変換器に入力するＤ／Ａ変換装置に関する。
【０００２】
【従来の技術】従来のＤ／Ａ変換装置は、図５に示すよ
うに、ディジタル信号を入力とするデコーダ１と、この
デコーダ１の出力を入力とするＤ／Ａ変換器とを有して
いる。
うに、ディジタル信号を入力とするデコーダ１と、この
デコーダ１の出力を入力とするＤ／Ａ変換器とを有して
いる。
【０００３】次に図５に示された従来例を詳細に説明す
る。ディジタル入力信号Ｄ１、Ｄ２はデコーダ１によっ
て４本の信号線にデコードされる。このデコードは２つ
のインバータ６、７および４つのＮＯＲゲート８、９、
１０、１１によって行われる。デコードされた４つの信
号は、Ｄ／Ａ変換器３に入力される。Ｄ／Ａ変換器３
は、直流電源２８によってつくられた第１の基準電位と
第２の基準電位の間を直列接続された抵抗１６、１７、
１８、１９によって分圧し、その各分圧点には４つのＮ
チャンネル型ＭＯＳトランジスタ２０、２１、２２、２
３のソース電極がそれぞれ接続され、４つのＮチャンネ
ル型ＭＯＳトランジスタ２０、２１、２２、２３のドレ
イン電極はＤ／Ａ変換器３の出力に接続され、４つのＮ
チャンネル型ＭＯＳトランジスタ２０、２１、２２、２
３の各々のゲート電極をデータ入力端子に接続すること
によって構成されている。
る。ディジタル入力信号Ｄ１、Ｄ２はデコーダ１によっ
て４本の信号線にデコードされる。このデコードは２つ
のインバータ６、７および４つのＮＯＲゲート８、９、
１０、１１によって行われる。デコードされた４つの信
号は、Ｄ／Ａ変換器３に入力される。Ｄ／Ａ変換器３
は、直流電源２８によってつくられた第１の基準電位と
第２の基準電位の間を直列接続された抵抗１６、１７、
１８、１９によって分圧し、その各分圧点には４つのＮ
チャンネル型ＭＯＳトランジスタ２０、２１、２２、２
３のソース電極がそれぞれ接続され、４つのＮチャンネ
ル型ＭＯＳトランジスタ２０、２１、２２、２３のドレ
イン電極はＤ／Ａ変換器３の出力に接続され、４つのＮ
チャンネル型ＭＯＳトランジスタ２０、２１、２２、２
３の各々のゲート電極をデータ入力端子に接続すること
によって構成されている。
【０００４】次に動作について説明するに、デコーダ１
は、入力ディジタルデータＤ１、Ｄ２にもとづいて、Ｎ
ＯＲ８〜１１のいずれかの出力が“１”になり、残りの
３つのＮＯＲの出力は“０”になる。Ｄ／Ａ変換器３の
内部のＮチャンネル型ＭＯＳトランジスタ２０、２１、
２２、２３はゲート電極が“１”のときに導通状態とな
り、そのドレイン電極とソース電極は導通する。
は、入力ディジタルデータＤ１、Ｄ２にもとづいて、Ｎ
ＯＲ８〜１１のいずれかの出力が“１”になり、残りの
３つのＮＯＲの出力は“０”になる。Ｄ／Ａ変換器３の
内部のＮチャンネル型ＭＯＳトランジスタ２０、２１、
２２、２３はゲート電極が“１”のときに導通状態とな
り、そのドレイン電極とソース電極は導通する。
【０００５】従って、ディジタル入力信号Ｄ１、Ｄ２に
もとづいて出力には、第１の基準電位と第２の基準電位
を分圧した出力電圧が得られる。
もとづいて出力には、第１の基準電位と第２の基準電位
を分圧した出力電圧が得られる。
【０００６】
【発明が解決しようとする課題】この従来のＤ／Ａ変換
装置では、入力ディジタルデータをデコードするデコー
ダが必要であるが、デコーダに入力ディジタルデータが
入力されてから、デコード出力が得られるまでの間に時
間を要する。この時間をデコーダの応答時間とすると、
このデコーダの応答時間の前後のデコーダの出力信号を
各々初期出力信号、最終出力信号とすると、デコーダの
応答時間内の間には、デコーダの出力は初期出力信号、
最終出力信号のいずれでもない信号を出力する。この初
期出力信号でも最終出力信号でもない信号は、入力ディ
ジタルデータの変化の仕方によって異なる。このため
に、出力信号にはグリッジが含まれ、出力信号はひずむ
という課題があった。
装置では、入力ディジタルデータをデコードするデコー
ダが必要であるが、デコーダに入力ディジタルデータが
入力されてから、デコード出力が得られるまでの間に時
間を要する。この時間をデコーダの応答時間とすると、
このデコーダの応答時間の前後のデコーダの出力信号を
各々初期出力信号、最終出力信号とすると、デコーダの
応答時間内の間には、デコーダの出力は初期出力信号、
最終出力信号のいずれでもない信号を出力する。この初
期出力信号でも最終出力信号でもない信号は、入力ディ
ジタルデータの変化の仕方によって異なる。このため
に、出力信号にはグリッジが含まれ、出力信号はひずむ
という課題があった。
【０００７】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＤ／Ａ
変換装置を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＤ／Ａ
変換装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＤ／Ａ変換装置は、 （１）、ディジタル信号を入力とするセグメントデコー
ダと、該デコーダの出力をデータ入力とし該デコーダが
過渡出力状態の時にローレベルを入力する１つの制御信
号端子を有するスイッチ回路であって複数個の２入力Ａ
ＮＤ回路によって構成され該２入力ＡＮＤ回路の一方の
入力端子を前記スイッチ回路の入力に接続し前記２入力
ＡＮＤ回路の他方の入力端子を前記スイッチ回路の前記
制御信号端子に接続し前記２入力ＡＮＤ回路の出力を前
記スイッチ回路の出力に接続するスイッチ回路と、第１
の基準電位と第２の基準電位との間を直列抵抗により分
圧する分圧手段と該分圧手段から電位を選択的に取り出
す取出手段とを備えており該取出手段にＮチャンネル型
ＭＯＳトランジスタを用いており前記ローレベル時には
前記取出手段のＮチャンネル型ＭＯＳトランジスタは全
てが“オフ”となり後記Ｄ／Ａ変換器の出力はハイイン
ピーダンスとなるＤ／Ａ変換器とを備えて構成される
か、または、 （２）、上記（１）の構成において、前記スイッチ回路
は、複数個の２入力ＡＮＤ回路の代わりに、複数個のＮ
チャンネル型ＭＯＳトランジスタを用いて構成され、該
Ｎチャンネル型ＭＯＳトランジスタのソース電極は全て
第１の基準電位に接続され、前記Ｎチャンネル型ＭＯＳ
トランジスタの各々のドレイン電極は前記スイッチ回路
の各々の入力と出力に接続され、該Ｎチャンネル型ＭＯ
Ｓトランジスタのゲート電極は前記スイッチ回路の制御
信号端子に接続されて構成される。
に、本発明に係るＤ／Ａ変換装置は、 （１）、ディジタル信号を入力とするセグメントデコー
ダと、該デコーダの出力をデータ入力とし該デコーダが
過渡出力状態の時にローレベルを入力する１つの制御信
号端子を有するスイッチ回路であって複数個の２入力Ａ
ＮＤ回路によって構成され該２入力ＡＮＤ回路の一方の
入力端子を前記スイッチ回路の入力に接続し前記２入力
ＡＮＤ回路の他方の入力端子を前記スイッチ回路の前記
制御信号端子に接続し前記２入力ＡＮＤ回路の出力を前
記スイッチ回路の出力に接続するスイッチ回路と、第１
の基準電位と第２の基準電位との間を直列抵抗により分
圧する分圧手段と該分圧手段から電位を選択的に取り出
す取出手段とを備えており該取出手段にＮチャンネル型
ＭＯＳトランジスタを用いており前記ローレベル時には
前記取出手段のＮチャンネル型ＭＯＳトランジスタは全
てが“オフ”となり後記Ｄ／Ａ変換器の出力はハイイン
ピーダンスとなるＤ／Ａ変換器とを備えて構成される
か、または、 （２）、上記（１）の構成において、前記スイッチ回路
は、複数個の２入力ＡＮＤ回路の代わりに、複数個のＮ
チャンネル型ＭＯＳトランジスタを用いて構成され、該
Ｎチャンネル型ＭＯＳトランジスタのソース電極は全て
第１の基準電位に接続され、前記Ｎチャンネル型ＭＯＳ
トランジスタの各々のドレイン電極は前記スイッチ回路
の各々の入力と出力に接続され、該Ｎチャンネル型ＭＯ
Ｓトランジスタのゲート電極は前記スイッチ回路の制御
信号端子に接続されて構成される。
【０００９】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００１０】図１は本発明による第１の実施例を示すブ
ロック構成図である。
ロック構成図である。
【００１１】図１を参照するに、本発明による第１の実
施例は、ディジタル入力信号を入力とするデコーダ１
と、このデコーダ１の出力をデータ入力とし、１つの制
御信号端子を有するスイッチ回路２と、このスイッチ回
路２の出力を入力とするＤ／Ａ変換器３とを備えてい
る。
施例は、ディジタル入力信号を入力とするデコーダ１
と、このデコーダ１の出力をデータ入力とし、１つの制
御信号端子を有するスイッチ回路２と、このスイッチ回
路２の出力を入力とするＤ／Ａ変換器３とを備えてい
る。
【００１２】次に本発明による第１の実施例の動作を説
明するに、入力ディジタルデータはデコーダ１によって
デコードされる。デコーダ１の出力はスイッチ回路２に
入力される。スイッチ回路２は、制御信号端子が“１”
であるか“０”であるかによって、デコーダ１の出力を
Ｄ／Ａ変換器３の入力に接続するか、あるいはしないか
を決定することができる。従って、入力ディジタルデー
タがデコーダ１に入力されてから一定期間スイッチの制
御信号端子を“０”にしておくことにより、Ｄ／Ａ変換
器３への入力信号は“１”または“０”というようなあ
る一定の値をとることができる。従って、入力ディジタ
ルデータが変化する際にデコーダ１の出力は過渡的な出
力をとるが、Ｄ／Ａ変換器３はいつも同じ値を出力する
ことができる。この出力は入力信号に依存しないので入
力信号の高調波ひずみとはならない。
明するに、入力ディジタルデータはデコーダ１によって
デコードされる。デコーダ１の出力はスイッチ回路２に
入力される。スイッチ回路２は、制御信号端子が“１”
であるか“０”であるかによって、デコーダ１の出力を
Ｄ／Ａ変換器３の入力に接続するか、あるいはしないか
を決定することができる。従って、入力ディジタルデー
タがデコーダ１に入力されてから一定期間スイッチの制
御信号端子を“０”にしておくことにより、Ｄ／Ａ変換
器３への入力信号は“１”または“０”というようなあ
る一定の値をとることができる。従って、入力ディジタ
ルデータが変化する際にデコーダ１の出力は過渡的な出
力をとるが、Ｄ／Ａ変換器３はいつも同じ値を出力する
ことができる。この出力は入力信号に依存しないので入
力信号の高調波ひずみとはならない。
【００１３】図２は、本発明による第２の実施例を示す
ブロック構成図である。
ブロック構成図である。
【００１４】 図２を参照するに、本発明による第２の
実施例は、入力ディジタルデータＤ１、Ｄ２を入力する
デコーダ１と、このデコーダ１の出力をデータ入力とし
１つの制御信号端子を有する４つのＡＮＤ回路２４、２
５、２６、２７から構成されたスイッチ回路２と、この
スイッチ回路２の出力を入力とするＤ／Ａ変換器３とを
備えている。
実施例は、入力ディジタルデータＤ１、Ｄ２を入力する
デコーダ１と、このデコーダ１の出力をデータ入力とし
１つの制御信号端子を有する４つのＡＮＤ回路２４、２
５、２６、２７から構成されたスイッチ回路２と、この
スイッチ回路２の出力を入力とするＤ／Ａ変換器３とを
備えている。
【００１５】スイッチ回路２の出力は制御信号端子を
“０”にすることにより全て“０”である。このときＤ
／Ａ変換器３はある一定の値を出力する。
“０”にすることにより全て“０”である。このときＤ
／Ａ変換器３はある一定の値を出力する。
【００１６】図３は、本発明による第３の実施例を示す
ブロック構成図である。
ブロック構成図である。
【００１７】図３を参照するに、本発明による第３の実
施例は、入力ディジタルデータＤ１、Ｄ２を入力とする
デコーダ１と、この該デコーダ１の出力をデータ入力と
し１つの制御信号端子を有する４つのＡＮＤ回路２４〜
２７から構成されたスイッチ回路２と、このスイッチ回
路２の出力を入力とするＤ／Ａ変換器３とを備えてい
る。
施例は、入力ディジタルデータＤ１、Ｄ２を入力とする
デコーダ１と、この該デコーダ１の出力をデータ入力と
し１つの制御信号端子を有する４つのＡＮＤ回路２４〜
２７から構成されたスイッチ回路２と、このスイッチ回
路２の出力を入力とするＤ／Ａ変換器３とを備えてい
る。
【００１８】スイッチ回路２は、入力に４つのＡＮＤ回
路２４、２５、２６、２７の一方の入力端子が接続さ
れ、さらに４つのＡＮＤ回路２４、２５、２６、２７の
他方の入力端子が制御信号端子に接続され、４つのＡＮ
Ｄ回路２４、２５、２６、２７の出力をスイッチ回路２
の出力に接続することによって構成されている。Ｄ／Ａ
変換器３は、直流電源２８によってつくられる第２の基
準電位５と第１の基準電位（接地電位）４との間を抵抗
１６、１７、１８、１９の直列回路によって分圧し、各
分圧点にＮチャンネル型ＭＯＳトランジスタ２０、２
１、２２、２３のソース電極を各々接続し、Ｎチャンネ
ル型ＭＯＳトランジスタ２０、２１、２２、２３のゲー
ト電極をＤ／Ａ変換器３の入力にそれぞれ接続し、Ｎチ
ャンネル型ＭＯＳトランジスタ２０、２１、２２、２３
のドレイン電極をＤ／Ａ変換器３の出力に接続すること
によって構成されている。
路２４、２５、２６、２７の一方の入力端子が接続さ
れ、さらに４つのＡＮＤ回路２４、２５、２６、２７の
他方の入力端子が制御信号端子に接続され、４つのＡＮ
Ｄ回路２４、２５、２６、２７の出力をスイッチ回路２
の出力に接続することによって構成されている。Ｄ／Ａ
変換器３は、直流電源２８によってつくられる第２の基
準電位５と第１の基準電位（接地電位）４との間を抵抗
１６、１７、１８、１９の直列回路によって分圧し、各
分圧点にＮチャンネル型ＭＯＳトランジスタ２０、２
１、２２、２３のソース電極を各々接続し、Ｎチャンネ
ル型ＭＯＳトランジスタ２０、２１、２２、２３のゲー
ト電極をＤ／Ａ変換器３の入力にそれぞれ接続し、Ｎチ
ャンネル型ＭＯＳトランジスタ２０、２１、２２、２３
のドレイン電極をＤ／Ａ変換器３の出力に接続すること
によって構成されている。
【００１９】次に第３の実施例の動作について説明す
る。入力ディジタルデータＤ１、Ｄ２はデコーダ１によ
ってデコードされてスイッチ回路２に入力する。スイッ
チ回路２の出力は、制御信号端子の入力が、“１”の場
合には、デコーダ１の出力に応じて、デコーダ１の出力
信号をＤ／Ａ変換器３に伝達する。またスイッチ回路２
の出力は、制御信号端子の入力が“０”の場合には、デ
コーダ１の出力にかかわらず“０”の信号を出力する。
Ｄ／Ａ変換器３の入力が０のときには、内部のＮチャン
ネル型ＭＯＳトランジスタ２０、２１、２２、２３のソ
ース電極とドレイン電極間は非導通状態になる。
る。入力ディジタルデータＤ１、Ｄ２はデコーダ１によ
ってデコードされてスイッチ回路２に入力する。スイッ
チ回路２の出力は、制御信号端子の入力が、“１”の場
合には、デコーダ１の出力に応じて、デコーダ１の出力
信号をＤ／Ａ変換器３に伝達する。またスイッチ回路２
の出力は、制御信号端子の入力が“０”の場合には、デ
コーダ１の出力にかかわらず“０”の信号を出力する。
Ｄ／Ａ変換器３の入力が０のときには、内部のＮチャン
ネル型ＭＯＳトランジスタ２０、２１、２２、２３のソ
ース電極とドレイン電極間は非導通状態になる。
【００２０】このとき、Ｄ／Ａ変換器３の出力は出力ラ
インの配線およびＮチャンネル型ＭＯＳトランジスタ２
０、２１、２２、２３の寄生容量によって、制御信号端
子が“０”になるまえの値に保持される。従って入力デ
ータＤ１、Ｄ２のデータがある初期状態から次の状態へ
遷移するときに、デコーダ１の出力は過渡状態にある
が、このとき制御信号端子を“０”にすることによっ
て、デコーダ１のこの過渡状態における出力信号をＤ／
Ａ変換器３に入力することを防ぐことができる。
インの配線およびＮチャンネル型ＭＯＳトランジスタ２
０、２１、２２、２３の寄生容量によって、制御信号端
子が“０”になるまえの値に保持される。従って入力デ
ータＤ１、Ｄ２のデータがある初期状態から次の状態へ
遷移するときに、デコーダ１の出力は過渡状態にある
が、このとき制御信号端子を“０”にすることによっ
て、デコーダ１のこの過渡状態における出力信号をＤ／
Ａ変換器３に入力することを防ぐことができる。
【００２１】図４は、本発明による第４の実施例を示す
回路構成図である。
回路構成図である。
【００２２】図４を参照するに、本発明による第４の実
施例は、入力ディジタルデータＤ１、Ｄ２を入力とする
デコーダ１と、このデコーダ１の出力をデータ入力とし
１つの制御信号端子を有するスイッチ回路２と、このス
イッチ回路２の出力を入力とするＤ／Ａ変換器３とを備
えている。デコーダ１は、２つのインバータ６、７と、
４つのＮＯＲ回路８、９、１０、１１とによって構成さ
れている。入力ディジタル信号Ｄ１はデコーダ１に入力
し、インバータ６とＮＯＲ回路９、１１の一方の入力端
子に入力する。インバータ６の出力はＮＯＲ回路８、１
０の一方の入力端子に入力する。入力ディジタル信号Ｄ
２はデコーダ１に入力し、インバータ７、ＮＯＲ回路１
０、１１の残りの入力端子に入力する。インバータ７の
出力はＮＯＲ回路８、９の残りの入力端子に入力する。
ＮＯＲ回路８、９、１０、１１の出力はデコーダ１の出
力に接続される。デコーダ１の出力はスイッチ回路２の
入力に入力し、スイッチ回路２の内部で出力に接続され
る。スイッチ回路２の入力には、それぞれＮチャンネル
型ＭＯＳトランジスタ１２、１３、１４、１５のドレイ
ン電極が接続され、Ｎチャンネル型ＭＯＳトランジスタ
１２、１３、１４、１５のソース電極は第１の基準電位
（接地電位）４に接続されている。Ｎチャンネル型ＭＯ
Ｓトランジスタ１２、１３、１４、１５のゲート電極は
制御信号端子に接続されている。Ｎチャンネル型ＭＯＳ
トランジスタ１２、１３、１４、１５のサイズは十分大
きくし、各々のゲート電圧が“１”のときには各々のド
レイン電極は“０”にできるものとする。
施例は、入力ディジタルデータＤ１、Ｄ２を入力とする
デコーダ１と、このデコーダ１の出力をデータ入力とし
１つの制御信号端子を有するスイッチ回路２と、このス
イッチ回路２の出力を入力とするＤ／Ａ変換器３とを備
えている。デコーダ１は、２つのインバータ６、７と、
４つのＮＯＲ回路８、９、１０、１１とによって構成さ
れている。入力ディジタル信号Ｄ１はデコーダ１に入力
し、インバータ６とＮＯＲ回路９、１１の一方の入力端
子に入力する。インバータ６の出力はＮＯＲ回路８、１
０の一方の入力端子に入力する。入力ディジタル信号Ｄ
２はデコーダ１に入力し、インバータ７、ＮＯＲ回路１
０、１１の残りの入力端子に入力する。インバータ７の
出力はＮＯＲ回路８、９の残りの入力端子に入力する。
ＮＯＲ回路８、９、１０、１１の出力はデコーダ１の出
力に接続される。デコーダ１の出力はスイッチ回路２の
入力に入力し、スイッチ回路２の内部で出力に接続され
る。スイッチ回路２の入力には、それぞれＮチャンネル
型ＭＯＳトランジスタ１２、１３、１４、１５のドレイ
ン電極が接続され、Ｎチャンネル型ＭＯＳトランジスタ
１２、１３、１４、１５のソース電極は第１の基準電位
（接地電位）４に接続されている。Ｎチャンネル型ＭＯ
Ｓトランジスタ１２、１３、１４、１５のゲート電極は
制御信号端子に接続されている。Ｎチャンネル型ＭＯＳ
トランジスタ１２、１３、１４、１５のサイズは十分大
きくし、各々のゲート電圧が“１”のときには各々のド
レイン電極は“０”にできるものとする。
【００２３】スイッチ回路２の出力はＤ／Ａ変換器３の
入力に接続されているが、Ｄ／Ａ変換器３の構成は図３
に示した第３の実施例と同様な構成なのでここでは省略
する。
入力に接続されているが、Ｄ／Ａ変換器３の構成は図３
に示した第３の実施例と同様な構成なのでここでは省略
する。
【００２４】次に第４の実施例の動作を説明するに、入
力ディジタルデータＤ１、Ｄ２はデコーダ１に入力し、
デコーダ１の出力は、入力ディジタルデータＤ１、Ｄ２
の出力に応じた出力を出力する。この出力はスイッチ回
路２に入力する。スイッチ回路２は、制御信号端子の信
号が“０”のときに入力データに応じた出力を出力す
る。制御信号端子の信号が“１”のときにはスイッチ回
路２の出力は全て“０”になる。スイッチ回路２の出力
はＤ／Ａ変換器３の入力に入力する。Ｄ／Ａ変換器３の
出力はスイッチ回路２の制御信号端子が“１”のとき、
制御信号端子が“１”になる前の出力を出力し、制御信
号端子が“０”のときは、スイッチ回路２に入力された
ディジタル信号に相当する出力値を出力する。
力ディジタルデータＤ１、Ｄ２はデコーダ１に入力し、
デコーダ１の出力は、入力ディジタルデータＤ１、Ｄ２
の出力に応じた出力を出力する。この出力はスイッチ回
路２に入力する。スイッチ回路２は、制御信号端子の信
号が“０”のときに入力データに応じた出力を出力す
る。制御信号端子の信号が“１”のときにはスイッチ回
路２の出力は全て“０”になる。スイッチ回路２の出力
はＤ／Ａ変換器３の入力に入力する。Ｄ／Ａ変換器３の
出力はスイッチ回路２の制御信号端子が“１”のとき、
制御信号端子が“１”になる前の出力を出力し、制御信
号端子が“０”のときは、スイッチ回路２に入力された
ディジタル信号に相当する出力値を出力する。
【００２５】
【発明の効果】以上説明したように、本発明は、入力デ
ィジタルデータをデコードするデコーダと、入力ディジ
タルデータに相当するアナログ出力値を発生するＤ／Ａ
変換器とを備えるＤ／Ａ変換装置において、デコーダの
出力を入力データとするスイッチ回路を備え、スイッチ
回路の出力をＤ／Ａ変換器に入力する構成とされてい
る。さらにスイッチ回路には、制御信号端子を設けて制
御信号端子の入力を“０”にするとき、スイッチ回路の
出力をある特定の値に設定できるようにした。この制御
信号端子の入力を入力ディジタルデータがデコーダに入
力して後の一定期間“０”にすることにより、入力ディ
ジタルデータが変化したときにデコーダの出力に生じる
過渡的な出力信号を常に同じ信号とすることができる。
この出力信号は、デコーダに入力されるディジタルデー
タに依存しない。
ィジタルデータをデコードするデコーダと、入力ディジ
タルデータに相当するアナログ出力値を発生するＤ／Ａ
変換器とを備えるＤ／Ａ変換装置において、デコーダの
出力を入力データとするスイッチ回路を備え、スイッチ
回路の出力をＤ／Ａ変換器に入力する構成とされてい
る。さらにスイッチ回路には、制御信号端子を設けて制
御信号端子の入力を“０”にするとき、スイッチ回路の
出力をある特定の値に設定できるようにした。この制御
信号端子の入力を入力ディジタルデータがデコーダに入
力して後の一定期間“０”にすることにより、入力ディ
ジタルデータが変化したときにデコーダの出力に生じる
過渡的な出力信号を常に同じ信号とすることができる。
この出力信号は、デコーダに入力されるディジタルデー
タに依存しない。
【００２６】従って、本発明によれば、入力ディジタル
データをデコードするデコーダ回路の変換時間のばらつ
きや、過渡的な出力信号によってひずみを発生しないと
いう効果が得られる。
データをデコードするデコーダ回路の変換時間のばらつ
きや、過渡的な出力信号によってひずみを発生しないと
いう効果が得られる。
【図１】本発明による第１の実施例を示すブロック構成
図である。
図である。
【図２】本発明による第２の実施例を示すブロック構成
図である。
図である。
【図３】本発明による第３の実施例を示すブロック構成
図である。
図である。
【図４】本発明による第４の実施例を示す回路構成図で
ある。
ある。
【図５】従来例を示す回路図である。
１…デコーダ ２…スイッチ回路 ３…Ｄ／Ａ変換器 ４…第１の基準電位 ５…第２の基準電位 ６、７…インバータ ８、９、１０、１１…ＮＯＲ回路 １２、１３、１４、１５…Ｎチャンネル型ＭＯＳトラン
ジスタ １６、１７、１８、１９…抵抗 ２０、２１、２２、２３、…Ｎチャンネル型ＭＯＳトラ
ンジスタ ２４、２５、２６、２７…ＡＮＤ回路 ２８…直流電源 ２９…出力配線およびＮチャンネル型ＭＯＳトランジス
タ２０、２１、２２、２３のドレイン電極の寄生容量
ジスタ １６、１７、１８、１９…抵抗 ２０、２１、２２、２３、…Ｎチャンネル型ＭＯＳトラ
ンジスタ ２４、２５、２６、２７…ＡＮＤ回路 ２８…直流電源 ２９…出力配線およびＮチャンネル型ＭＯＳトランジス
タ２０、２１、２２、２３のドレイン電極の寄生容量
Claims (2)
- 【請求項１】 ディジタル信号を入力とするセグメント
デコーダと、該デコーダの出力をデータ入力とし該デコ
ーダが過渡出力状態の時にローレベルを入力する１つの
制御信号端子を有するスイッチ回路であって複数個の２
入力ＡＮＤ回路によって構成され該２入力ＡＮＤ回路の
一方の入力端子を前記スイッチ回路の入力に接続し前記
２入力ＡＮＤ回路の他方の入力端子を前記スイッチ回路
の前記制御信号端子に接続し前記２入力ＡＮＤ回路の出
力を前記スイッチ回路の出力に接続するスイッチ回路
と、第１の基準電位と第２の基準電位との間を直列抵抗
により分圧する分圧手段と該分圧手段から電位を選択的
に取り出す取出手段とを備えており該取出手段にＮチャ
ンネル型ＭＯＳトランジスタを用いており前記ローレベ
ル時には前記取出手段のＮチャンネル型ＭＯＳトランジ
スタは全てが“オフ”となり後記Ｄ／Ａ変換器の出力は
ハイインピーダンスとなるＤ／Ａ変換器とを有すること
を特徴とするＤ／Ａ変換装置。 - 【請求項２】 前記スイッチ回路は、複数個の２入力Ａ
ＮＤ回路の代わりに、複数個のＮチャンネル型ＭＯＳト
ランジスタを用いて構成され、該Ｎチャンネル型ＭＯＳ
トランジスタのソース電極は全て第１の基準電位に接続
され、前記Ｎチャンネル型ＭＯＳトランジスタの各々の
ドレイン電極は前記スイッチ回路の各々の入力と出力に
接続され、該Ｎチャンネル型ＭＯＳトランジスタのゲー
ト電極は前記スイッチ回路の制御信号端子に接続されて
いることを更に特徴とする請求項１に記載のＤ／Ａ変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316732A JP3018681B2 (ja) | 1991-11-29 | 1991-11-29 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316732A JP3018681B2 (ja) | 1991-11-29 | 1991-11-29 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152963A JPH05152963A (ja) | 1993-06-18 |
| JP3018681B2 true JP3018681B2 (ja) | 2000-03-13 |
Family
ID=18080287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3316732A Expired - Lifetime JP3018681B2 (ja) | 1991-11-29 | 1991-11-29 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018681B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411394B1 (ko) * | 2001-06-29 | 2003-12-18 | 주식회사 하이닉스반도체 | 메모리장치의 데이터출력회로 |
-
1991
- 1991-11-29 JP JP3316732A patent/JP3018681B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152963A (ja) | 1993-06-18 |
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