JPH0646143Y2

JPH0646143Y2 - 集積回路

Info

Publication number: JPH0646143Y2
Application number: JP17679087U
Authority: JP
Inventors: 剛義目黒
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-11-19
Filing date: 1987-11-19
Publication date: 1994-11-24
Anticipated expiration: 2002-11-19
Also published as: JPH0181087U

Description

【考案の詳細な説明】（イ）産業上の利用分野本考案は、端子数の削減を計ることが出来る集積回路に
関するもので、特に直流信号と交流信号とを単一のピン
を用いて入力することが出来る集積回路に関する。

（ロ）従来の技術直流信号が印加される入力ピンと交流信号が印加される
入力ピンとを単一の入力ピンで共用している集積回路
が、実願昭61−110854号に記載されている。第２図は前
記集積回路を示す回路図で第１入力端子（１）にはVTR
（ビデオテープレコーダ）のヘッドの回転パルス（交流
信号）が印加され、又第２入力端子（２）にはVTRのテ
ープスピードを示す信号（直流信号）が印加される。例
えば、SPモード（標準再生）時には「Ｌ」レベルの信号
が印加され、又LPモード（倍速再生）時には「Ｈ」レベ
ルの信号が印加される。今、第１入力端子（１）に第３
図（イ）の如き「Ｈ」レベルと「Ｌ」レベルとをデュ−
ティ50％で繰返えすパルス信号が印加され、又第２入力
端子（２）に第３図（ロ）の如きSPモードを示す「Ｌ」
レベルの直流信号が印加されたとする。尚、前記「Ｈ」
レベルは電源電圧（＋Vcc）とし、前記「Ｌ」レベルは
アース電位とする。すると、前記パルス信号及び前記直
流信号の電位差が抵抗（３）及び（４）によって分割さ
れ、IC（５）の入力ピン（６）には抵抗分割された電圧
が、前記直流信号に重畳された第３図（ハ）の如き信号
が生ずる。（ただし、抵抗（３）及び（４）の抵抗比を
1:2とする）Ｈレベルが2Vcc/3となり、Ｌレベルがアー
ス電位となる前記信号は第１及び第２比較回路（７）及
び（８）に印加されそれぞれの基準電圧と比較される。
ここで、第１比較回路（７）の正入力端子に接続されて
いる第１基準電源（９）の電圧を1/2Vccに設定すると、
その出力端には第３図（ニ）の如き前記パルス信号の反
転信号が表われる。又、第２比較回路（８）の負入力端
子に接続されている第２基準電源（10）の電圧を1/4Vcc
に設定すると、その出力端には第３図（ホ）の如き信号
が表われる。その為、位相推移回路（11）には第１入力
端子（１）に印加されたパルス信号の反転信号が得ら
れ、位相を90度づつずらす切換信号として用いられる。
第１比較回路（７）の判別信号は、エッジ検出回路（1
2）にてその立ち上りのエッジが検出され、第３図
（ヘ）の如き信号が発生する。そして、第１アンドゲー
ト（13）の入力端には、前記エッジ検出回路（12）の出
力信号が印加されるとともに、前記第２比較回路（８）
の判別信号が印加される。又、第２アンドゲート（14）
の入力端には、前記エッジ検出回路（12）の出力信号が
印加されるとともに、前記第２比較回路（８）の判別信
号がインバータ（15）を介して印加される。その為、RS
−FF（16）のリセット入力Ｒには「Ｌ」レベルの第１ア
ンドゲート（13）の出力信号が印加され、セット入力Ｓ
には第３図（チ）の如き第２アンドゲート（14）の出力
信号が印加される。従って、RS−FF（16）は、第２アン
ドゲート（14）の出力信号によってセットされ、そのＱ
出力は、「Ｈ」レベルとなる。ところで、バーストエン
ファシス回路（17）はSPモードの信号に応じて映像信号
中のバースト信号の増幅を行ない、LPモードの信号に応
じて前記バースト信号の増幅動作を停止している。その
為、SPモードを示す「Ｈ」レベルの前記Ｑ出力がバース
トエンファシス回路（17）に印加されると、前記バース
トエンファシス回路（17）はバースト信号の増幅を行な
う。

従って、第２図の回路によれば直流信号と交流信号とを
同時に集積回路の単一の入力ピンに供給することが出来
る。

（ハ）考案が解決しようとする問題点ところで、前記回転パルスはVTRの通常再生時には正確
に周波数30Hz、デュ−ティー50％で到来するが、４ヘッ
ドタイプのVTRの特殊再生時（早送り）にはそのデュ−
ティーが大きく変動してしまう。その様な回転パルス
が、第２図の回路に印加された場合を第４図を参照しな
がら説明する。第４図（イ）の如くパルス幅が非常に狭
くなった「Ｌ」レベルの期間Ａを含む信号が第２図の入
力ピン（６）に印加されたとすると、前記信号の「Ｈ」
レベルは2Vcc/3で、「Ｌ」レベルはアース電位であるか
らエッジ検出回路（12）の出力端には第４図（ロ）の如
き出力信号が発生し、又第２比較回路（８）の出力端に
は第４図（ハ）の如き出力信号が発生する。そして、第
４図（ロ）の信号に応じてRS−FF（16）がセットされ、
そのＱ出力には第４図（ニ）に示す「Ｈ」レベルの信号
が発生する。この状態から期間Ａとなると、前記期間Ａ
の信号の立上り、即ち時刻t₁に第４図（ハ）の信号が立
上り、第１アンドゲート（13）を導通状態にする。する
と、この時まだエッジ検出回路（12）の出力信号が
「Ｈ」レベルである為、前記「Ｈ」レベルの信号が前記
第１アンドゲート（13）を通過し、RS−FF（16）のリセ
ット入力に印加される。その為、時刻t₁にRS−FF（16）
のＱ出力は「Ｌ」レベルに反転してしまう。それ故、本
来SPモードであると判別すべきものがLPモードであると
判別してしまうという欠点があった。

（ニ）問題点を解決するための手段本考案は、上述の点に鑑み成されたもので、直流信号が
印加される第１入力端子と、交流信号が印加される第２
入力端子と、前記直流信号と前記交流信号とを所定比率
で混合する混合回路と、該混合回路の出力信号が印加さ
れる集積回路の入力ピンと、前記集積回路内に内蔵さ
れ、前記出力信号のレベルと第１基準電圧のレベルとの
比較を行なう第１比較回路と、前記出力信号のレベルと
第２基準電圧のレベルとの比較を行なう第２比較回路
と、前記第１比較回路の出力信号のエッジを検出するエ
ッジ検出回路と、前記第２比較回路の出力信号のパルス
幅を伸張するパルス幅伸長回路と、前記エッジ検出回路
の出力信号を用いて、前記パルス幅伸張回路の出力信号
を制御する制御回路とから成ることを特徴とする。

（ホ）作用本考案によれば、第２比較回路の出力信号のパルス幅を
パルス幅伸張回路で伸張させてから制御回路に印加させ
ているので、エッジ検出回路の出力信号が発生している
期間中、前記パルス幅伸張回路の出力信号の状態変化が
無く、正しく直流信号のレベルを検出することが出来
る。

（ヘ）実施例第１図は、本考案の一実施例を示す回路図で、（18）は
水平同期信号周波数f_Hの信号が印加される端子、（19）
は、第１比較回路（７）の出力信号がＤ入力に印加さ
れ、端子（18）からの信号がクロック入力に印加される
第1D−FF（20）、該第1D−FF（20）のＱ出力がＤ入力に
印加され、前記端子（18）からの信号がクロック入力に
印加される第2D−FF（21）、及びアンドゲート（22）か
ら成るエッジ検出回路、（23）は周波数f_H/4の信号が印
加される端子、（24）は、第２比較回路（８）の出力信
号をインバータ（25）で反転した信号がリセット入力に
印加され、端子（23）からの信号がクロック入力に印加
される第3D−FF（26）及び該第3D−FF（26）のＱ出力が
Ｄ入力に印加され、端子（23）からの信号がクロック入
力に印加される第4D−FF（27）から成るパルス幅伸張回
路である。

尚、第１図において第２図と同一の回路素子については
同一の符号を付し、その説明を省略する。

今、第１入力端子（１）にVTRの特殊再生時のヘッドの
回転パルス（ただし、「Ｈ」レベルは電源電圧Vcc、
「Ｌ」レベルはアース電位）が印加され、又第２入力端
子（２）にSPモードを示す「Ｌ」レベルの直流信号が印
加されたとする。すると、入力ピン（６）には第５図
（イ）の如きＨレベルが2Vcc/3で、Ｌレベルがアース電
位の信号が発生する。そして、前記信号が、第１及び第
２比較回路（７）及び（８）に印加されるので、前記第
１比較回路（７）の出力端には第５図（ロ）の信号が発
生し、又前記第２比較回路（８）の出力端に接続されて
いるインバータ（25）の出力端には第５図（ロ）と等し
い信号が発生する。その為、位相推移回路（11）には第
５図（ロ）の信号が印加され、クロマ信号の位相を90度
づつずらす切換動作が行なわれる。ここで、端子（18）
から第５図（ハ）の如き信号がクロック信号として第１
及び第2D−FF（20）及び（21）のクロック入力に印加さ
れると、時刻t₁のクロック信号の立下りに応じて第1D−
FF（20）のＱ出力は第５図（ニ）の如く立上る。その
為、時刻t₂のクロック信号の立下りに応じて第2D−FF
（21）のＱ出力が第５図（ホ）の如く立ち上る。そし
て、時刻t₃の前記クロック信号の立下り時には、前記1D
−FF（20）のＤ入力が「Ｌ」レベルである為、前記立下
りに応じてそのＱ出力は「Ｌ」レベルとなる。その為、
前記クロック信号の次のクロック信号の立下りに応じて
第2D−FF（21）のＱ出力は「Ｌ」レベルとなる。そし
て、更に時刻t₄のクロック信号の立下りに応じて前記第
1D−FF（20）のＱ出力は再び「Ｈ」レベルに反転する。
その為、前記クロック信号の次のクロック信号の立下り
に応じて、第2D−FF（21）のＱ出力も「Ｈ」レベルとな
る。アンドゲート（22）の一方の入力には第５図（ニ）
の信号が得られ、又他方の入力には第５図（ホ）の反転
信号が得られる。従って、アンドゲート（22）の出力端
には第５図（ヘ）の信号が得られる。ここで、図から明
らかな様に第５図（ヘ）の信号は、第５図（イ）の信号
の立下りエッジに応じたものとなる。

一方、端子（23）から周波数f_H/4の第５図（ト）の如き
信号がクロック信号として印加される第３及び第4D−FF
（26）及び（27）は、第２比較回路（８）の出力信号に
応じて第５図の時刻t₅から時刻t₆の間と時刻t₇から時刻
t₈の間、リセットされる。そして、リセット解除後の最
初のクロック信号の立下り（時刻t₉）に応じて第3D−FF
（26）のＱ出力が第５図（チ）の如く立上り、次のクロ
ック信号の立下り（時刻t₁₀）に応じて第4D−FF（27）
のＱ出力が第５図（リ）の如く立上る。そして、次のリ
セットの解除後の最初のクロック信号の立下り（時刻t
₁₁）に応じて前記第3D−FF（26）のＱ出力は再び「Ｈ」
レベルとなり、次のクロック信号の立下り（時刻t₁₂）
に応じて前記第4D−FF（27）のＱ出力が立上る。

ここで、第５図（イ）の信号と第５図（リ）の信号との
比較から明らかな如く入力ピン（６）印加されたパルス
信号の「Ｌ」レベル期間が伸張されている。即ち、最初
の周期の「Ｌ」レベル期間は時間α₁伸張され、次の周
期の「Ｌ」レベル期間は時間α₂伸張される。尚、前記
伸張幅は、最小で第５図（ト）のクロック信号の１クロ
ック分より大となり、最大で２クロック末端となる。第
4D−FF（27）のＱ出力は、第１アンドゲート（13）の一
方の入力に印加されるとともに、第２アンドゲート（1
4）の一方の入力にインバータ（15）を介して印加され
る。又、アンドゲート（22）の出力信号（第５図
（ヘ））も前記第１及び第２アンドゲート（13）及び
（14）の他方の入力にそれぞれ印加される。その為、第
２アンドゲート（14）の出力信号は、第５図（ル）の如
くなり、RS−FF（16）をセットする。この際、第１アン
ドゲート（13）の出力信号は、第５図（ヘ）の信号の
「Ｈ」レベル期間、第５図（リ）の信号がすべて「Ｌ」
レベルとなっているので、常に第５図（ヌ）の如く
「Ｌ」レベルを保持し、RS−FF（16）をリセットする事
は無い。従って、RS−FF（16）のＱ出力は常に「Ｈ」レ
ベルとなり、バーストエンファシス回路（17）において
SPモードに対応するバースト信号の増幅を行なうことが
出来る。

（ト）考案の効果以上述べた如く本考案によれば、パルス幅が変動する交
流信号と「Ｈ」又は「Ｌ」レベルの直流信号とを同時に
集積回路の単一の入力ピンに供給しても、前記集積回路
内部で再び正しく分離することが出来る。その為、本考
案を実施例の如き、VTRの特殊再生時における回転パル
スとテープスピードを示すモード信号との組合せに用い
れば、モード判別の誤動作が無い。

【図面の簡単な説明】

第１図は、本考案の一実施例を示す回路図、第２図は従
来の集積回路を示す回路図、第３図（イ）乃至（チ）及
び第４図（イ）乃至（ニ）は第２図の説明に供する為の
特性図、及び第５図は第１図の説明に供する為の特性図
である。（１）…第１入力端子、（２）…第２入力端子、（６）
…入力ピン、（７）…第１比較回路、（８）…第２比較
回路、（11）…位相推移回路、（13）…第１アンドゲー
ト、（14）…第２アンドゲート、（16）…RS−FF、（1
9）…エッジ検出回路、（24）…パルス幅伸張回路。

Claims

【実用新案登録請求の範囲】

【請求項１】「Ｈ」レベルまたは「Ｌ」レベルとなる直
流信号が印加される第１入力端子と、「Ｈ」レベルと
「Ｌ」レベルを周期的に繰り返すとともにそのパルスデ
ュテイが変化するパルス信号が印加される第２入力端子
と、前記直流信号と前記パルス信号とを所定比率で混合
する混合回路と、該混合回路の出力信号が印加される集
積回路の入力ピンと、該入力ピンからの信号と第１基準
電圧とのレベル比較を行う第１比較回路と、前記入力ピ
ンからの信号と第２基準電圧とのレベル比較を行う第２
比較回路と、前記第１比較回路の出力信号の一方の状態
変化点のエッジを検出するエッジ検出回路と、前記第１
比較回路の出力信号の他方の状態変化点と等しいタイミ
ングの第２比較回路の出力信号の状態変化点を前記エッ
ジ検出回路の出力パルス幅より大きく遅らせるパルス幅
伸長回路と、該パルス幅伸長回路の非反転信号と前記エ
ッジ検出回路の出力信号が印加される第１アンドゲート
と、前記パルス幅伸長回路の反転信号と前記エッジ検出
回路の出力信号が印加される第２アンドゲートと、前記
第１及び第２アンドゲートの出力信号により反転するフ
リップフロップ回路とを備え、前記第１比較回路、前記
第２比較回路、前記エッジ検出回路、前記パルス幅伸長
回路、前記第１アンドゲート、前記第２アンドゲート及
び前記フリップフロップ回路とを前記集積回路に内蔵
し、前記第１比較回路の出力端から前記パルス信号に応
じた信号を得る様にし、前記フリップフロップ回路の出
力端から前記直流信号に応じた信号を得る様にしたこと
を特徴とする集積回路。