JP3655993B2 - 同期型dc/dcコンバータ - Google Patents
同期型dc/dcコンバータ Download PDFInfo
- Publication number
- JP3655993B2 JP3655993B2 JP36372697A JP36372697A JP3655993B2 JP 3655993 B2 JP3655993 B2 JP 3655993B2 JP 36372697 A JP36372697 A JP 36372697A JP 36372697 A JP36372697 A JP 36372697A JP 3655993 B2 JP3655993 B2 JP 3655993B2
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- voltage
- output
- main switching
- commutation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
【発明の属する技術分野】
本発明は、直流電圧の変換を行うDC/DCコンバータに係り、特に、いわゆる同期型DC/DCコンバータの改良に関するものである。
【0002】
【従来の技術】
従来、この種のDC/DCコンバータとしては、例えば、図3に示されたようなものがある。図3に示された非同期型のDC/DCコンバータは、入力直流電圧Vccが印加される主スイッチング素子(図3及び図4においては「Q1」と表記)31を、導通(以下、「オン」という。)あるいは遮断(以下、「オフ」という。)させることにより、主スイッチング素子31に接続されたコイル(図3及び図4においては「L1」と表記)32に励起される交流電圧を、転流用ダイオード(図3及び図4において「D1」と表記)33と平滑用コンデンサ(図3及び図4においては「C1」と表記)34によって整流し、出力端子35から負荷(図3及び図4においては「LOAD」と表記)36に出力するように構成されている。
【0003】
そして、この非同期型のDC/DCコンバータでは、出力端子35とアースとの間に直列に接続された抵抗器(図3及び図4においては「R1」と表記)37と抵抗器(図3及び図4においては「R2」と表記)38の接続点から出力電圧に対応する大きさのいわゆる分圧電圧が得られ、この分圧電圧がコンパレータ39によって基準電圧Vsと比較されるようになっている。さらに、コンパレータ39の比較結果と、所定周波数の信号を出力する発振器(図3及び図4においては「OSC」と表記)41の出力とがコンパレータ42によって比較され、このコンパレータ42の比較結果に基づいて、主スイッチング素子31がオン・オフ制御されることにより、出力端子35から所定の電圧に変換された直流電圧が出力されるようになっている。
【0004】
非同期型のDC/DCコンバータでは、主スイッチング素子31がオフ状態のときに、コイル32の入力側は、転流用ダイオード33を介して接地される。その際、コイル32の入力側は、励起された電流がゼロになるように、完全に接地されるのが望ましいが、実際には、転流用ダイオード33の順方向における電圧降下分だけ、電位差が生じてしまい、完全には接地されない。そのため、非同期型のDC/DCコンバータは、転流用ダイオード33に生じる電圧降下の分だけ、いわゆる電力変換効率が悪化してしまうという問題点があった。
【0005】
そこで、かかる問題点を解決し、電力変換効率を向上し得るものとして、例えば、図4に示すような構成を有してなる同期型のDC/DCコンバータが提案されている。
この同期型DC/DCコンバータは、転流用ダイオード33と並列に接続され、順方向電圧が転流用ダイオード33よりも低い転流用のスイッチング素子(図4において「Q2」と表記)43を備えている。
そして、この同期型DC/DCコンバータは、主スイッチング素子31と転流用のスイッチング素子43を、ロジック回路(図4においては「LOG」と表記)44により交互にオン・オフさせて、コイル32の入力側を転流用のスイッチング素子43を介して接地させ、電力変換効率を向上させるようになっている。
【0006】
【発明が解決しようとする課題】
ところで、上述の後者の同期型のDC/DCコンバータでは、ロジック回路44を用いて、主スイッチング素子31と転流用のスイッチング素子43を交互にオン・オフさせているが、このロジック回路44の動作上、主スイッチング素子31と転流用のスイッチング素子43が、同時にオン状態となることを完全に避けることができない。この同期型のDC/DCコンバータにおいて、主スイッチング素子31と転流用のスイッチング素子43が、同時にオン状態となると、主スイッチング素子31の出力側の電圧Vccが、そのまま転流用のスイッチング素子43を介してアース側に流れてしまい、この2つのスイッチング素子31,43の動作が重複する短時間の間、出力電圧が瞬時零v近傍まで低下してしまうという不都合がある。
【0007】
そこで、主スイッチング素子31と転流用のスイッチング素子43が、同時にオン状態となることを防ぐために、従来は、例えば、ロジック回路44において、発振器41の動作周波数よりも高速なパルスにより、一定の遅延時間を発生させて、この遅延時間を利用して、主スイッチング素子31と転流用のスイッチング素子43が、同時にオン状態となるタイミングが生じないようなタイムシーケンスを作成するようにすることも行われている。
【0008】
しかし、このように、発振器41の動作周波数よりも高速なパルスにより、一定の遅延時間を発生させて、主スイッチング素子31と転流用のスイッチング素子43が、同時にオン状態となるタイミングが生じないようなタイムシーケンスを作成するように構成した場合には、回路の構成が複雑となり装置の高価格化を招く。また、一定の遅延時間を発生させて、主スイッチング素子31と転流用のスイッチング素子43が、同時にオン状態となるのを防止しているため、遅延時間を発生させる分だけ、回路の高速動作性に限界が生ずるという新しい問題点を有している。
【0009】
本発明は、上記実情に鑑みてなされたもので、回路の構成が比較的簡単で、かつ、高速動作が可能な同期型のDC/DCコンバータを提供することを目的とするものである。
本発明の他の目的は、主スイッチング素子と転流用スイッチング素子が同時にオン状態となることがないように両素子の動作タイミングに遅延時間を設けるようなタイムシーケンスを要するような回路を用いることなく、電力変換効率が良好で、かつ、比較的安価な同期型のDC/DCコンバータを提供することにある。
【0010】
【課題を解決するための手段】
請求項1記載の発明に係る同期型DC/DCコンバータは、入力端と出力端との間に主スイッチング素子とコイルとが直接接続されると共に、前記主スイッチング素子とコイルとの接続点とアースとの間に転流用スイッチング素子が設けられ、前記主スイッチング素子と前記転流用スイッチング素子とが交互に導通、非導通状態とされ、前記出力端に所定の直流出力電圧が得られるよう構成されてなる同期型DC/DCコンバータであって、前記主スイッチング素子と前記コイルとの接続点の電圧と、前記出力端における電圧とを分圧手段により検出して比較した結果に基づいて、前記転流用スイッチング素子の動作を制御する転流用スイッチング素子制御手段を具備してなるものである。
【0011】
特に、前記転流用スイッチング素子制御手段は、前記主スイッチング素子とコイルとの接続点における電圧を分圧する入力側分圧手段と、前記出力端における出力電圧を2つの異なる電圧に分圧する出力側分圧手段と、前記入力側分圧手段により得られた分圧電圧と前記出力側分圧手段により得られた2つの分圧電圧の内、電圧値の高い一方の分圧電圧とを比較する第1の比較器と、前記入力側分圧手段により得られた分圧電圧と前記出力側分圧手段により得られた2つの分圧電圧の内、電圧値の低い他方の分圧電圧とを比較する第2の比較器と、前記第1の比較器の出力信号によりセット状態とされる一方、前記第2の比較器の出力信号によりリセット状態とされ、出力信号が前記転流用スイッチング素子の動作制御に用いられるセット・リセットフリップフロップとを具備してなるものが好適である。
【0012】
かかる構成においては、コイルの入力側及び出力側の電圧を、それぞれ入力側分圧手段と出力側分圧手段により検出し、第1及び第2の比較器によるそれらの分圧電圧の比較結果に基づいて、セット・リセットフリップフロップを介して転流用スイッチング素子がオン・オフ制御されるように構成されている。
すなわち、主スイッチング素子がオン状態となると、コイルの入力側の分圧電圧が、コイルの出力側の分圧電圧よりも大となるように回路定数が設定されており、かつ、第1のコンパレターからは論理値Lowの信号が、第2のコンパレータからは論理値Highの信号が、それぞれ出力されるようになっている。
これにより、セット・リセットフリップフロップがリセットされて論理値Lowの信号が転流用スイッチン素子へ印加される結果、転流用のスイッチング素子は、オフ状態とされる。
一方、主スイッチング素子がオフ状態となった場合には、上述とは逆に、転流用のスイッチング素子がオン状態とされるようになっており、結局、主スイッチング素子がオン状態となるときには、転流用スイッチング素子を確実にオフ状態に、主スイッチング素子がオフ状態となるときには、転流用スイッチング素子を確実にオン状態に、それぞれ制御でき、従来と異なり、タイムシーケンスによる遅延時間を設定するような構成が必要ないので、高速動作が可能でかつ効率のよい同期型のDC/DCコンバータが提供されることとなるものである。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について、図1及び図2を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における同期型DC/DCコンバータの第1の回路構成例について図1を参照しつつ説明する。
この同期型DC/DCコンバータは、所定の直流電圧Vccが印加される主スイッチング素子(図1及び図2においては「Q1」と表記)1を備えている。ここで、主スイッチング素子1としては、NチャンネルMOS FETトランジスタが用いられている。この主スイッチング素子1の出力側には、コイル(図1及び図2においては「L1」と表記)2が直列に接続されており、このコイル2は、出力端子3を介して負荷(図1及び図2においては「LOAD」と表記)4に接続されている。
【0014】
また、コイル2の入力側には、転流用ダイオード(図1及び図2においては「D1」と表記)5のカソード側と、転流用スイッチング素子(図1及び図2においては「Q2」と表記)6の一端とが、それぞれ接続されていると共に、これら転流用ダイオード5と転流用スイッチング素子6の他端は、接地されている。
ここで、転流用スイッチング素子6としては、NチャンネルMOS FETトランジスタが用いられている。さらに、コイル2の出力側には、平滑用のコンデンサ(図1及び図2においては「C1」と表記)7の一端と、出力電圧に対応する大きさのいわゆる分圧電圧を検出するため直列に接続された第1の抵抗器(図1及び図2においては「R1」と表記)8と第2の抵抗器(図1及び図2においては「R2」と表記)9の内、第1の抵抗器8の一端が、それぞれ接続されており、これら平滑用のコンデンサ7の他端と、第2の抵抗器9の他端は、共に接地されている。
【0015】
第1の抵抗器8と第2の抵抗器9の接続点は、第1のコンパレータ10の反転入力端子に接続され、この第1のコンパレータ10の非反転入力端子には、所定の基準電圧Vsが印加されており、出力端子3における出力電圧の大きさに対応した第1及び第2の抵抗器8,9によるいわゆる分圧電圧が基準電圧Vsと比較され、その比較結果が、第2のコンパレータ13の反転入力端子へ入力されるようになっている。
第2のコンパレータ13は、その出力端子が主スイッチング素子1のゲートに接続される一方、非反転入力端子には、所定の周波数信号を出力する発振器(図1及び図2においては「OSC」と表記)12の出力段が接続されており、第2のコンパレータ13の比較結果に基づいて、主スイッチング素子1がオン・オフ制御され、出力端子3から負荷4へ所定の直流電圧が出力されるようになっている。
【0016】
ところで、上述した構成部分は、基本的には従来のものと同一であるが、この第1の回路構成例では、さらに、コイル2の入力側と出力側の電圧を検出して、転流用スイッチング素子6のオン・オフを制御する転流用スイッチング素子制御回路14を備えている。
すなわち、転流用スイッチング素子制御回路14は、コイル2の入力側の電圧を検出するため直列に接続された入力側分圧手段を構成する第3の抵抗器(図1及び図2においては「R3」と表記)15と第4の抵抗器(図1及び図2においては「R4」と表記)16を備えており、第3の抵抗器15の一端は、コイル2の入力側に接続され、第4の抵抗器16の他端が接地されている。
【0017】
そして、第3の抵抗器15と第4の抵抗器16の接続点は、第3のコンパレータ17の反転入力端子と第4のコンパレータ18の非反転入力端子に、それぞれ接続されており、コイル2の入力側の電圧に対応した分圧電圧がそれぞれ印加されるようになっている。
また、コイル2の出力側には、出力側分圧手段を構成する直列に接続された第5の抵抗器(図1及び図2においては「R5」と表記)19と、第6の抵抗器(図1及び図2においては「R6」と表記)20と、第7の抵抗器(図1及び図2においては「R7」と表記)21とが備えられており、第5の抵抗器19の一端がコイル2の出力側に接続される一方、第7の抵抗器21の他端が接地されている。
第5の抵抗器19と第6の抵抗器20の接続点は、第1の比較器としての第3のコンパレータ17の非反転入力端子に接続される一方、第6の抵抗器20と第7の抵抗器21の接続点は、第2の比較器としての第4のコンパレータ18の反転入力端子に接続されている。
【0018】
また、第3のコンパレータ17の出力端子は、公知・周知の回路構成を有してなるセット・リセットフリップフロップ(以下「RSFF」と言う)22のセット端子に接続される一方、第4のコンパレータ18の出力端子は、RSFF22のリセット端子に接続されている。 そして、RSFF22の出力端子は、転流用スイッチング素子6のゲートに接続されており、このRSFF22の出力に応じて、転流用スイッチング素子6がオン・オフ駆動されるようになっている。
【0019】
次に、上記構成における動作について図1を参照しつつ説明する。
まず、主スイッチング素子1がオンされると、コイル2の入力側のA点の電圧は、入力電圧Vccと略等しい値まで上昇する。すると、このA点の電圧は、コイル2の入力側の電圧を検出するために設けられた第3及び第4の抵抗器15,16によって分圧され、これらの第3及び第4の抵抗器15,16の接続点には、A点の電圧に対応した第3及び第4の抵抗器15,16の抵抗比によって定まる分圧電圧が生じる。
この第3及び第4の抵抗器15,16の接続点に生じた分圧電圧は、第3のコンパレータ17の反転入力端子と、第4のコンパレータ18の非反転入力端子にそれぞれ印加される。
【0020】
一方、この場合、コイル2の出力側の電圧は、先のA点における電圧に対してコイル2の電圧降下分だけ低いものとなる。
そして、このコイル2の出力側の電圧は、第5乃至第7の抵抗器19〜21により分圧され、第5及び第6の抵抗器19,20の接続点における分圧電圧が第3のコンパレータ17の非反転入力端子へ、第6及び第7の抵抗器20,21の接続点における分圧電圧が第4のコンパレータ18の反転入力端子へ、それぞれ印加されることとなる。
【0021】
ここで、先の第3及び第4の抵抗器15,16による分圧電圧が、第5及び第6の抵抗器19,20の接続点における分圧電圧よりも大となるように、これら第3及び第4の抵抗器15,16並びに第5乃至第7の抵抗器19〜21の各抵抗値が予め設定されているため、結局、上述したように分圧電圧が第3及び第4のコンパレータ17,18に印加されると、第3のコンパレータ17からは、論理値Lowに対応する出力信号が、第4のコンパレータ18からは、論理値Highに対応する出力信号が、それぞれ出力されることとなる。
【0022】
その結果、RSFF22が第4のコンパレータ18の出力信号によりリセットされ、その出力Qは、論理値Lowの状態となり、これが転流用スイッチング素子6のゲートに印加されるため、転流用スイッチング素子6はオフ状態とされることとなる。
【0023】
次に、主スイッチング素子1がオフ状態とされると、コイル2の入力側のA点の電圧は、転流用ダイオード5の順方向電圧VFに向かって下降する。一方、このコイル2の入力側のA点の電圧が順方向電圧VFに向かって下降する間に、コイル2の出力側における電圧は、コイル2の作用により入力側のA点の電圧変化とは異なり、急激に下降せずに緩慢に変化するため、第3及び第4の抵抗器15,16の接続点における分圧電圧は、第5の抵抗器19と第6の抵抗器20の接続点における分圧電圧及び第6の抵抗器20と第7の抵抗器21の接続点における分圧電圧に比して即座に低くなり、その結果、第3のコンパレータ17からは、論理値Highに対応する出力信号が、第4のコンパレータ18からは、論理値Lowに対応する出力信号が、それぞれ出力され、RSFF22の出力Qが論理値Highの状態となる。
このため、転流用スイッチング素子6は、オン状態とされ、A点の電圧は、先の順方向電圧VFより低い略接地電位に近い状態となる。
【0024】
上述したような主スイッチング素子1のオン・オフ動作に伴う動作が繰り返されることで、第1の抵抗器8と第2の抵抗器9の抵抗値の大きさで決定される出力電圧が、出力端子3から負荷4へ供給され、主スイッチング素子1がオフの間、順方向電圧VFが残ることに起因する従来のような電力変換効率の低下が確実に回避されることとなる。
なお、主スイッチング素子1のオン・オフ制御については、従来と基本的に変わるところがないので、上述の動作説明においては省略したが、ここで、概略的に説明すれば、まず、出力電圧は、第1及び第2の抵抗器8,9により分圧されたものが、第1のコンパレータ10の反転入力端子に印加され、基準電圧Vsと比較される。そして、この第1及び第2の抵抗器8,9による分圧電圧が基準電圧Vs以下の場合に、第1のコンパレータ10から論理値Highに対応する信号が出力され、これが第2のコンパレータ13において、発振器12からの信号と比較される結果、主スイッチング素子1がオン・オフ制御されるようになっている。
【0025】
なお、第3のコンパレータ17及び第4のコンパレータ18の閾値および入力範囲は、第3及び第4の抵抗器15,16並びに第5乃至第7の抵抗器19〜21の値を変えることによって適宜調整することができる。また、転流用スイッチング素子6がオン状態となるときの閾値を、入力電圧Vcc近辺に、オフ状態となるときの閾値を、グランド電圧近辺に、それぞれ設定することにより、この転流用スイッチング素子6を速やかにオン・オフすることができるタイミングを得ることができる。
【0026】
次に、第2の回路構成例について図2を参照しつつ説明する。
なお、図1に示された回路構成例と同一の構成要素については、同一の符号を付してその詳細な説明は省略し、以下、異なる点を中心に説明することとする。この第2の回路構成例における同期型DC/DCコンバータは、第1のコンパレータ10のための分圧電圧を得る抵抗器と、第3及び第4のコンパレータ17,18のための分圧電圧を得る抵抗器との共有を図り、回路の簡素化を図ったものである。
【0027】
すなわち、具体的には、コイル2の出力側において、コイル2の出力側の端部とアースとの間に、先の図1に示された回路構成例における第1及び第2の抵抗器8,9と第5乃至第7の抵抗器19〜21に代えて、第8乃至第11の抵抗器23〜26が直列接続されている。また、第8の抵抗器23と第9の抵抗器24との接続点が、第3のコンパレータ17の非反転入力端子へ、第9の抵抗器24と第10の抵抗器25との接続点が第1のコンパレータ10の反転入力端子へ、第10の抵抗器25と第11の抵抗器26との接続点が第4のコンパレータ18の反転入力端子へ、それぞれ接続されている。
【0028】
そして、これら第8乃至第11の抵抗器23〜26の各抵抗値は、図1に示された回路構成例の動作説明で説明したと同様な各コンパレータ10,17,18の動作が得られるように、それぞれ設定されたものとなっている。
したがって、回路動作としては、先の図1に示された第1の回路構成例の場合と基本的に同一であるので、ここでの再度の説明は省略することとする。
【0029】
この第2の回路構成例においては、第1のコンパレータ10と、第2のコンパレータ13と、発振器12とにより主スイッチング素子制御手段が実現され、第8乃至第11の抵抗器23〜26により出力電圧分圧手段及び主スイッチング素子制御用出力電圧分圧手段が実現されたものとなっている。
【0030】
なお、上述した本発明の実施の形態では、主スイッチング素子1及び転流用スイッチング素子6として、NチャンネルMOS FETトランジスタを用いた場合について説明したが、これに限定されるものではなく、他のMOS FETや、バイポーラ素子を用いても、また、FET素子とバイポーラ素子とを組み合わせた構成としてもよく、いずれにあっても同様の動作を得ることができる。
また、主スイッチング素子1及び転流用スイッチング素子6は、n段のFET素子を直列又は並列に接続したもの、あるいはn段のバイポーラ素子を直列又は並列に接続した構成としてもよく、その場合にあっても基本的に同様の動作を得ることができる。
【0031】
さらに、上述した本発明の実施の形態では、主スイッチング素子1とコイル2の接続点Aの電圧、及び出力電圧を検出するための分圧手段として、抵抗器を用いたが、FETのいわゆるオン抵抗を利用して分圧するような構成としても、同様な動作を得ることができる。またさらに、抵抗器とFET素子、あるいは抵抗器とバイポーラ素子とを組み合わせた分圧手段を構成するようにしても同様である。
【0032】
また、転流用スイッチング素子6を制御するための制御回路の電源は、入力電圧Vccあるいは出力電圧のいずれかから供給するように構成しても良い。
さらに、起動時は入力電圧Vccから、その後は出力電圧から供給するように切り替えるようにしても、同様の動作を得る得ることができる。
【0033】
【発明の効果】
以上説明したように、本発明によれば、転流用スイッチング素子の動作を、コイルの入力側の電圧と、出力電圧とに基づいて制御できるような構成とすることにより、従来のような特別のタイムシーケンスの作成を要するような回路を用いることなく、主スイッチング素子と転流用スイッチング素子を確実に交互にオン・オフ状態とすることができ、回路の構成が比較的簡単で、かつ、高速動作が可能な同期型のDC/DCコンバータを提供することができるものである。
【図面の簡単な説明】
【図1】本発明の実施の形態における同期型DC/DCコンバータの第1の回路構成例を示す回路図である。
【図2】本発明の実施の形態における同期型DC/DCコンバータの第2の回路構成例を示す回路図である。
【図3】従来の非同期型DC/DCコンバータの回路構成例を示す回路図である
【図4】従来の同期型DC/DCコンバータの回路構成例を示す回路図である。
【符号の説明】
1…主スイッチング素子
2…コイル
5…転流用のダイオード
6…転流用スイッチング素子
10…第1のコンパレータ
13…第2のコンパレータ
14…転流用スイッチング素子制御回路
17…第3のコンパレータ
18…第4のコンパレータ
22…RSFF
Claims (4)
- 入力端と出力端との間に主スイッチング素子とコイルとが直接接続されると共に、前記主スイッチング素子とコイルとの接続点とアースとの間に転流用スイッチング素子が設けられ、前記主スイッチング素子と前記転流用スイッチング素子とが交互に導通、非導通状態とされ、前記出力端に所定の直流出力電圧が得られるよう構成されてなる同期型DC/DCコンバータであって、
前記主スイッチング素子と前記コイルとの接続点の電圧と、前記出力端における電圧とを分圧手段により検出して比較した結果に基づいて、前記転流用スイッチング素子の動作を制御する転流用スイッチング素子制御手段を具備したことを特徴とする同期型DC/DCコンバータ。 - 前記転流用スイッチング素子制御手段は、前記主スイッチング素子とコイルとの接続点における電圧を分圧する入力側分圧手段と、
前記出力端における出力電圧を2つの異なる電圧に分圧する出力側分圧手段と、
前記入力側分圧手段により得られた分圧電圧と前記出力側分圧手段により得られた2つの分圧電圧の内、電圧値の高い一方の分圧電圧とを比較する第1の比較器と、
前記入力側分圧手段により得られた分圧電圧と前記出力側分圧手段により得られた2つの分圧電圧の内、電圧値の低い他方の分圧電圧とを比較する第2の比較器と、
前記第1の比較器の出力信号によりセット状態とされる一方、前記第2の比較器の出力信号によりリセット状態とされ、出力信号が前記転流用スイッチング素子の動作制御に用いられるセット・リセットフリップフロップとを具備してなることを特徴とする請求項1記載の同期型DC/DCコンバータ。 - 前記入力側分圧手段及び前記出力側分圧手段は、それぞれ別個に設けられた、直列接続された複数の抵抗器から構成されてなるものであることを特徴とする請求項2記載の同期型DC/DCコンバータ。
- 前記主スイッチング素子の動作を制御する主スイッチング素子制御手段と、
前記出力電圧を分圧する主スイッチング素子制御用出力電圧分圧手段とを具備し、
前記主スイッチング素子制御手段は、前記主スイッチング素子制御用出力電圧分圧手段の分圧電圧に基づいて前記主スイッチング素子の動作を制御し、
前記主スイッチング素子制御用出力電圧分圧手段は、直列接続された複数の抵抗器から構成されてなるもので、当該直列接続された複数の抵抗器は、前記出力側分圧手段を兼ねるものであることを特徴とする請求項2記載の同期型DC/DCコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36372697A JP3655993B2 (ja) | 1997-12-17 | 1997-12-17 | 同期型dc/dcコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36372697A JP3655993B2 (ja) | 1997-12-17 | 1997-12-17 | 同期型dc/dcコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11187649A JPH11187649A (ja) | 1999-07-09 |
JP3655993B2 true JP3655993B2 (ja) | 2005-06-02 |
Family
ID=18480038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36372697A Expired - Fee Related JP3655993B2 (ja) | 1997-12-17 | 1997-12-17 | 同期型dc/dcコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3655993B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001136735A (ja) * | 1999-11-02 | 2001-05-18 | Toyota Autom Loom Works Ltd | 電力変換供給方法及び電力変換供給装置並びに車両 |
JP3651781B2 (ja) * | 2001-02-22 | 2005-05-25 | 株式会社デンソー | 補助共振転流回路を用いた電力変換装置 |
JP3733128B2 (ja) | 2003-04-28 | 2006-01-11 | トレックスデバイス株式会社 | Dc/dcコンバータの制御回路 |
TWI231643B (en) | 2003-09-05 | 2005-04-21 | Shindengen Electric Mfg | Switching power supply |
JP4775000B2 (ja) * | 2006-01-20 | 2011-09-21 | 富士電機株式会社 | Dc−dcコンバータ |
-
1997
- 1997-12-17 JP JP36372697A patent/JP3655993B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11187649A (ja) | 1999-07-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100571001C (zh) | 开关调节器 | |
EP0373693B1 (en) | Generator of drive signals for transistors connected in a half-bridge configuration | |
US6556458B2 (en) | Inverter device with improved current detector | |
JP4717449B2 (ja) | スイッチング・レギュレータ回路 | |
JP2003319643A (ja) | スイッチング電源装置 | |
US8159851B2 (en) | Matrix converter | |
EP0363169A2 (en) | System for driving a brushless motor | |
JP3974449B2 (ja) | 電源装置 | |
US6377008B1 (en) | Motor driving device | |
JPS631039B2 (ja) | ||
JP3655993B2 (ja) | 同期型dc/dcコンバータ | |
JP2717498B2 (ja) | 双方向チョッパ・トランスコンダクタンス増幅器 | |
US6208541B1 (en) | PWM inverter apparatus | |
US6504334B2 (en) | Circuitry and method for driving a motor | |
JP4423464B2 (ja) | レベルシフト回路及び同期整流型dc/dcコンバータ及び昇降圧チョッパ型dc/dcコンバータ | |
JP2006280062A (ja) | スイッチングレギュレータを用いる半導体装置およびスイッチングレギュレータの制御方法 | |
JPS5935580A (ja) | 直流電動機の速度制御装置 | |
JP4400992B2 (ja) | 駆動信号供給回路 | |
US20220173734A1 (en) | Drive circuit and drive system | |
JPH1118419A (ja) | Dc/dcコンバータ | |
JPH09261950A (ja) | パルス制御回路及び同期整流回路 | |
JP2852122B2 (ja) | モノマルチバイブレータ | |
JPH1155851A (ja) | Dc−acインバータ | |
JP2007236043A (ja) | 直流モータ制御回路 | |
JPH1169842A (ja) | 駆動回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050125 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050222 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050307 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130311 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130311 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140311 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |