JPS59148427A - サイリスタ模擬回路 - Google Patents
サイリスタ模擬回路Info
- Publication number
- JPS59148427A JPS59148427A JP58022270A JP2227083A JPS59148427A JP S59148427 A JPS59148427 A JP S59148427A JP 58022270 A JP58022270 A JP 58022270A JP 2227083 A JP2227083 A JP 2227083A JP S59148427 A JPS59148427 A JP S59148427A
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- Japan
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- circuit
- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/795—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors
- H03K17/7955—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors using phototransistors
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、サイリスタの特性を模擬するすオリスフ模擬
回路に関するものである。
回路に関するものである。
一般に、サイリスタを用いた整流回路、或いはインバー
タの実験は、そのサイリスタが実際に用いられる電力系
統より数分の１の低い電圧で行うのが実情である。しか
し、実際の電力系統より低い電圧でサイリスタを試駆す
ると、実際の場合より、 （イ） １１Ｆｌ力向電圧降下が大きくなる。
タの実験は、そのサイリスタが実際に用いられる電力系
統より数分の１の低い電圧で行うのが実情である。しか
し、実際の電力系統より低い電圧でサイリスタを試駆す
ると、実際の場合より、 （イ） １１Ｆｌ力向電圧降下が大きくなる。
（ロ） スイッチング速度が遅くなる。
（ハ） 一定値以下の電流では素子のＯＮ状態を維持す
ることができなくなる。
ることができなくなる。
等の問題がある。又、多くのサイリスタを実験するには
それだけの数の素子を用意しなければならないが、多く
の素子を用意するこをは面倒である。
それだけの数の素子を用意しなければならないが、多く
の素子を用意するこをは面倒である。
本発明はこれらの点を鑑みてなされたもので、電子回路
により実際に用いら、れる場合と等価になるように各種
のせイリスタの特性を模擬し、もつで低い重圧で試験し
ても実際の電力系統で用いられるのと同等の特性で試験
することができるサイリスタ模擬回路を簡Ｑ’＋な構成
によって実現したもので゛ある。本発明によれば、各種
のサイリスタを用いた移流回路、或いはインバータの実
馳を行う場合に用いて好適である。
により実際に用いら、れる場合と等価になるように各種
のせイリスタの特性を模擬し、もつで低い重圧で試験し
ても実際の電力系統で用いられるのと同等の特性で試験
することができるサイリスタ模擬回路を簡Ｑ’＋な構成
によって実現したもので゛ある。本発明によれば、各種
のサイリスタを用いた移流回路、或いはインバータの実
馳を行う場合に用いて好適である。
第１図はサイリスタを用いた移流回路におけるサイリス
タの特性を説明するための図である。図においで、ＳＣ
Ｒはサイリスタ（以下、単にＳＣＲと記す）で、この素
子はアノード電極Ａ、カソード電極に、及びゲート電極
Ｇを有する。Ｃは交流電圧、ｊは負荷回路ＬＯに流れる
整流電流を示すものである。周知のように、ＳＣＲはア
ノード電極Ａの電位がカソード電極のそれより高いとき
にゲート７［！ｉＧにパルスを印加すると導通し、Ａ−
に電極間の電位量系が逆転するとＯＦＦになる↓これに
より交流電圧Ｃは整流され、その整流電流ｉが負荷回路
ＬＯに供給される。導通状態にあるＳＣＨにゲートパル
スを加えても、その導通状態は変化しない。本発明はこ
のようなＳＣＲの特性を模擬したもので、その実施例を
第２図に示す。
タの特性を説明するための図である。図においで、ＳＣ
Ｒはサイリスタ（以下、単にＳＣＲと記す）で、この素
子はアノード電極Ａ、カソード電極に、及びゲート電極
Ｇを有する。Ｃは交流電圧、ｊは負荷回路ＬＯに流れる
整流電流を示すものである。周知のように、ＳＣＲはア
ノード電極Ａの電位がカソード電極のそれより高いとき
にゲート７［！ｉＧにパルスを印加すると導通し、Ａ−
に電極間の電位量系が逆転するとＯＦＦになる↓これに
より交流電圧Ｃは整流され、その整流電流ｉが負荷回路
ＬＯに供給される。導通状態にあるＳＣＨにゲートパル
スを加えても、その導通状態は変化しない。本発明はこ
のようなＳＣＲの特性を模擬したもので、その実施例を
第２図に示す。
第２図において、ＡはＳＣＨのアノード電極、Ｋはカソ
ード電極、ＧはゲートＫｍに相当する端子をそれぞれ示
すものである。本発明に係る模擬回路によってＳＣＲを
用いる回路の試験をする場合、Ａ −Ｋ ＮｐＩ子間に
第３図（イ）に示す交流電圧ｅが加えられる。そうする
と半サイクルの間Ａ−に端子間電圧は正となり、この正
となる半波の電圧ｅは電圧検出差動アンプＡ１で検出さ
れ、その検出電圧はコンパレータＣ０ＰＩに加えられ°
る。
ード電極、ＧはゲートＫｍに相当する端子をそれぞれ示
すものである。本発明に係る模擬回路によってＳＣＲを
用いる回路の試験をする場合、Ａ −Ｋ ＮｐＩ子間に
第３図（イ）に示す交流電圧ｅが加えられる。そうする
と半サイクルの間Ａ−に端子間電圧は正となり、この正
となる半波の電圧ｅは電圧検出差動アンプＡ１で検出さ
れ、その検出電圧はコンパレータＣ０ＰＩに加えられ°
る。
コンパレータＣ０ＰＩは第３図（ハ）に示す如くの重圧
Ｖを出力し、この電圧信号Ｖはアントゲ−）ＡＧＩに加
えられる。ゲート端子Ｇは分離された一対の端子Ｇｌ、
Ｇ２よりなる。ゲート端子Ｇ１ 、Ｇ２に加えられたゲ
ートパルスはフォトカブラＰＨＩ、ＰＨ２に加えられる
。フォトカブラＰＨ１の出力はインバータＩＶＩを介し
てアントゲ−）ＡＧＩに加えられ、またＰＨ２の出力は
インバータＩＶ２を介してオアー、ゲートＯＲに加えろ
れる。ＳＣＲの特性を模擬するとき、ゲート端子Ｇ２は
Ｌ″゛のレベルの信号が加えられるようになっている。
Ｖを出力し、この電圧信号Ｖはアントゲ−）ＡＧＩに加
えられる。ゲート端子Ｇは分離された一対の端子Ｇｌ、
Ｇ２よりなる。ゲート端子Ｇ１ 、Ｇ２に加えられたゲ
ートパルスはフォトカブラＰＨＩ、ＰＨ２に加えられる
。フォトカブラＰＨ１の出力はインバータＩＶＩを介し
てアントゲ−）ＡＧＩに加えられ、またＰＨ２の出力は
インバータＩＶ２を介してオアー、ゲートＯＲに加えろ
れる。ＳＣＲの特性を模擬するとき、ゲート端子Ｇ２は
Ｌ″゛のレベルの信号が加えられるようになっている。
ＦＦはＪＫフリップ・フロップ回路（以下、単にＦＦ回
路という）で、そのクロック入力端子ＣＫにアンドゲー
トＡＧＩの出力が加えられ、Ｊｉ子には電源＋Ｖｃが加
えられている。
路という）で、そのクロック入力端子ＣＫにアンドゲー
トＡＧＩの出力が加えられ、Ｊｉ子には電源＋Ｖｃが加
えられている。
またに端子はコモンに接続され、リセット端子ＲＥＳは
オアーゲートＯＲの出力端に接続されている。
オアーゲートＯＲの出力端に接続されている。
Ａ −Ｋ ｔ＠子間の電圧が正のとき、ゲート端子Ｇ１
に第３図（ロ）に示す如＜”Ｌ”Ｃロウ）から”Ｈ”（
ハイ）となるｏＮイｇ号を加えると、このＯＮ信号はフ
ォトカブラＰＨＩ 、インバータＩＶ１及びアントゲ−
）ＡＧＩを介してＦＦ回路のクロック入力端子ＧＫに加
えられる。その結果、ＦＦ回路の出力ＱはＬ°″より”
Ｈ”レベルとなる。
に第３図（ロ）に示す如＜”Ｌ”Ｃロウ）から”Ｈ”（
ハイ）となるｏＮイｇ号を加えると、このＯＮ信号はフ
ォトカブラＰＨＩ 、インバータＩＶ１及びアントゲ−
）ＡＧＩを介してＦＦ回路のクロック入力端子ＧＫに加
えられる。その結果、ＦＦ回路の出力ＱはＬ°″より”
Ｈ”レベルとなる。
この°Ｈ”信号はインバータＩＶ３．ＩＶ４に加えられ
、” Ｌ ”レベルとなる。ＳＣＲの特性を模擬すると
き、ゲート端子Ｇ２には゛Ｌ゛ルベルの＜８号が怪えら
れているので、インバータＩＶ２の出力は゛′Ｌ″レベ
ルとなっている。Ｑｌ、Ｇ２はスイッチング用トランジ
スタ、Ｑ１’、Ｑ２’はトランジスタＱ１．Ｑ２を駆動
するトランジスタで、それらのベース電極はインバータ
ＩＶ３、ｌ■４の出力端にそれぞれ接続されている。前
記したように、インバータｔＶ３、ＩＶ４の出力は共に
゛Ｌ″レベルとなっている。この゛Ｌ°゛レベルの信号
が加えられると駆動用トランジスタＱ１′。
、” Ｌ ”レベルとなる。ＳＣＲの特性を模擬すると
き、ゲート端子Ｇ２には゛Ｌ゛ルベルの＜８号が怪えら
れているので、インバータＩＶ２の出力は゛′Ｌ″レベ
ルとなっている。Ｑｌ、Ｇ２はスイッチング用トランジ
スタ、Ｑ１’、Ｑ２’はトランジスタＱ１．Ｑ２を駆動
するトランジスタで、それらのベース電極はインバータ
ＩＶ３、ｌ■４の出力端にそれぞれ接続されている。前
記したように、インバータｔＶ３、ＩＶ４の出力は共に
゛Ｌ″レベルとなっている。この゛Ｌ°゛レベルの信号
が加えられると駆動用トランジスタＱ１′。
Ｇ２ ’は共にＯＮとなる。その結果、Ｑｌ、Ｇ２の出
力で駆動されるスイッチングトランジスタＱ１ 、Ｇ２
はＯＮになる。Ｒ１，Ｒ２はシャント抵ＬＡｆｉイで、
スイッチングトランジスタＱ１．Ｑ２の両エミッタ電極
間に向側に接続され、抵抗素子Ｒ１とＲ２の接続点はコ
モンに接続されている。このように抵抗素子Ｒ１，Ｒ２
がスイッチングトランジスタＱ１．０２間に接続される
ことにより、両トランジスタＱ１．Ｑ２が導通すると、
電流ｉがアノード端子Ａ 、 ｌ−ランジスタＱ１．抵
抗素子Ｒ１゜Ｒ２及びトランジスタＱ２を介してカソー
ド端子Ｋに流れる。この電流ｊの波形はは第３図（ニ）
の如くなる。即ち、ゲート端子Ｇ１に加えられる”Ｌ″
゛から゛Ｈ゛レベルになる第３図（ロ）に示すＯＮに３
号によってトリガされ、ＳＣＲのアノード？４極Ａとカ
ソード電極Ｋに相当する端子Ａ−に間に電流ｉが流れる
。この電流は第２図に示すようなＲ，（Ｌ）よりなる負
荷回路ＬＯに整流電流ｉとして供給される。
力で駆動されるスイッチングトランジスタＱ１ 、Ｇ２
はＯＮになる。Ｒ１，Ｒ２はシャント抵ＬＡｆｉイで、
スイッチングトランジスタＱ１．Ｑ２の両エミッタ電極
間に向側に接続され、抵抗素子Ｒ１とＲ２の接続点はコ
モンに接続されている。このように抵抗素子Ｒ１，Ｒ２
がスイッチングトランジスタＱ１．０２間に接続される
ことにより、両トランジスタＱ１．Ｑ２が導通すると、
電流ｉがアノード端子Ａ 、 ｌ−ランジスタＱ１．抵
抗素子Ｒ１゜Ｒ２及びトランジスタＱ２を介してカソー
ド端子Ｋに流れる。この電流ｊの波形はは第３図（ニ）
の如くなる。即ち、ゲート端子Ｇ１に加えられる”Ｌ″
゛から゛Ｈ゛レベルになる第３図（ロ）に示すＯＮに３
号によってトリガされ、ＳＣＲのアノード？４極Ａとカ
ソード電極Ｋに相当する端子Ａ−に間に電流ｉが流れる
。この電流は第２図に示すようなＲ，（Ｌ）よりなる負
荷回路ＬＯに整流電流ｉとして供給される。
なお、端子Δ−に間が導通する条イ′１として、上述の
実施例では端子Ｋに対して端子Ａの電圧Ｃが正で、ゲー
トパルスとして第３図（ロ）に示す如くのＬ”から’
Ｈ”レベルに変化する信号を用いた場合を説明したが、
ゲート端子Ｇ１に加えるパルス１８号に°’ Ｈ”レベ
ルのものを用いれば、端子Ａ−に間の電圧が負から正に
なっても同様に端子Ａ−に間は導通する。端子Ａ−に間
が導通すると抵抗素子Ｒ１，Ｒ２には電流ｊに対ＩＩ色
シた電圧降下が生じる。この電圧降下は電流検出差動ア
ンプＡ３で検出されたのち、コンパレータＣ０Ｐ２に加
えられる。電流ｉが零になるとコンパレータｃｏｐ２は
それを検出し、Ｃ０Ｐ２は第３図（ホ）に示すパルス１
１号Ｉを出力する。このパルス信号■はオアーゲートＯ
Ｒを介して回路をリセットするリセット信号としてＦＦ
回路の端子ＲＥＳに加えられる。ＦＦ回路のＱ信号波形
を第３図（へ）に示す。ＦＦ回路のＱ信号が“Ｈ”レベ
ルにあり、端子Ａ−に間が導通状態にあるとき、端子Ｇ
１に” Ｈ”より゛Ｌ°°レベルになるトリガを怪えて
もＦＦ回路の状態は反転せず、Ｑ出力は” Ｈ”レベル
を維持したままとなる。
実施例では端子Ｋに対して端子Ａの電圧Ｃが正で、ゲー
トパルスとして第３図（ロ）に示す如くのＬ”から’
Ｈ”レベルに変化する信号を用いた場合を説明したが、
ゲート端子Ｇ１に加えるパルス１８号に°’ Ｈ”レベ
ルのものを用いれば、端子Ａ−に間の電圧が負から正に
なっても同様に端子Ａ−に間は導通する。端子Ａ−に間
が導通すると抵抗素子Ｒ１，Ｒ２には電流ｊに対ＩＩ色
シた電圧降下が生じる。この電圧降下は電流検出差動ア
ンプＡ３で検出されたのち、コンパレータＣ０Ｐ２に加
えられる。電流ｉが零になるとコンパレータｃｏｐ２は
それを検出し、Ｃ０Ｐ２は第３図（ホ）に示すパルス１
１号Ｉを出力する。このパルス信号■はオアーゲートＯ
Ｒを介して回路をリセットするリセット信号としてＦＦ
回路の端子ＲＥＳに加えられる。ＦＦ回路のＱ信号波形
を第３図（へ）に示す。ＦＦ回路のＱ信号が“Ｈ”レベ
ルにあり、端子Ａ−に間が導通状態にあるとき、端子Ｇ
１に” Ｈ”より゛Ｌ°°レベルになるトリガを怪えて
もＦＦ回路の状態は反転せず、Ｑ出力は” Ｈ”レベル
を維持したままとなる。
」二連はサイリスタＳＣＲの特性を模擬した場合の実施
例であるが、本発明の回路はゲート ターン オフ サ
イリスタＧＴＯの特性も模擬することができる。これを
説明すると次の如くなる。なお、この場合ゲート端子Ｇ
１に加えられるＯＮ信号により、端子Ａ−に間は導通状
態にあるものとする。この状態のとき、ゲート端子Ｇ２
に第３図（ト）に示す＋１ Ｌ ＩＩより゛Ｈ゛レベル
になる信号を加えると、オアーゲートＯＲに゛Ｈ゛ルベ
ルが加わり、このオアゲートＯＲが出力するＨ”レベル
の信号によりＦＦ回路がリセットされる。その結果、ト
ランジスタＱ１．．Ｑ２、Ｑｌ、Ｑ２がＯＦＦになり、
端子Ａ−に間は不導通になる。ゲート端子Ｇ２に加えら
れる信号レベ・ルをＨ’″より“Ｌ′”にすると、ＦＦ
回路を含む回路のリセット１人を塵は端子Ｇ１が’ Ｉ
Ｉ ”レベルで、端子・Ａの電圧が端子■（にり４して
正であれば解除され、トランジスタＱ１ ．Ｑ２’、Ｑ
ｌ、０２は共にＯＮになり、端子Ａ−に間にｆｆ１３図
（ヂ）に示す電流ｉが流れる。第３図（チ）に示す電流
ｊの波形は明らかにＧＴＯの特性を模擬したものとなる
。
例であるが、本発明の回路はゲート ターン オフ サ
イリスタＧＴＯの特性も模擬することができる。これを
説明すると次の如くなる。なお、この場合ゲート端子Ｇ
１に加えられるＯＮ信号により、端子Ａ−に間は導通状
態にあるものとする。この状態のとき、ゲート端子Ｇ２
に第３図（ト）に示す＋１ Ｌ ＩＩより゛Ｈ゛レベル
になる信号を加えると、オアーゲートＯＲに゛Ｈ゛ルベ
ルが加わり、このオアゲートＯＲが出力するＨ”レベル
の信号によりＦＦ回路がリセットされる。その結果、ト
ランジスタＱ１．．Ｑ２、Ｑｌ、Ｑ２がＯＦＦになり、
端子Ａ−に間は不導通になる。ゲート端子Ｇ２に加えら
れる信号レベ・ルをＨ’″より“Ｌ′”にすると、ＦＦ
回路を含む回路のリセット１人を塵は端子Ｇ１が’ Ｉ
Ｉ ”レベルで、端子・Ａの電圧が端子■（にり４して
正であれば解除され、トランジスタＱ１ ．Ｑ２’、Ｑ
ｌ、０２は共にＯＮになり、端子Ａ−に間にｆｆ１３図
（ヂ）に示す電流ｉが流れる。第３図（チ）に示す電流
ｊの波形は明らかにＧＴＯの特性を模擬したものとなる
。
このように、本発明においては各種サイリスタ（ＳＣＲ
及びＧＴＯ）の特性を電子回路で模擬することができる
。この模擬回路を用いて整流回路或いはインバータの実
験をすることにより、低い電圧でも実際の電力系統に用
いたＳＣＲ又はＧＴＯと同様な特性でこれを行うことが
でき、前記した（イ）〜（ハ）の欠点を除去することが
できる。
及びＧＴＯ）の特性を電子回路で模擬することができる
。この模擬回路を用いて整流回路或いはインバータの実
験をすることにより、低い電圧でも実際の電力系統に用
いたＳＣＲ又はＧＴＯと同様な特性でこれを行うことが
でき、前記した（イ）〜（ハ）の欠点を除去することが
できる。
かつ、１つの回路でＳＣＲとＧＴＯサイリスタの特性を
模擬することができ、加えて、多くのサイリスタを用い
た回路を実験する場合に本発明に係る回路を１つ用意す
ればよいので、実用にあたつて極めて便利である。
模擬することができ、加えて、多くのサイリスタを用い
た回路を実験する場合に本発明に係る回路を１つ用意す
ればよいので、実用にあたつて極めて便利である。
なお、更に本発明の実例においては
（イ） 端子Ａ−に間にスイッチングトランジスタＱ１
．Ｑ２を用いているので、ＯＮの時のｌ１ｆｌ力向電圧
降下が低い。特に、トランデスタＱ２はトランジスタの
逆ｈｆｅを使用しているため、特に電圧降下が小さい。
．Ｑ２を用いているので、ＯＮの時のｌ１ｆｌ力向電圧
降下が低い。特に、トランデスタＱ２はトランジスタの
逆ｈｆｅを使用しているため、特に電圧降下が小さい。
（ロ） ゲート端子Ｇを０１と０２の２つの端子に分離
し、かつフォトカブラＰＨＩ、ＰＨ２を用いて絶縁する
ように構成したので、ＳＣＲ、ＧＴＯの特性を模擬した
出力を得るのに適した回路を実現することができる。
し、かつフォトカブラＰＨＩ、ＰＨ２を用いて絶縁する
ように構成したので、ＳＣＲ、ＧＴＯの特性を模擬した
出力を得るのに適した回路を実現することができる。
（ハ） トランジスタＱ２がなく、Ｑｌのみでスイッチ
ングさせると、一般にＱｌのＢ−Ｅ間ｉ１聞圧が数ｖ程
度と低く、高い電圧を印加することができないが、本発
明においてはスイッチングトランジスタＱ２を付加した
ので、このＱ２のＣ−８間で高い電圧をもたすことがで
きる。
ングさせると、一般にＱｌのＢ−Ｅ間ｉ１聞圧が数ｖ程
度と低く、高い電圧を印加することができないが、本発
明においてはスイッチングトランジスタＱ２を付加した
ので、このＱ２のＣ−８間で高い電圧をもたすことがで
きる。
等の効果があるものである。
第１図はＳＣＲの特性を説明するための図、第２図は本
発明の一実施列の回路図、第３図は第２図回路の動作を
説明するための図である。 Ｇ１．Ｇ２・・・・・・ゲート端子、Ａ・・・・・・ア
ノード端子、Ｋ・・・・・・カソード端子、ＡＧＩ・・
・・・・アンドゲート、ＦＦ・・・・・・フリップ・フ
ロップ回路、Ｑｌ、Ｑ２・・・・・・スイッチングトラ
ンジスタ、Ａ１．Ｃ０Ｐ１・・・・・・電圧検出手段、
Ａ３．Ｃ０Ｐ２・・・・・・電流検出手段。
発明の一実施列の回路図、第３図は第２図回路の動作を
説明するための図である。 Ｇ１．Ｇ２・・・・・・ゲート端子、Ａ・・・・・・ア
ノード端子、Ｋ・・・・・・カソード端子、ＡＧＩ・・
・・・・アンドゲート、ＦＦ・・・・・・フリップ・フ
ロップ回路、Ｑｌ、Ｑ２・・・・・・スイッチングトラ
ンジスタ、Ａ１．Ｃ０Ｐ１・・・・・・電圧検出手段、
Ａ３．Ｃ０Ｐ２・・・・・・電流検出手段。
Claims (1)
- 【特許請求の範囲】 第１のゲート端子に加えられるパルス信号がゲート回路
を介してクロック入力端子に与えられるフリップ・フロ
ップ回路、このフリップ・フロップ回路の出力でその導
通が制御される第１及び第２のトランジス先この一対の
トランジスタのそれぞれの一方の電極間に接続された抵
抗素子、ｌ１ｔｌ記第１のトランジスタの他力の電極に
＠統さＡｔだアノード端子及び第２のトランジスタの能
力の電極に接続されたカソード端子、このアノード端子
とカソード端子間の電圧を検出しその出力で０１１記ゲ
一ト回路のゲート状態を制御する電圧検出手段、ｆｌｉ
Ｊ ＲＥ！アノード端子より前記一対のトランジスタを
介してカソード端子に流れる電流を１１４１記抵抗素子
に生じる電圧降下により検出しその出力で０１記フリツ
プ・フロップ回路をリセットさせる電流検出手段、及び
第２のゲート端子に加えられる信号で 。 前記一対のトランジスタの導通を遮断させる遮断手段を
具備したサイリスタ模擬回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022270A JPS59148427A (ja) | 1983-02-14 | 1983-02-14 | サイリスタ模擬回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022270A JPS59148427A (ja) | 1983-02-14 | 1983-02-14 | サイリスタ模擬回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59148427A true JPS59148427A (ja) | 1984-08-25 |
| JPH0261813B2 JPH0261813B2 (ja) | 1990-12-21 |
Family
ID=12078068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022270A Granted JPS59148427A (ja) | 1983-02-14 | 1983-02-14 | サイリスタ模擬回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148427A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107231A (ja) * | 1985-10-31 | 1987-05-18 | Mazda Motor Corp | エンジンの排気装置 |
| US4813232A (en) * | 1986-05-30 | 1989-03-21 | Mazda Motor Corporation | Exhaust device for internal combustion engine |
| JPH01117626A (ja) * | 1987-10-30 | 1989-05-10 | Hitachi Ltd | 電力系統シミュレータに用いられる変換器バルブの模擬回路 |
| JPH01206231A (ja) * | 1988-02-12 | 1989-08-18 | Nippon Autom:Kk | 柔軟容器のリーク検査用治具 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370332U (ja) * | 1976-11-16 | 1978-06-13 | ||
| JPS5559512U (ja) * | 1978-10-14 | 1980-04-23 |
-
1983
- 1983-02-14 JP JP58022270A patent/JPS59148427A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370332U (ja) * | 1976-11-16 | 1978-06-13 | ||
| JPS5559512U (ja) * | 1978-10-14 | 1980-04-23 |
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| JPH01206231A (ja) * | 1988-02-12 | 1989-08-18 | Nippon Autom:Kk | 柔軟容器のリーク検査用治具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0261813B2 (ja) | 1990-12-21 |
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