JPH02228217A - 突入電流制御回路 - Google Patents
突入電流制御回路Info
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- JPH02228217A JPH02228217A JP1045669A JP4566989A JPH02228217A JP H02228217 A JPH02228217 A JP H02228217A JP 1045669 A JP1045669 A JP 1045669A JP 4566989 A JP4566989 A JP 4566989A JP H02228217 A JPH02228217 A JP H02228217A
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- 230000010355 oscillation Effects 0.000 claims abstract description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- QCWQUWUCARNNRI-UHFFFAOYSA-N 3-ethyl-5,5,8,8-tetramethyl-6,7-dihydronaphthalene-2-carbaldehyde Chemical compound CC1(C)CCC(C)(C)C2=C1C=C(C=O)C(CC)=C2 QCWQUWUCARNNRI-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
電源投入時の突入電流を制御する突入電流制御回路に関
し、 電圧降下がほとんどな（消費電流がきわめて小さく、突
入電流を抑えることを目的とし、電気機器の電源供給経
路にスイッチの後に挿入接続され制御電圧に応じて該電
気機器への電流供給量を可変するトランジスタと、該ス
イッチの投入により電源を供給されクロックを発生する
クロック発振部と、該クロック発振部の出力するクロッ
クを供給されてディジタル値を歩進させる歩進回路部と
、該歩進回路部の出力するディジタル値をディジタル／
アナログ変換して該トランジスタの制御電圧を得るＯＡ
変換部とを有し、該スイッチ投入後、該電気機器への電
流供給量を徐々に増大させ突入電流の発生を抑えるよう
構成する。
し、 電圧降下がほとんどな（消費電流がきわめて小さく、突
入電流を抑えることを目的とし、電気機器の電源供給経
路にスイッチの後に挿入接続され制御電圧に応じて該電
気機器への電流供給量を可変するトランジスタと、該ス
イッチの投入により電源を供給されクロックを発生する
クロック発振部と、該クロック発振部の出力するクロッ
クを供給されてディジタル値を歩進させる歩進回路部と
、該歩進回路部の出力するディジタル値をディジタル／
アナログ変換して該トランジスタの制御電圧を得るＯＡ
変換部とを有し、該スイッチ投入後、該電気機器への電
流供給量を徐々に増大させ突入電流の発生を抑えるよう
構成する。
本発明は突入電流制御回路に関し、電源投入時の突入電
流を制御する突入電流制御回路に関する。
流を制御する突入電流制御回路に関する。
電気機器１０は一般に第８図に示す如く電源部１１と負
荷部１２とより構成され、端子１３ａ。
荷部１２とより構成され、端子１３ａ。
１３ｂより電源が供給される。第９図（Ａ）に示す如く
スイッチＳＷを投入すると、電源部１１及び負荷部１２
の有する容量成分等の影響でスイッチＳＷを流れる電流
ｉには同図（Ｂ）に示す如き突入電流ｉｏを生じる。。
スイッチＳＷを投入すると、電源部１１及び負荷部１２
の有する容量成分等の影響でスイッチＳＷを流れる電流
ｉには同図（Ｂ）に示す如き突入電流ｉｏを生じる。。
この突入電流ｉｏは電気様器１０の近傍に延在する信号
線、装置等にノイズを生じる。また複数の電気機器で同
時に突入電流１０が発生すると端子１３ａ、１３ｂに′
Ｒ源を供給しているヒｌ−ズ又はブレーカに過電流が流
れ、ヒユーズ又はブレーカが遮断されるおそれがある。
線、装置等にノイズを生じる。また複数の電気機器で同
時に突入電流１０が発生すると端子１３ａ、１３ｂに′
Ｒ源を供給しているヒｌ−ズ又はブレーカに過電流が流
れ、ヒユーズ又はブレーカが遮断されるおそれがある。
従って上記の突入電流の発生をできるだけ抑える必要が
ある。
ある。
（従来の技術）
従来、突入電流を抑える方法として第１０図に示す如く
、スイッチＳＷと電源部１１との間に抵抗Ｒを設ける方
法がある。
、スイッチＳＷと電源部１１との間に抵抗Ｒを設ける方
法がある。
この方法では第１１図（Ａ）に示すスイッチＳＷ投入時
の同図（Ｂ）に示す突入電流１０が入力電圧を抵ＪＡＲ
で割った値まで抑えることができる。
の同図（Ｂ）に示す突入電流１０が入力電圧を抵ＪＡＲ
で割った値まで抑えることができる。
しかし、電源投入後負荷部１２に流れる電流ｉにより、
同図（Ｃ）に示す電源部１１に供給される電圧■がｉｘ
Ｒだけ降下し、上記電流ｉが大なるとき特に問題になる
。
同図（Ｃ）に示す電源部１１に供給される電圧■がｉｘ
Ｒだけ降下し、上記電流ｉが大なるとき特に問題になる
。
これを解決するものとして第１２図に示す如く電源部１
１と並列にリレーコイルＲＬを設【′ｉ、１氏抗Ｒと並
列にリレーコイルの通電によって導通ずるリレースイッ
チｒｌを設ける方法がある。この場合第１３図（Ａ）に
示すスイッチＳＷ投人時の同図（Ｂ）に示す突入電流ｉ
ｏが抵抗Ｒで抑えられ、時間ｔ１経過後にリレースイッ
チｒｌが導通して抵抗Ｒの両端間が短絡され、電源部１
１に供給される電圧Ｖは同図（Ｃ）に示す如く降下がな
くなる。
１と並列にリレーコイルＲＬを設【′ｉ、１氏抗Ｒと並
列にリレーコイルの通電によって導通ずるリレースイッ
チｒｌを設ける方法がある。この場合第１３図（Ａ）に
示すスイッチＳＷ投人時の同図（Ｂ）に示す突入電流ｉ
ｏが抵抗Ｒで抑えられ、時間ｔ１経過後にリレースイッ
チｒｌが導通して抵抗Ｒの両端間が短絡され、電源部１
１に供給される電圧Ｖは同図（Ｃ）に示す如く降下がな
くなる。
第１２図に示す回路ではスイッチＳＷ投入から時間１＋
経過後スイツチＳＷが導通している限りリレーコイルＲ
Ｌで電流が消費され、消費電流が大であるという問題が
あった。。
経過後スイツチＳＷが導通している限りリレーコイルＲ
Ｌで電流が消費され、消費電流が大であるという問題が
あった。。
本発明は上記の点に鑑みなされたもので、電圧降下がほ
とんどなく消費電流がきわめて小さく、突入電流を抑え
る突入電流制御回路を提供することを目的とする。
とんどなく消費電流がきわめて小さく、突入電流を抑え
る突入電流制御回路を提供することを目的とする。
（課題を解決するための手段）
第１図は本発明回路の原理図を示す。同図中、端子ｉａ
、１ｂには電源が供給され、端子４ａ。
、１ｂには電源が供給され、端子４ａ。
４ｂに電気機器の電源部が接続される。
トランジスタ２は電気機器の電源供給経路にスイッチＳ
Ｗの後に挿入接続され制御Ｏ電圧に応じて電気機器への
電流供給聞を可変する。
Ｗの後に挿入接続され制御Ｏ電圧に応じて電気機器への
電流供給聞を可変する。
制御部３内のクロック発振部５は、ス７ツチＳＷの投入
により電源を供給されクロックを発生する。
により電源を供給されクロックを発生する。
歩進回路部６は、クロック発振部５の出力するクロック
を供給されてディジタル値を歩進させる。
を供給されてディジタル値を歩進させる。
ＤＡ変換部７は歩進回路部６の出力するディジタル値を
ディジタル／アナログ変換してトランジスタ２の制御電
圧を得る。
ディジタル／アナログ変換してトランジスタ２の制御電
圧を得る。
本発明においては、第２図（Ａ）に示すスイッチＳＷの
没入後、電気機器への電流供給ａが歩進回路部６の出力
するディジタル値に応じて同図（Ｂ）に示す如く徐々に
増大し、突入電流の発生が抑えられる。上記電流供給聞
が増大した後のトランジスタ２の導通抵抗は略零となり
、第２図（Ｃ）に示す如くトランジスタ２での電圧降下
は無視できる。また、クロック発振部５１歩進回路部６
．Ｄ△変換部７は半導体集積化することができ、これら
の消費電流は従来のリレーコイルに比して大幅に減少す
る。。
没入後、電気機器への電流供給ａが歩進回路部６の出力
するディジタル値に応じて同図（Ｂ）に示す如く徐々に
増大し、突入電流の発生が抑えられる。上記電流供給聞
が増大した後のトランジスタ２の導通抵抗は略零となり
、第２図（Ｃ）に示す如くトランジスタ２での電圧降下
は無視できる。また、クロック発振部５１歩進回路部６
．Ｄ△変換部７は半導体集積化することができ、これら
の消費電流は従来のリレーコイルに比して大幅に減少す
る。。
〔実施例）
第３図は本発明回路の一実施例の回路構成図を示す。
同図中、端子１ａ、１ｂ大々は電圧ＶＤＤ、ＧＮＤとさ
れて、端子１ａ、Ｉｂ間より電源が供給される。端子１
ａはスイッチＳＷの一端に接続され、スイッチＳＷの他
端はｎブヤンネルの電界効果トランジスタ（ＦＥＴ）Ｔ
、、のトレイン、抵抗Ｒ。
れて、端子１ａ、Ｉｂ間より電源が供給される。端子１
ａはスイッチＳＷの一端に接続され、スイッチＳＷの他
端はｎブヤンネルの電界効果トランジスタ（ＦＥＴ）Ｔ
、、のトレイン、抵抗Ｒ。
の一端、制御部１９Ａ（７）電′ＦＡ端子１９ａ夫々に
接続されている。ＦＥＴ Ｔ、ｏのソースは端子４ａ
に接続されている。端子１ｂは制御部１９Ａの電源端子
１９ｂと端子４ｂとに接続されている。端子４ａ、４ｂ
は電気機器１０の電源部１１に接続されている。
接続されている。ＦＥＴ Ｔ、ｏのソースは端子４ａ
に接続されている。端子１ｂは制御部１９Ａの電源端子
１９ｂと端子４ｂとに接続されている。端子４ａ、４ｂ
は電気機器１０の電源部１１に接続されている。
制御部１９Ａは半導体集積化されている。制御部１９Ａ
内のクロック発振器２０はインバータ２１．２２と抵抗
２３とコンデンサ２４とより構成され、第４図（Ａ）に
示ず如くスイッチＳＷが投入されてｖｉ’？１９ａより
抵抗２５を通して制御部１９Ａ内に電源が供給されると
クロック発振器２０は同図（Ｂ）に示す如くこのクロッ
クをシフトレジスタ２６のクロック入力端子Ｃに供給【
°る。
内のクロック発振器２０はインバータ２１．２２と抵抗
２３とコンデンサ２４とより構成され、第４図（Ａ）に
示ず如くスイッチＳＷが投入されてｖｉ’？１９ａより
抵抗２５を通して制御部１９Ａ内に電源が供給されると
クロック発振器２０は同図（Ｂ）に示す如くこのクロッ
クをシフトレジスタ２６のクロック入力端子Ｃに供給【
°る。
シフトレジスタ２６は抵抗２７とコンデンサ２８で構成
される遅延回路がスイッチＳｗの投入後一定時間ｔＲ後
に立上がるとリセット解除され、入来クロ°ツクによっ
てデータ入力端子りの値をシフトする。スイッヂＳＷ投
人後データ入力端子りには電源■９．（値ｖ１ｖ）が供
給されており、シフトレジスタ２６の各段の出力Ｑｏ＝
０３は第４図（Ｃ）〜（Ｆ）夫々に示す如く順次立子が
る。
される遅延回路がスイッチＳｗの投入後一定時間ｔＲ後
に立上がるとリセット解除され、入来クロ°ツクによっ
てデータ入力端子りの値をシフトする。スイッヂＳＷ投
人後データ入力端子りには電源■９．（値ｖ１ｖ）が供
給されており、シフトレジスタ２６の各段の出力Ｑｏ＝
０３は第４図（Ｃ）〜（Ｆ）夫々に示す如く順次立子が
る。
シフトレジネタ２６の出力ＱＯ−Ｑ３はＤＡ変換器３０
を構成するｐｎｐ型トランジスタＴｒ１〜’ｒ４夫々の
ベースに供給される。トランジスタ’ｒ１〜Ｔｒ４夫々
のエミッタ、コレクタ夫々は抵抗Ｒ１−Ｒ４夫々の両端
に接続され、抵抗Ｒ＋〜Ｒ４は抵抗Ｒ６と共に直列接続
され、Ｒ４の一端は接地されており、抵抗Ｒｏ、Ｒ＋の
接続点はＦＥＴ Ｔ、ｏのゲートに接続されている。
を構成するｐｎｐ型トランジスタＴｒ１〜’ｒ４夫々の
ベースに供給される。トランジスタ’ｒ１〜Ｔｒ４夫々
のエミッタ、コレクタ夫々は抵抗Ｒ１−Ｒ４夫々の両端
に接続され、抵抗Ｒ＋〜Ｒ４は抵抗Ｒ６と共に直列接続
され、Ｒ４の一端は接地されており、抵抗Ｒｏ、Ｒ＋の
接続点はＦＥＴ Ｔ、ｏのゲートに接続されている。
スイッチＳＷ投入鍔には出力Ｑｏ・”Ｑｘが全てＶ Ｑ
？であるためトランジスタ「１．〜”Ｒ４はオン状態
でありＦＥＴ Ｔｒｏのゲート電圧Ｏ７であるが、その
後出力Ｑｏ−Ｑｚが順次立上がってトランジスタ■ｒ１
〜”Ｒ４が順次オフ状態となりＦＥＴ ＴｒＯのゲー
ト電圧は順次高くなる。ＦＦＴ Ｔ、ｏのドレイン、
ソース間抵抗はゲート電圧が上４するに伴って小さくな
り、トランジスラダ［，１〜Ｔｒ４が全てオフ状態とな
ったときほとんど零となる。これによってＦＥＴ Ｔｒ
ｏのソース電流ｉは第４図（Ｇ）に示す如くなる。
？であるためトランジスタ「１．〜”Ｒ４はオン状態
でありＦＥＴ Ｔｒｏのゲート電圧Ｏ７であるが、その
後出力Ｑｏ−Ｑｚが順次立上がってトランジスタ■ｒ１
〜”Ｒ４が順次オフ状態となりＦＥＴ ＴｒＯのゲー
ト電圧は順次高くなる。ＦＦＴ Ｔ、ｏのドレイン、
ソース間抵抗はゲート電圧が上４するに伴って小さくな
り、トランジスラダ［，１〜Ｔｒ４が全てオフ状態とな
ったときほとんど零となる。これによってＦＥＴ Ｔｒ
ｏのソース電流ｉは第４図（Ｇ）に示す如くなる。
このようにスイッチＳＷ投入時にＦＥＴ ’ｒ、。
のドレイン、ソース間抵抗を大とし、その接体々にトレ
イン、ソース間抵抗を小とするため突入電流の発生を防
止でき、最終的にドレイン、ソース問抵抗はほとんど零
であるため端子４ａ、４ｂ間の電圧は端子１ａ、Ｉｂ間
の電圧に略等しい。また、１ｌＪＩＩ１１９Ａ（７）素
子（７）大部分をＣ−Ｍ ＯＳ ｌｔＭ成とすると制御
部１９Ａの消費電流はマイクロアンペアオーダーであり
消′ｆ！電流は何ら問題とならない。なお、抵抗２５は
制御部１９Ａの消費電流を制限するために設けており、
Ｃ−ＭＯ８構成の場合、制御部１９Ａの電圧変動範囲が
広いので抵抗２５があっても制御部１９Ａは問題なく動
作する。
イン、ソース間抵抗を小とするため突入電流の発生を防
止でき、最終的にドレイン、ソース問抵抗はほとんど零
であるため端子４ａ、４ｂ間の電圧は端子１ａ、Ｉｂ間
の電圧に略等しい。また、１ｌＪＩＩ１１９Ａ（７）素
子（７）大部分をＣ−Ｍ ＯＳ ｌｔＭ成とすると制御
部１９Ａの消費電流はマイクロアンペアオーダーであり
消′ｆ！電流は何ら問題とならない。なお、抵抗２５は
制御部１９Ａの消費電流を制限するために設けており、
Ｃ−ＭＯ８構成の場合、制御部１９Ａの電圧変動範囲が
広いので抵抗２５があっても制御部１９Ａは問題なく動
作する。
第５図は本発明回路の変形例の回ｒＲ構成図を示す。同
図中、スイッチＳＷと端子４ａとの間にはＦＥＴ Ｔ
、Ｔ、ｏ２が並列に設けられている。
図中、スイッチＳＷと端子４ａとの間にはＦＥＴ Ｔ
、Ｔ、ｏ２が並列に設けられている。
ｏｔ
制ｍ部１９Ｂはシフトレジスタ２６の代りにカウンタ３
１を用いている。カウンタ３１は電源が供給されるとデ
ィジタルスイッチ３２で設定された値がプリセットされ
、発振器２０よりのクロックによってカウントアツプを
行なう。カウンタ出力の最上位ビットは反転されてアン
ド回路３３に供給され、この最上位ビットがｖｌｖとな
るとカウンタ３１へのクロックの供給が停止される。カ
ウンタ３１のノＪウント値はＤＡ変換器３４でアナログ
化された後ｎｐｎ型の出力トランジスタ”ｒｌｏのベー
スに供給される。トランジスタ’ ｒｌｏはコレクタを
スイッチｓｗの他端に接続され、エミッタをＦＥ”
’ｒｏ１ ” ｒ０２のゲートに接続されている。
１を用いている。カウンタ３１は電源が供給されるとデ
ィジタルスイッチ３２で設定された値がプリセットされ
、発振器２０よりのクロックによってカウントアツプを
行なう。カウンタ出力の最上位ビットは反転されてアン
ド回路３３に供給され、この最上位ビットがｖｌｖとな
るとカウンタ３１へのクロックの供給が停止される。カ
ウンタ３１のノＪウント値はＤＡ変換器３４でアナログ
化された後ｎｐｎ型の出力トランジスタ”ｒｌｏのベー
スに供給される。トランジスタ’ ｒｌｏはコレクタを
スイッチｓｗの他端に接続され、エミッタをＦＥ”
’ｒｏ１ ” ｒ０２のゲートに接続されている。
これによってスイッチＳＷ投入後ＦＥＴＴ 、”ｒ
０２のドレイン、ソース間抵抗が徐々に小とされ突入電
流の発生を防止できる。、端子４ａ、４ｂ間電圧が端子
１ａ、Ｉｂ間の電圧に略等しく、制御部１９Ｂの消費電
流が小であることは第２図の回路と同様である。
０２のドレイン、ソース間抵抗が徐々に小とされ突入電
流の発生を防止できる。、端子４ａ、４ｂ間電圧が端子
１ａ、Ｉｂ間の電圧に略等しく、制御部１９Ｂの消費電
流が小であることは第２図の回路と同様である。
ところで、第６図に示す如く、複数の電気機器１０ａ〜
１０ｎが共通にスイッチＳＷを介して端子１ａ、１ｂか
ら電源を供給されるシステムにおいて、各電気機器１０
８〜１０ｎ夫々に第５図の突入電流制御回路を設け、各
突入電流制御回路でディジタルスイッチ３２によるプリ
セット値を異ならしめる。これによって第７図（Ａ）に
示すスイッチＳＷ投人から電気機器１０ａ〜１０ｒｌ夫
々に電流ｉ ａ −ｉ ｎ夫々が流れ込む時間ｔａ −
ｔｎを第７図（Ｂ）、（Ｃ）、（Ｄ）に示す如く異なら
しめることができ、スイッチＳＷを流れる電流ｉは同図
（Ｅ）に示す如く徐々に立上がり端子１ａ、１ｂに電源
を供給しているヒユーズ又はブレーカに過電流が流れる
ことを防止できる。また電気機器１０ａ〜１０ｂの電源
を順次投入するためのシーケンス回路を別途設ける必要
はない。
１０ｎが共通にスイッチＳＷを介して端子１ａ、１ｂか
ら電源を供給されるシステムにおいて、各電気機器１０
８〜１０ｎ夫々に第５図の突入電流制御回路を設け、各
突入電流制御回路でディジタルスイッチ３２によるプリ
セット値を異ならしめる。これによって第７図（Ａ）に
示すスイッチＳＷ投人から電気機器１０ａ〜１０ｒｌ夫
々に電流ｉ ａ −ｉ ｎ夫々が流れ込む時間ｔａ −
ｔｎを第７図（Ｂ）、（Ｃ）、（Ｄ）に示す如く異なら
しめることができ、スイッチＳＷを流れる電流ｉは同図
（Ｅ）に示す如く徐々に立上がり端子１ａ、１ｂに電源
を供給しているヒユーズ又はブレーカに過電流が流れる
ことを防止できる。また電気機器１０ａ〜１０ｂの電源
を順次投入するためのシーケンス回路を別途設ける必要
はない。
上述の如く、本発明の突入電流制御回路によれば、電圧
降下がほとんどなく、かつ消費電流がきわめて小さく、
突入電流の発生を抑えることができ、実用上きわめて有
用である。
降下がほとんどなく、かつ消費電流がきわめて小さく、
突入電流の発生を抑えることができ、実用上きわめて有
用である。
第１図は本発明回路の原理図、
第２図は第１図の動作説明用波形図、
第３図、第５図夫々は本発明回路の各実施例の回路構成
図、 第４図は第３図の動作説明用波形図、 第６図は本発明回路を適用したシステムの構成図、 第７図は第６図の動作説明用波形図、 第８図は電気機器の構成図、 第９図は第８図の動作説明用波形図、 第１０図、第１２図夫々は従来回路の回路構成図、 第１１図、第１３図夫々は第１０図、第１２図夫々の動
作説明用波形図である。 図において、 ２はトランジスタ、 ３．１９Ａ、１９Ｂは制御部、 ５はクロック発振部、 ６は歩進回路部、 ７はＤＡ変換部、 ２０はり０ツ゛り発概器、 ２６はシフトレジスタ、 ３０．３４はＯＡ変換器、 ３１はカウンタ、 ＳＷはスイッチ を小す。 ＋Ｂ） ＯＳＣ−一一制匪−−一
図、 第４図は第３図の動作説明用波形図、 第６図は本発明回路を適用したシステムの構成図、 第７図は第６図の動作説明用波形図、 第８図は電気機器の構成図、 第９図は第８図の動作説明用波形図、 第１０図、第１２図夫々は従来回路の回路構成図、 第１１図、第１３図夫々は第１０図、第１２図夫々の動
作説明用波形図である。 図において、 ２はトランジスタ、 ３．１９Ａ、１９Ｂは制御部、 ５はクロック発振部、 ６は歩進回路部、 ７はＤＡ変換部、 ２０はり０ツ゛り発概器、 ２６はシフトレジスタ、 ３０．３４はＯＡ変換器、 ３１はカウンタ、 ＳＷはスイッチ を小す。 ＋Ｂ） ＯＳＣ−一一制匪−−一
Claims (1)
- 【特許請求の範囲】 電気機器の電源供給経路にスイッチ（ＳＷ）の後に挿
入接続され制御電圧に応じて該電気機器への電流供給量
を可変するトランジスタ（２）と、該スイッチ（ＳＷ）
の投入により電源を供給されクロックを発生するクロッ
ク発振部（５）と、該クロック発振部（５）の出力する
クロックを供給されてディジタル値を歩進させる歩進回
路部（６）と、 該歩進回路部（６）の出力するディジタル値をディジタ
ル／アナログ変換して該トランジスタ（２）の制御電圧
を得るＤＡ変換部（７）とを有し、 該スイッチ（ＳＷ）投入後、該電気機器への電流供給量
を徐々に増大させ突入電流の発生を抑えることを特徴と
する突入電流制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045669A JPH02228217A (ja) | 1989-02-27 | 1989-02-27 | 突入電流制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045669A JPH02228217A (ja) | 1989-02-27 | 1989-02-27 | 突入電流制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228217A true JPH02228217A (ja) | 1990-09-11 |
Family
ID=12725795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045669A Pending JPH02228217A (ja) | 1989-02-27 | 1989-02-27 | 突入電流制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228217A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010508005A (ja) * | 2006-10-21 | 2010-03-11 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | ソフトスタートによる供給電力制御 |
| JP2010074874A (ja) * | 2008-09-16 | 2010-04-02 | Fujitsu Telecom Networks Ltd | 突入電流抑制回路 |
| US8611063B2 (en) | 2006-10-13 | 2013-12-17 | Advanced Analogic Technologies Incorporated | Current limit control with current limit detector |
| US8699195B2 (en) | 2006-10-13 | 2014-04-15 | Advanced Analogic Technologies Incorporated | System and method for detection of multiple current limits |
| JP2018196115A (ja) * | 2017-05-16 | 2018-12-06 | コンチネンタル オートモーティヴ ゲゼルシャフト ミット ベシュレンクテル ハフツングＣｏｎｔｉｎｅｎｔａｌ Ａｕｔｏｍｏｔｉｖｅ ＧｍｂＨ | 電子モジュールおよび自動車ならびにモジュールのスイッチオン過程中の入力電流を制限する方法 |
-
1989
- 1989-02-27 JP JP1045669A patent/JPH02228217A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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