JPH0388410A - ヒステリシス・コンパレータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヒステリシス・コンパレータ回路に関し、特に
半導体集積回路上に実現されるスイッチト・キャパシタ
型のヒステリシス・コンパレータ回路に関する。

〔従来の技術〕

従来、アナログ回路により構成されるヒステリシス・コ
ンパレータ回路としては、その−例として、第２図に示
されるようなオペアンプ１０および抵抗１１．１２を含
む回路が良く知られている。

第２図において、オペアンプ１０の正相入力に印加され
るコンパレータ基準電圧ＶＲＩ！Ｆは、オペアンプ１０
の出力電圧をＶ。、抵抗１１および１２の抵抗値を、そ
れぞれＲ１およびＲ２とするとすると、次式にて表わさ
れる。

ρう ここで、オペアンプｌＯの出力電圧ｖＯは、ハイレベル
時にはＶ。、ｌ・、ローレベル時にはｖｏＬの値を取る
ため、ハイレベル時およびローレベル時におけるコンパ
レート基準電圧ＶＲＥＰＨおよびＶＲＥＦＬは、それぞ
れ次式により表わされる。

Ｒ＋。

一方、端子５３からの信号人力Ｖｌｌｌｌは、オペアン
プ１０の逆相入力に人力されるため、出力電圧がｖｏＬ
からｖａｎに変化する場合には、ＶＩＮ　＜　ＶＲＥＦ
Ｌ　　・・−−−−−−（４）となり、逆に、出力電圧
がＶＯＵからＶＯＬに変化する場合には、 ＶＩＮ　＞　ＶＲＥＦＲ・−・・・・・・・・・・・・
・（５）となる。

また、信号人力ｖ４のレベルが下記（６）式の範囲にあ
る場合には、出力電圧のレベルに変化は無い ＶＲｐ：ｐ＋、≦ＶＩＮ　　≦ＶＲＥＦＩＩ　　−−（
６）上記（６）式により示される範囲は、コンパレータ
回路のヒステリシス幅に対応しており、ヒステリシス幅
ｖｔｎは、（２）および（３〉式より１次式によって表
わされる。

ｖｔｕ　　−ＶＲＥＦＲＶＲＥＦＬ 〔発明が解決しようとする課題〕 上述した従来のヒステリシス・コンパレータ回路は、ア
ナログ回路として構成されているため、スイッチト・キ
ャパシタ・フィルタをロールオフ・フィルタとして用い
、信号を１，０のデータに変換するコンパレータ回路に
おいては、スイッチド・キャパシタ・フィルタとヒステ
リシス・コンパレータ回路との間には、スイッチド・キ
ャパシタ・フィルタに含まれるクロック成分を除去する
ために、スムージング・フィルタを用いることが必要と
なる。特に、半導体集積回路上に回路を実現する場合に
は、一般に、ＲＣアクティブ、フィルタ構成とするが、
この場合、抵抗とキャパシタの占める面積が大きくなる
という欠点が介在するとともに、抵抗とキャパシタのそ
れぞれのバラツキを考慮した一ヒで、ＲＣフィルタを設
計する必要があるという設計手順上の欠点がある。

〔課題を解決するための手段〕

本発明のヒステリシス・コンパレータは、所定の信号入
力端子に直列に接続され、第１のクロックにより駆動さ
れて所定の信号の入力を制御する第１のスイッチと、正
相入力端子が接地され、逆相入力端子に信号入力される
オペアンプと、前記第１のスイッチの出力側と前記オペ
アンプの逆相入力端子との間に接続される第１のキャパ
シタと、前記オペアンプの出力端子と逆相入力端子との
間に挿入接続され、前記第１のクロックとは相互に重畳
することのない第２のクロックにより駆動されて、前記
オペアンプの入出力間を短絡・開放する第２のスイッチ
と、前記オペアンプの出力端子と所定の信号出力端子と
の間に挿入接続されるサンプル・ホールド回路と、前記
第１のスイッチの出力側と前記所定の信号出力端子との
間に、共に直列に接続される第２のキャパシタ、ならび
に第２のクロックにより駆動される第３のスイッチと、
を備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、第１、第２および第３のス
イッチ１，２および３と、第１および第２のキャパシタ
４および５と、オペアンプ６と、偶数個のインバータ７
およびフリップフロップ８を含むサンプル・ホールド回
路９と、を備えて構成される。

第１図において、第１、第２および第３のスイッチ１．
２および３と、第１のキャパシタ４と、オペアンプ６と
は、コンパレータ回路を形成しており、第１のスイッチ
１を駆動する第１のクロック１０１およびフリップフロ
ップ８を駆動する第１のクロックに対応する逆クロック
１０３は、第２および第３のスイッチ２および３を駆動
する第２のクロック１０２とは、相互にタイミングが重
畳しないようにスリットが設けられている。

今、端子５１に入力される電圧をｖ１６、端子５２に出
力される電圧をｖｏ、オペアンプ正相入力端子の接地電
圧をＶＡＧとすると、第２のクロック１０２により第２
および第３のスイッチ２．３が閉路した場合には、オペ
アンプ６の逆相入力端子と出力端子とが短絡されて、オ
ペアンプ６はボルテージ・フォロワ回路となり、逆相入
力電圧は、正相入力電圧すなわち接地電圧ＶＡＧと等し
くなるように動作する。また、同時に、第１および第２
のキャパシタ４，５が接続されるため、第１および第２
のキャパシタ４，５の中間の電圧ｖ１φ２は、第１およ
び第２のキャパシタ４および５の容量値を、それぞれＣ
ｔおよびＣ２とすると、次式にて与えられる。

２ Ｖｌ（Ｐ２”’　　　　　　（ＶＯＶＡｅ）−−（８）
Ｃ１＋Ｃ２ 次に、第１のクロック１０１により第１のスイッチｌが
閉路した場合には、キャパシタの電極電圧ｖ１φ１は、
次式で表わされる。

ｖ、φ１−ＶＩＮ・・・・・・・・・・−・・・・・・
・・−・・・・・・・（９）この時、第１のキャパシタ
４に蓄えられている電荷は保存されるため、オペアンプ
６の逆相入力端子の電圧Ｖ−φ□は、次式により得られ
る。

ＣＩ（Ｖ１φｔ　　Ｖ４ｔ）　＝Ｃ１−Ｖｔ　２−（１
０）故に、 ■−φ□−ｖ１φ□−ｖ１φ２・・−・・・・・・・・
・・・・・・・（１１）上式におけるＶ−φ１が、 Ｖ−φ□＞ＶＡＧ・・−・・・・−・・・・・・・・・
・・・−・・・・・・（１２）の時には、オペアンプ６
の出力は、ローレベルとなり、サンプル・ホールド回路
９の出力電圧Ｖ。もローレベル電圧ｖｏＬとなる。従っ
て、サンプル・ホールド回路９の出力電圧ｖｏがＶＯＯ
からＶＯＬに変るために必要な信号入力端子をＶＩＮ）
ｌとすれば、（８）、　（９）、　（ｌ　ｌ　）および
（１２）式より、次式が得られる。

ｒ＋ 故に、ヒステリシス・コンパレータの出力電圧がｖａｎ
からｖｏＬに変るために必要な信号入力電圧ＶＩＮＨは
、次式により求められる。

次に、 Ｖ−φｌ＜ＶＡＧ・−・・・−・・・・・・・・・・−
・・・・・−・・・・・・・（ｉ５）の時には、オペア
ンプ６の出力は、ハイレベルとなり、サンプル・ホール
ド回路９の出力電圧もハイレベルの電圧Ｖ。Ｒとなる。

従って、サンプル・ホールド回路９の出力電圧ｖｏがＶ
。ＬからＶ。ｌｌに変わるために必要な信号入力電圧を
ＶＩＮＬとすれば、上記（１３〉式の場合と同様に、上
記（８）、　（９）、　（１１）および（１５）より、 ｒ、。

故に、ヒステリシス・コンパレータの出力電圧がＶ。Ｌ
からＶＯＨに変るために必要な信号入力電圧ＶＩＮＬは
、次式により求められる。

Ｃ，。

なお、（１４）式および（１７）式における、出力電圧
のローレベル電圧Ｖ。Ｌおよびハイレベル電圧Ｖ。Ｒに
ついては、 ＶＯＲ＞Ｖｏｔ・・・・・・・・・・・・・・・・・・
・・・・・・・・・（１８）の関係があり、上記の（１
４）、（１７）の両式においては、サンプル・ホールド
回路９により、（１４〉式における出力電圧Ｖ。はＶＯ
Ｕに、（１７〉式における出力電圧ｖｏはＶＯｔに、そ
れぞれ、その前の時点における入力信号レベルの情報が
ホールドされている。

上記の（１４）式および（１７）式より、ヒステリシス
−コンパレータの出力電圧が変化しない信号入力電圧Ｖ
ＩＮＲＹのレベル範囲は、次式により与えられ■０ る。

Ｃつ ・・・・・・・・・・・・（１９） 従って、水災絶倒におけるヒステリシス幅ＶＴＩ＋は、 ２ ［ＶＡ、＋　　　　　（ＶＯＬ　　　ＶＡＧ）　］Ｃ，
＋Ｃ２ ２ ゜１＋。２′（“ｏｎ　　Ｖｏｔ）−−−−−（２０）
として求められる。

以上により、サンプル−ホールド回路９の入１１１力間
の位相関係は、第１のクロック１．０１により、入出力
が同相にてホールドされていればよいことが分る。すな
わち、入力端子５１と出力端子５２との間の位相関係が
１度逆相になっていることが必要である。この位相関係
は、第２図に示される従来回路の場合と同様である。

ここで、（７）式に示される従来回路におけるヒステリ
シス幅を、（２０〉式に示される本発明のヒステリシス
幅に対応させると、第２図における抵抗１１および１２
を、それぞれ第を図における第１のキャパシタ４および
第２のキャパシタ５に置換することにより対応づけされ
ることが分る。すなわち、従来回路における抵抗の代替
として、キャパシター用いることにより、ヒステリシス
・コンパレータが実現される。

〔発明の効果〕

以上、詳細に説明しだように、本発明は、ヒステリシス
・コンパレータ回路を、スイッチト・キャパシタ型のヒ
ステリシス・コンパレータ回路として半導体集積回路上
に構成することにより、スイッチト・キャパシターフィ
ルタをロール・オフ・フィルタとして用い、データ復調
等を行う場合においても、スムージング・フィルタの使
用が不要となり、半導体集積回路のチップ−サイズの拡
大、ならびに設計手順上の欠点を排除することができる
という効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は、
従来例のブロック図である。 図において、１・・・・・・第１のスイッチ、２・・・
・・・第２のスイッチ、３・・・・・・第３のスイッチ
、４・・・・・・第１のキャパシタ、５・−・・・・第
２のキャパシタ、６゜ＩＯ・・・・・・オペアンプ、７
・・・・・−インバータ、８・・・・・フリップフロッ
プ、９−・・・・パナンブル・ホールド回路、１１，１
．２・−・・・・抵抗。

Claims (1)

1. 【特許請求の範囲】 所定の信号入力端子に直列に接続され、第１のクロック
   により駆動されて所定の信号の入力を制御する第１のス
   イッチと、 正相入力端子が接地され、逆相入力端子に信号入力され
   るオペアンプと、 前記第１のスイッチの出力側と前記オペアンプの逆相入
   力端子との間に接続される第１のキャパシタと、 前記オペアンプの出力端子と逆相入力端子との間に挿入
   接続され、前記第１のクロックとは相互に重畳すること
   のない第２のクロックにより駆動されて、前記オペアン
   プの入出力間を短絡・開放する第２のスイッチと、 前記オペアンプの出力端子と所定の信号出力端子との間
   に挿入接続されるサンプル・ホールド回路と、 前記第１のスイッチの出力側と前記所定の信号出力端子
   との間に、共に直列に接続される第２のキャパシタ、な
   らびに第２のクロックにより駆動される第３のスイッチ
   と、 を備えることを特徴とするヒステリシス・コンパレータ
   回路。