JPH0273712A - Ｅｆｍ信号用波形整形回路 - Google Patents
Ｅｆｍ信号用波形整形回路Info
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- JPH0273712A JPH0273712A JP63225454A JP22545488A JPH0273712A JP H0273712 A JPH0273712 A JP H0273712A JP 63225454 A JP63225454 A JP 63225454A JP 22545488 A JP22545488 A JP 22545488A JP H0273712 A JPH0273712 A JP H0273712A
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- 230000000295 complement effect Effects 0.000 claims description 2
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- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、ＬＳＩ化に適したＥＦＭ信号用コンパレー
タに関する。
タに関する。
「従来の技術」
ＣＤフレーヤにおいては、光ピツクアップから読出され
たＥ Ｆ Ｍ （Ｅｉｇｈｔ Ｌｏ Ｆｏｒｔｅｅｎ
Ｍｏｄｕｒａｉｔｉｏｎ）信号をデユーティ５０％のパ
ルスｌ皮に波形整形し、その後において、後段の処理を
行うようになっている。この場合、光ピツクアップが出
力するＥＦＭ信号からデユーティ５０％のパルス波を作
成する回路がＥＦＭ信号用コンパレータ（以下単にＥＦ
Ｍコンパレータという）である。
たＥ Ｆ Ｍ （Ｅｉｇｈｔ Ｌｏ Ｆｏｒｔｅｅｎ
Ｍｏｄｕｒａｉｔｉｏｎ）信号をデユーティ５０％のパ
ルスｌ皮に波形整形し、その後において、後段の処理を
行うようになっている。この場合、光ピツクアップが出
力するＥＦＭ信号からデユーティ５０％のパルス波を作
成する回路がＥＦＭ信号用コンパレータ（以下単にＥＦ
Ｍコンパレータという）である。
ここで、従来のＥＦＭコンパレータの構成を第２図にに
す。
す。
図においてｌは入力端であり、コデンサ２、インバータ
３，４を順次介して出力端５に接続されている。インバ
ータ３の出力端と接地間には抵抗７とコデンサ８とが直
列に介挿され、インバータ４の出力端と接地間には抵抗
１０とコデンサ１１とが直列に介挿されている。１２は
演算増幅器であり、その反転入力端に抵抗１０とコデン
サ１１の接続点か接続され、非反転入力端に抵抗７とコ
デンサ８の接続点が接続されている。演算増幅器１２の
出力′Ｊ：ｆｉｉは（氏抗１４を介してインバータ３の
入力端に接続されている。
３，４を順次介して出力端５に接続されている。インバ
ータ３の出力端と接地間には抵抗７とコデンサ８とが直
列に介挿され、インバータ４の出力端と接地間には抵抗
１０とコデンサ１１とが直列に介挿されている。１２は
演算増幅器であり、その反転入力端に抵抗１０とコデン
サ１１の接続点か接続され、非反転入力端に抵抗７とコ
デンサ８の接続点が接続されている。演算増幅器１２の
出力′Ｊ：ｆｉｉは（氏抗１４を介してインバータ３の
入力端に接続されている。
」−記構成によれば、光ピツクアップから出力されたＥ
ＦＭ信号は、インバータ３から矩形、皮として出力され
る。この矩形波は、ＥＦＭ信号のレベルとインバータ３
のしきい値との関係によって決まるデユーティ比を何す
る。そして、インバータ３から出力された矩形波は、抵
抗７とフデノサ８によ−・て平滑され、その東向電圧Ｖ
ａか演算増幅ａ：： ｌ ２の−Ｊ１反転入カム嘉に（
ｊ＋、給される。また、インバータ３の出力（へ号は、
インバータ４によって灰中ムされ、この反転信号か抵抗
１０とコデンサ１１によ−）てマ）４滑される。そして
、この平滑された電圧ｖｂか演算増幅器１２の反転入力
端に供給される。この川音、インバータ３の出力信号の
デユーティか５０％より太きいと電圧Ｖａかｖｂより大
となり、逆に、デユーティか５０％より小さいと電圧Ｖ
ａかｖｂより小さくなる。そして、Ｖａ＞Ｖ ｂのとき
は、演算増幅器から正の電圧か出力され、これが入力Ｅ
ＦＭ信号に重畳される。この結果、入力ＥＦＭ信号のレ
ベルか上昇し、インバータ３の出力信号のデユーティが
増加する。したがって、電圧Ｖａか上昇する。一方、電
圧Ｖａ＜Ｖｂのときは、演算増幅２Ｎ １２からは負電
圧か出力され、これにより、入力ＥＦＭ信号のレベルか
下がる。この結果、インバータ３の出力信号のデユーテ
ィか減少して電圧Ｖａか下降する。以」二のようにして
、電圧Ｖａとｖｂか等しくなるように回路が動作する。
ＦＭ信号は、インバータ３から矩形、皮として出力され
る。この矩形波は、ＥＦＭ信号のレベルとインバータ３
のしきい値との関係によって決まるデユーティ比を何す
る。そして、インバータ３から出力された矩形波は、抵
抗７とフデノサ８によ−・て平滑され、その東向電圧Ｖ
ａか演算増幅ａ：： ｌ ２の−Ｊ１反転入カム嘉に（
ｊ＋、給される。また、インバータ３の出力（へ号は、
インバータ４によって灰中ムされ、この反転信号か抵抗
１０とコデンサ１１によ−）てマ）４滑される。そして
、この平滑された電圧ｖｂか演算増幅器１２の反転入力
端に供給される。この川音、インバータ３の出力信号の
デユーティか５０％より太きいと電圧Ｖａかｖｂより大
となり、逆に、デユーティか５０％より小さいと電圧Ｖ
ａかｖｂより小さくなる。そして、Ｖａ＞Ｖ ｂのとき
は、演算増幅器から正の電圧か出力され、これが入力Ｅ
ＦＭ信号に重畳される。この結果、入力ＥＦＭ信号のレ
ベルか上昇し、インバータ３の出力信号のデユーティが
増加する。したがって、電圧Ｖａか上昇する。一方、電
圧Ｖａ＜Ｖｂのときは、演算増幅２Ｎ １２からは負電
圧か出力され、これにより、入力ＥＦＭ信号のレベルか
下がる。この結果、インバータ３の出力信号のデユーテ
ィか減少して電圧Ｖａか下降する。以」二のようにして
、電圧Ｖａとｖｂか等しくなるように回路が動作する。
この結果、出力端１５から出力されるＥＦＭ信号のデユ
ーティか５０％となる。
ーティか５０％となる。
１−発明か解決しようとする課題」
ところで、ＣＤ再生回路はＬＳＩ化されることか望まし
いか、上述した従来の回路は、演算増幅２’Ａ １２と
して汎用のオペアンプを用いていたため、図に一点鎖線
を伏した部分は外付は回路となり、ＬＳＩ化の障害とな
っていた。
いか、上述した従来の回路は、演算増幅２’Ａ １２と
して汎用のオペアンプを用いていたため、図に一点鎖線
を伏した部分は外付は回路となり、ＬＳＩ化の障害とな
っていた。
この発明は、」二連した事情に鑑みてなされたものて、
外付けのオペアンプを用いずＬＳＩ化に適したＥＦＭコ
ンパレータを提供することを目的としている。
外付けのオペアンプを用いずＬＳＩ化に適したＥＦＭコ
ンパレータを提供することを目的としている。
［−課題を解決するための手段］
この発明は、上記問題点を解決するために、入力Ｅ Ｆ
Ｍ信号に直流成分を重畳し、この重畳された信号と所
定のしきい値との比較により矩形波を作成して出力する
Ｅ Ｆ Ｍ信号用コンパレータにおいて、前記矩形波の
“１パレベル期間に対応する直流電圧を出力する第１の
直流レベル出力回路と、前記矩形波の“′Ｏ°°レベル
期間に対応する直流電圧を出力する第２の直流レベル出
力回路き、前記第１、第２の直流レベル出力回路の各出
力信号を柑袖的切り換えて出力するスイッチ手段と、前
記スイッチ手段から出力される各直流電圧の大小に応じ
た電子を出力する電圧出力手段と、この電圧出力手段の
出力電圧を平滑し前記入力ＥＦＭ信号に重畳する平滑手
段とを具備している。
Ｍ信号に直流成分を重畳し、この重畳された信号と所
定のしきい値との比較により矩形波を作成して出力する
Ｅ Ｆ Ｍ信号用コンパレータにおいて、前記矩形波の
“１パレベル期間に対応する直流電圧を出力する第１の
直流レベル出力回路と、前記矩形波の“′Ｏ°°レベル
期間に対応する直流電圧を出力する第２の直流レベル出
力回路き、前記第１、第２の直流レベル出力回路の各出
力信号を柑袖的切り換えて出力するスイッチ手段と、前
記スイッチ手段から出力される各直流電圧の大小に応じ
た電子を出力する電圧出力手段と、この電圧出力手段の
出力電圧を平滑し前記入力ＥＦＭ信号に重畳する平滑手
段とを具備している。
［−作用 １
第１、第２の直ｉＡｔレベル出力回路の出力がＥＦＭ信
号とその反転信号のデユーティに応した値となり、これ
らの値かスイッチ手段を介して平滑手段に交互に供給さ
れる。この結果、平滑手段の出力電圧は、第１、第２の
直流レベル出力回路の出力値の平均値となり、この平均
値が入力ＥＦＭ信号に重畳される。この重畳によって再
びチューティが変化し、最終的には、前記平均値は出力
ＥＦＭ信号のデユーティが５０％となるような値になる
。
号とその反転信号のデユーティに応した値となり、これ
らの値かスイッチ手段を介して平滑手段に交互に供給さ
れる。この結果、平滑手段の出力電圧は、第１、第２の
直流レベル出力回路の出力値の平均値となり、この平均
値が入力ＥＦＭ信号に重畳される。この重畳によって再
びチューティが変化し、最終的には、前記平均値は出力
ＥＦＭ信号のデユーティが５０％となるような値になる
。
「実施例」
以下図面を参照して、この発明の実施例について説明す
る。
る。
第１図は、この発明の一実施例の構成を示す回路図であ
る。なお、図において、前述の第２図の各部とχ・１応
する部分には、同一の符号を付し、その説明を省略する
。
る。なお、図において、前述の第２図の各部とχ・１応
する部分には、同一の符号を付し、その説明を省略する
。
第１図において、２０．２１は、電界効果トランジスタ
（以下ＦＥＴという）であり、各々のドレインに電圧Ｖ
ａおよびｖｂが供給されるようになっている。ＦＥＴ２
０．２１のソースは共にコンデンサ２２の一端に接続さ
れており、コンデンサ２２の他端は、インバータ２３の
入力端およびＦ ＩＥ Ｔ ２４のドレインに接続され
ている。インバータ２３の出力端は、ＦＥＴ２４のソー
スに接続されるとともにＦ Ｅ Ｔ ２５のドレインに
接続され、ＦＥ Ｔ ２５のソースはコンデンサ２６の
一端に接続されるとともに、抵抗１４の一端に接続され
ている。また、コンデンサ２６の他端は接地されている
。上記構成において、ＦＥＴ２０，２４はゲートにクロ
ック信号φが供給され、ＦＥＴ２１゜２５はゲートにク
ロック信号 が供給されるようになっている。クロック
信号 はφの反転信号であり、このため、ＦＥＴ２０．
２４とＦＥＴ２１゜２５とは相捕的にオン／オフするよ
うになっている。上記構成においては、コンデンサ８．
１１２６以外は、ＣＭ ＯＳ （ＣｏｎｐｌｅｍｅｎＬ
ａｒｙ Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ）によって構成されている。これはコンデンサ８
，１１．２６については、時定数を大きくとる関係上大
容量とする必要があるため、外付は部品となるが、他の
部分については、スイッチング素子（ＦＥＴ）、低容量
コンデンサ、およびロンツク素子であるため、Ｌ、ＳＩ
化か容易だからである。
（以下ＦＥＴという）であり、各々のドレインに電圧Ｖ
ａおよびｖｂが供給されるようになっている。ＦＥＴ２
０．２１のソースは共にコンデンサ２２の一端に接続さ
れており、コンデンサ２２の他端は、インバータ２３の
入力端およびＦ ＩＥ Ｔ ２４のドレインに接続され
ている。インバータ２３の出力端は、ＦＥＴ２４のソー
スに接続されるとともにＦ Ｅ Ｔ ２５のドレインに
接続され、ＦＥ Ｔ ２５のソースはコンデンサ２６の
一端に接続されるとともに、抵抗１４の一端に接続され
ている。また、コンデンサ２６の他端は接地されている
。上記構成において、ＦＥＴ２０，２４はゲートにクロ
ック信号φが供給され、ＦＥＴ２１゜２５はゲートにク
ロック信号 が供給されるようになっている。クロック
信号 はφの反転信号であり、このため、ＦＥＴ２０．
２４とＦＥＴ２１゜２５とは相捕的にオン／オフするよ
うになっている。上記構成においては、コンデンサ８．
１１２６以外は、ＣＭ ＯＳ （ＣｏｎｐｌｅｍｅｎＬ
ａｒｙ Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ）によって構成されている。これはコンデンサ８
，１１．２６については、時定数を大きくとる関係上大
容量とする必要があるため、外付は部品となるが、他の
部分については、スイッチング素子（ＦＥＴ）、低容量
コンデンサ、およびロンツク素子であるため、Ｌ、ＳＩ
化か容易だからである。
上記構成においてクロック信号φが°”１パレヘルのと
きは、ＦＥＴ２０，２４かオフ状態となる。
きは、ＦＥＴ２０，２４かオフ状態となる。
ＦＥＴ２４がオン状態となると、インバータ２３の入出
力端間か／ヨードされ、これにより、ＣＭＯ８の性質上
インバータ２３の入力端がスレ／ヨルドレベルとなる。
力端間か／ヨードされ、これにより、ＣＭＯ８の性質上
インバータ２３の入力端がスレ／ヨルドレベルとなる。
また、ＦＥＴ２０がオフ状態となると、コンデンサ２２
の一端には電圧Ｖａか印加される。この結果、コンデン
サ２２の一端の電位がＶａとなり、他端の電位かスレン
ヨルドレベルＶＳとなる。今、このときのコンデンサ２
２の両端電圧をＶｄとする。
の一端には電圧Ｖａか印加される。この結果、コンデン
サ２２の一端の電位がＶａとなり、他端の電位かスレン
ヨルドレベルＶＳとなる。今、このときのコンデンサ２
２の両端電圧をＶｄとする。
次に、クロック信号 か′”１パレヘルになると、ＦＥ
Ｔ２１，２５かオン状ｆ息になり、ＦＥシ］゛２０２４
がオフ状態となる。Ｆ Ｅ Ｔ ２４かオフ状態となる
と、コンデンサ２２の他端はインバータ２３の入力端に
のみ接続される状態となる。この場合、インバータ２３
の入力端のインピータンスは極めて高いから、コンデン
サ２２の（ｔ！！瑞はほぼオープン状態となる。また、
ＦＥＴ２１かオン状態となると、コンデンサ２２の一端
に電圧ｖｂが印加され、これにより、コンデンサ２２の
他端の電位は、電圧Ｖｄから電圧ｖｂへ低下した電位と
なる。ここで、電圧ｖｂの方が電圧Ｖａより大きければ
、コンデンサ２２の（ｔ！！ Ｏｍの電位はスレ／ヨル
ドレベルＶｓをト回り、電圧ｖｂの方が電圧Ｖａより大
きければ、コンデンサ２２の他端の電位はスレ／ヨルド
レベルＶｓを下回る。したかって、インバータ２３の出
力信号は、Ｖｂ＞Ｖａのときは、” １”信号となり、
Ｖｂ＜Ｖａのときは゛０′°信号となる。そして、クロ
ック信号 か“１ ”のときは、インバータ２３の出力
端がＦＥＴ２５を介してコンデンサ２６の一端に接続さ
れた状態となるから、コ／デサ２６には充電または放電
が行われる。いずれが行われるかは電圧Ｖａ、Ｖｂの大
小によって決まり、すなわち、Ｖｂ＞Ｖａのときは充電
が行われ、Ｖｂ＜Ｖａのときは放電が行われる。この場
合の充放電の時定数は、コンデサ２６の容量とＦＥＴ２
５のオン抵抗によって決まり、この時定数に従ってイン
バータ２３の出力信号は泪滑される。したかって、コン
テサ２６の−Ｏ：ｌａには、充電電荷と放電期間によっ
て定まる直流電圧か得られる。この直流電圧は、抵抗１
４を介して入力ＥＦＭ信号に重畳される。次に、クロッ
ク信号 か“０″°信号となると、ＦＥ Ｔ ２５がオ
フとなる。
Ｔ２１，２５かオン状ｆ息になり、ＦＥシ］゛２０２４
がオフ状態となる。Ｆ Ｅ Ｔ ２４かオフ状態となる
と、コンデンサ２２の他端はインバータ２３の入力端に
のみ接続される状態となる。この場合、インバータ２３
の入力端のインピータンスは極めて高いから、コンデン
サ２２の（ｔ！！瑞はほぼオープン状態となる。また、
ＦＥＴ２１かオン状態となると、コンデンサ２２の一端
に電圧ｖｂが印加され、これにより、コンデンサ２２の
他端の電位は、電圧Ｖｄから電圧ｖｂへ低下した電位と
なる。ここで、電圧ｖｂの方が電圧Ｖａより大きければ
、コンデンサ２２の（ｔ！！ Ｏｍの電位はスレ／ヨル
ドレベルＶｓをト回り、電圧ｖｂの方が電圧Ｖａより大
きければ、コンデンサ２２の他端の電位はスレ／ヨルド
レベルＶｓを下回る。したかって、インバータ２３の出
力信号は、Ｖｂ＞Ｖａのときは、” １”信号となり、
Ｖｂ＜Ｖａのときは゛０′°信号となる。そして、クロ
ック信号 か“１ ”のときは、インバータ２３の出力
端がＦＥＴ２５を介してコンデンサ２６の一端に接続さ
れた状態となるから、コ／デサ２６には充電または放電
が行われる。いずれが行われるかは電圧Ｖａ、Ｖｂの大
小によって決まり、すなわち、Ｖｂ＞Ｖａのときは充電
が行われ、Ｖｂ＜Ｖａのときは放電が行われる。この場
合の充放電の時定数は、コンデサ２６の容量とＦＥＴ２
５のオン抵抗によって決まり、この時定数に従ってイン
バータ２３の出力信号は泪滑される。したかって、コン
テサ２６の−Ｏ：ｌａには、充電電荷と放電期間によっ
て定まる直流電圧か得られる。この直流電圧は、抵抗１
４を介して入力ＥＦＭ信号に重畳される。次に、クロッ
ク信号 か“０″°信号となると、ＦＥ Ｔ ２５がオ
フとなる。
また、インバータ３および入力ｂ：：ｌｉｌ側のインピ
ーダンスは高いからコンデサ２６はオープン状態となる
。この結果、ＦＥＴ２５かオフとなる直前のコノデサ２
６の一端の電位ＶＣか保持される。
ーダンスは高いからコンデサ２６はオープン状態となる
。この結果、ＦＥＴ２５かオフとなる直前のコノデサ２
６の一端の電位ＶＣか保持される。
そして、Ｖｂ＞Ｖａとなっている状態が継続していると
きは、コンデンサ２６はクロック信号が“ビ′となって
いる期間に放電を行うので、インバータ３の入力端に重
畳される電位Ｖｃは下降していき、この結果、入力ＥＦ
Ｍ信号のレベルが下降する。人力ＥＦＭ信号のレベルか
下降すると、インバータ３の出力信号のデユーティが増
加し、インバータ４のデユーティか減少する。これによ
り、電圧Ｖａが上昇し、電圧ｖｂか下降していく。
きは、コンデンサ２６はクロック信号が“ビ′となって
いる期間に放電を行うので、インバータ３の入力端に重
畳される電位Ｖｃは下降していき、この結果、入力ＥＦ
Ｍ信号のレベルが下降する。人力ＥＦＭ信号のレベルか
下降すると、インバータ３の出力信号のデユーティが増
加し、インバータ４のデユーティか減少する。これによ
り、電圧Ｖａが上昇し、電圧ｖｂか下降していく。
一方、Ｖｂ＜Ｖａとなっている状態か継続すると、コン
デンサ２６にはクロック信号 か“１′となっている期
間において充電か行われるからイノハーフ３の入力端に
重畳される電位Ｖｃは上昇していき、この結県、人力Ｅ
ＦＭ信号のレベルか−ｆ−７１．する。したかって、上
記の場合と逆に、電圧Ｖ ａか下降し、電圧ｖｂか上昇
していく。
デンサ２６にはクロック信号 か“１′となっている期
間において充電か行われるからイノハーフ３の入力端に
重畳される電位Ｖｃは上昇していき、この結県、人力Ｅ
ＦＭ信号のレベルか−ｆ−７１．する。したかって、上
記の場合と逆に、電圧Ｖ ａか下降し、電圧ｖｂか上昇
していく。
以−１−の動作により、電圧Ｖａとｖｂとが等しくなる
ように回路か動作する。そして、これらの電圧Ｖ ａ
、 Ｖ ｂが等しくなったときは、電位Ｖｃがインバ
ータ３のしきい値に等しくなり、出力Ｅ ＦＭ信号のデ
ユーティが５０％となる。
ように回路か動作する。そして、これらの電圧Ｖ ａ
、 Ｖ ｂが等しくなったときは、電位Ｖｃがインバ
ータ３のしきい値に等しくなり、出力Ｅ ＦＭ信号のデ
ユーティが５０％となる。
１発明の優Ｊ県 ］
Ｖノ、１−説明したように、この発明によれば、入力Ｅ
Ｆ Ｍ信号に直流１戊分を重畳し、この重畳された信
号と所′七のしきい値との比較により矩形波を作成し、
て出１ノするＥＦＭ信号用コンパレータにおいて、１１
；１記軍形波の゛１゛°レヘル期間にχ・１応する直流
電圧を出力する第１の直１九レベル出力回路と、１）１
１記矩形波の゛０パ レベル期Ｉｉｎに対応する直流１
王を出力する第２の直流レベル出力回路と、前記第１、
第２の直流レベル出力回路の各出力信号を相浦的切り換
えて出力するスイッチ手段と、前記スイッチ手段から出
力される容置ｉＡｔ Ｔｓ圧の大小に応じた電圧を出力
する電圧出力手段と、この電圧出力手段の出力電圧を平
滑し前記入力ＥＦＭ信号に重畳する平滑手段とを具備し
たので、光ビ、クア、ブから出力されるＥＦＭ信号のデ
ユーティを５０％にすることかできるとともに、回路の
ＬＳＩ化を図ることができる。
Ｆ Ｍ信号に直流１戊分を重畳し、この重畳された信
号と所′七のしきい値との比較により矩形波を作成し、
て出１ノするＥＦＭ信号用コンパレータにおいて、１１
；１記軍形波の゛１゛°レヘル期間にχ・１応する直流
電圧を出力する第１の直１九レベル出力回路と、１）１
１記矩形波の゛０パ レベル期Ｉｉｎに対応する直流１
王を出力する第２の直流レベル出力回路と、前記第１、
第２の直流レベル出力回路の各出力信号を相浦的切り換
えて出力するスイッチ手段と、前記スイッチ手段から出
力される容置ｉＡｔ Ｔｓ圧の大小に応じた電圧を出力
する電圧出力手段と、この電圧出力手段の出力電圧を平
滑し前記入力ＥＦＭ信号に重畳する平滑手段とを具備し
たので、光ビ、クア、ブから出力されるＥＦＭ信号のデ
ユーティを５０％にすることかできるとともに、回路の
ＬＳＩ化を図ることができる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図は従来のＥＦＭフンパレータの構成を示す回路図であ
る。 ７・・・・抵抗、８・・・・・コンデンサ（以上７．８
は第１の直流レベル出力回路）、１０ ・・・抵抗、ｌ
ｌ・・・・コンデンサ（以上１０．１１は第２の直流レ
ベル出力回路）、１４・・・・・抵抗（平滑手段）２０
．２１・・・・ＦＥＴ（スイッチ手段）、２２・・コン
デンサ、２３・・・ インバータ、２４ ・ＦＥＴ（以
上２２〜２５は電圧出力手段）、２５ ・ＦＥＴ、２６
・コンデンサ（以上２５２６は 平滑手段）。 出；頭人 ヤマハ株式会社 第１図 第２図
図は従来のＥＦＭフンパレータの構成を示す回路図であ
る。 ７・・・・抵抗、８・・・・・コンデンサ（以上７．８
は第１の直流レベル出力回路）、１０ ・・・抵抗、ｌ
ｌ・・・・コンデンサ（以上１０．１１は第２の直流レ
ベル出力回路）、１４・・・・・抵抗（平滑手段）２０
．２１・・・・ＦＥＴ（スイッチ手段）、２２・・コン
デンサ、２３・・・ インバータ、２４ ・ＦＥＴ（以
上２２〜２５は電圧出力手段）、２５ ・ＦＥＴ、２６
・コンデンサ（以上２５２６は 平滑手段）。 出；頭人 ヤマハ株式会社 第１図 第２図
Claims (1)
- 入力ＥＦＭ信号に直流成分を重畳し、この重畳された信
号と所定のしきい値との比較により矩形波を作成して出
力するＥＦＭ信号用コンパレータにおいて、前記矩形波
の“１”レベル期間に対応する直流電圧を出力する第１
の直流レベル出力回路と、前記矩形波の“０”レベル期
間に対応する直流電圧を出力する第２の直流レベル出力
回路と、前記第１、第２の直流レベル出力回路の各出力
信号を相補的切り換えて出力するスイッチ手段と、前記
スイッチ手段から出力される各直流電圧の大小に応じた
電圧を出力する電圧出力手段と、この電圧出力手段の出
力電圧を平滑し前記入力ＥＦＭ信号に重畳する平滑手段
とを具備することを特徴とするＥＦＭ信号用コンパレー
タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225454A JP2650354B2 (ja) | 1988-09-08 | 1988-09-08 | Ｅｆｍ信号用波形整形回路 |
| US07/403,826 US5025173A (en) | 1988-09-08 | 1989-09-07 | EFM-signal comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225454A JP2650354B2 (ja) | 1988-09-08 | 1988-09-08 | Ｅｆｍ信号用波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0273712A true JPH0273712A (ja) | 1990-03-13 |
| JP2650354B2 JP2650354B2 (ja) | 1997-09-03 |
Family
ID=16829603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63225454A Expired - Fee Related JP2650354B2 (ja) | 1988-09-08 | 1988-09-08 | Ｅｆｍ信号用波形整形回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5025173A (ja) |
| JP (1) | JP2650354B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7238647B2 (ja) * | 2019-07-08 | 2023-03-14 | オムロン株式会社 | 信号処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544284A (en) * | 1978-09-25 | 1980-03-28 | Mitsubishi Electric Corp | Voltage comparison circuit |
| JPS59149416A (ja) * | 1983-02-16 | 1984-08-27 | Hitachi Ltd | 波形整形回路 |
Family Cites Families (4)
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|---|---|---|---|---|
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| US4562549A (en) * | 1981-10-14 | 1985-12-31 | Hitachi, Ltd. | Digital player using a pulse width detector |
| JPS63290046A (ja) * | 1987-05-21 | 1988-11-28 | Pioneer Electronic Corp | パルス幅ひずみ補正回路 |
-
1988
- 1988-09-08 JP JP63225454A patent/JP2650354B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-07 US US07/403,826 patent/US5025173A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544284A (en) * | 1978-09-25 | 1980-03-28 | Mitsubishi Electric Corp | Voltage comparison circuit |
| JPS59149416A (ja) * | 1983-02-16 | 1984-08-27 | Hitachi Ltd | 波形整形回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2650354B2 (ja) | 1997-09-03 |
| US5025173A (en) | 1991-06-18 |
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