JPH0119298B2 - - Google Patents

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JPH0119298B2
JPH0119298B2 JP55163607A JP16360780A JPH0119298B2 JP H0119298 B2 JPH0119298 B2 JP H0119298B2 JP 55163607 A JP55163607 A JP 55163607A JP 16360780 A JP16360780 A JP 16360780A JP H0119298 B2 JPH0119298 B2 JP H0119298B2
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JP
Japan
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circuit
clock
input
inv
input terminal
Prior art date
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JP55163607A
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English (en)
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JPS5787620A (en
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Akihiko Ito
Hisami Tanaka
Yoshihisa Takayama
Seiji Kato
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Fujitsu Ltd
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Fujitsu Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 本発明は、クロツク発生回路に関する。
クロツクとして互いに逆相の２つのクロツクを
必要とする場合がある。
例えば第１図に示す回路において必要である。
第１図はスイツチト・キヤパシターフイルタ
（Switched Capacitdr Filter）の回路の一部であ
り、入力電圧VINによりスイツチSW1がオンし
てキヤパシタCAに電荷が蓄積され、次のタイミ
ングでスイツチSW1はオフ、スイツチSW2はオン
してキヤパシタCAの電荷はオペアンプOPの帰還
経路を形成するキヤパシタCBに移る。オペアン
プの（−）端子はほぼ接地レベルで動作している
のでキヤパシタCBに蓄えられる電荷量に応じて、
出力電圧Voutがあらわれる。
このような動作をくり返すことにより、入力電
圧を例えば128kHzの周期でサンプリングした値
の積分値に相当する電圧が出力電圧としてあらわ
れる。
この回路において、スイツチSW1，SW2はそれ
ぞれCMOS（Complementary Metal Oxide
Semiconductor）回路から成り、図のそれぞれ上
側のトランジスタはＮチヤネルトランジスタ、下
側のトランジスタはＰチヤネルである。従つてク
ロツクφ1が“Ｈ”レベル（クロツク1は“Ｌ”
レベル）の時スイツチSW1がオンし、クロツク
１が“Ｈ”レベル（クロツクφ1は“Ｌ”レベル）
の時スイツチSW2がオンする。
このように互いに位相が逆のクロツクφ1，1
は第２図に示すようにインバータINV1〜INV6か
ら成る回路に基本クロツクφ0を入力することに
より得られる。
このタイミングチヤートを第３図に示す。
図に明らかなように、クロツクφ1はクロツク
φ1に対して、インバータ１段分だけ遅延する。
この遅延量は予め、クロツクφ1と1が同時に
“Ｈ”レベルとならないようには設定されている
が、インバータの製造ばらつきによりクロツク
φ1と1が同時に“Ｈ”レベル状態となつてしま
うことがある。
このような場合、第１図のスイツチSW1，SW2
は同時にオンすることになるので、余分な電荷が
キヤパシタCBに直接蓄えられることになり、正
常な積分動作が行なわれなくなる。
本発明の目的は従来のこのような欠点を解決
し、製造のばらつきがあつても同時には“Ｈ”レ
ベル状態になることのない２つのクロツクを発生
することができるような、クロツク発生回路を提
供することにある。
このような目的は、本発明によれば、単一の基
本クロツクΦ0を受け、該基本クロツクΦ0と略同
一周期の４相クロツクΦ1，1，Φ2，2を発生
するクロツク発生回路であつて、 第１の入力端子１、第２の入力端子２、出力端
子を有する論理積回路NANDと、 第１の入力端子１、第２の入力端子２、出力端
子を有する論理和回路NORと、 直列に接続された複数個のインバータによりそ
れぞれ構成される第１，２のインバータ群INV
１，２，INV６，７と、 直列に接続された奇数個のインバータによりそ
れぞれ構成される第３，４のインバータ群INV
３，４，５，INV８，９，１０とを具備し、 前記基本クロツクΦ0が前記論理積回路NAND
の第１の入力端子１及び前記論理和回路NORの
第２の入力端子４に入力され、 前記第１のインバータ群INV１，２は前記論
理積回路NANDの出力端子から入力を受け、第
１のクロツク2を出力し、 前記第３のインバータ群INV３，４，５は前
記論理積回路NANDの出力端子から入力を受け、
第２のクロツクΦ2を出力し、 前記第２のインバータ群INV６，７は前記論
理和回路NORの出力端子から入力を受け、第３
のクロツクΦ1を出力し、 前記第４のインバータ群INV８，９，１０は
前記論理和回路NORの出力端子から入力を受け、
第４のクロツク1を出力し、 前記第２のクロツクΦ2は前記論理和回路NOR
の第１の入力端子３へ直接帰還入力され、前記第
４のクロツク1は前記論理積回路NANDの第２
の入力端子へ直接帰還入力されていることを特徴
とするクロツク発生回路によつて達成される。
以下、図面を用いて本発明の一実施例を説明す
る。
第４図は本発明によるクロツク発生回路の一実
施例を示す図で、第５図はそのタイミングチヤー
トである。本実施例では、第１の論理ゲートのナ
ンドゲートNANDと、第２の論理ゲートのノア
ゲートNORおよびNANDの出力側に接続された
インバータINV1〜INV5とNORの出力側に接続
されたインバータINV6〜INV10を有する。
そしてNANDとNORの各第１入力端子１およ
び４には基本クロツクφ0が入力され、NAND出
力をINV3〜INV5を介して遅延し、かつ論理反転
したINV5の出力をNORの第２の入力端子３に、
NOR出力を同様に遅延，論理反転したINV10の
出力をNANDの第２の入力端子２に入力してい
る。
これによりINV2の出力として2，INV5の出
力としてφ2，INV7の出力としてφ1，INV10の出
力として1の各クロツクが得られる。尚、イン
バータINV1〜INV10は、各インバータの製造ば
らつきより遅延量がばらついても、φ1，φ2，1，
φ2の不要なオーバラツプが生じないように二段
および三段のように多段接続されている。このよ
うすを第５図のタイミングチヤートに示す。
基本クロツクφ0が“Ｈ”レベルに立上ると1
が“Ｈ”レベルに立上る（φ1は“Ｌ”レベルに
立下る）。これをNANDで検知し、INV3〜INV5
で遅延した後φ2が立上る。
従つてφ1とφ2は時間t1だけ隔つて状態が変化
し、“Ｈ”レベルがオーバーラツプすることはな
い。
一方、φ2が“Ｌ”レベルに立下り、φ2が“Ｌ”
レベルに立下ると、これをNORが検知し、
INV6，INV7で遅延した後φ1が“Ｈ”レベルに立
上る。従つてφ1とφ2は時間t2だけ隔たつて状態が
変化し、やはり“Ｈ”レベルがオーバーラツプす
ることはない。こうしてφ1とφ2は位相が逆でφ1
の立下りを受けてφ2は立上り、φ2の立下りを受
けてφ1が立上るのでφ1とφ2の“Ｈ”レベルは決
してオーバーラツプしない。同様に1と2が
“Ｌ”レベルの状態、φ1が“Ｈ”レベルかつ2が
“Ｌ”レベルの状態、1が“Ｌ”レベルかつφ2が
“Ｈ”レベルの状態はそれぞれ決して生じない。
従つてこのようなクロツクφ1，1，φ2，2を第
６図に示すようにSW1，SW2に入力することによ
り正しい積分動作を行なわせることができる。
【図面の簡単な説明】
第１図はスイツチト・キヤパシタ・フイルタの
回路を示す図、第２図は従来のクロツク発生回路
を示す図、第３図はそのタイミングチヤート、第
４図は本発明の一実施例を示す図、第５図はその
タイミングチヤート、第６図は本発明の適用例を
示す図である。 NAND：ナンドゲート、NOR：ノアゲート、
１，４：第１の入力端子、２，３：第２の入力端
子、INV1〜INV10：インバータ、φ0：基本クロ
ツク。

Claims (1)

  1. 【特許請求の範囲】 １ 単一の基本クロツクΦ0を受け、該基本クロ
    ツクΦ0と略同一周期の４相クロツクΦ1，1，
    Φ2，2を発生するクロツク発生回路であつて、 第１の入力端子１、第２の入力端子２、出力端
    子を有する論理積回路と、 第１の入力端子１、第２の入力端子２、出力端
    子を有する論理和回路と、 直列に接続された複数個のインバータによりそ
    れぞれ構成される第１，２のインバータ群INV
    １，２，INV６，７と、 直列に接続された奇数個のインバータによりそ
    れぞれ構成される第３，４のインバータ群INV
    ３，４，５，INV８，９，１０とを具備し、 前記基本クロツクΦ0が前記論理積回路の第１
    の入力端子１及び前記論理和回路の第２の入力端
    子４に入力され、 前記第１のインバータ群INV１，２は前記論
    理積回路の出力端子から入力を受け、第１のクロ
    ツク2を出力し、 前記第３のインバータ群INV３，４，５は前
    記論理積回路の出力端子から入力を受け、第２の
    クロツクΦ2を出力し、 前記第２のインバータ群INV６，７は前記論
    理和回路の出力端子から入力を受け、第３のクロ
    ツクΦ1を出力し、 前記第４のインバータ群INV８，９，１０は
    前記論理和回路の出力端子から入力を受け、第４
    のクロツク1を出力し、 前記第２のクロツクΦ2は前記論理和回路の第
    １の入力端子３へ直接帰還入力され、前記第４の
    クロツク1は前記論理積回路の第２の入力端子
    へ直接帰還入力されていることを特徴とするクロ
    ツク発生回路。
JP55163607A 1980-11-20 1980-11-20 Clock generating circuit Granted JPS5787620A (en)

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