JPS5890828A - トランジスタ回路 - Google Patents
トランジスタ回路Info
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- JPS5890828A JPS5890828A JP57192137A JP19213782A JPS5890828A JP S5890828 A JPS5890828 A JP S5890828A JP 57192137 A JP57192137 A JP 57192137A JP 19213782 A JP19213782 A JP 19213782A JP S5890828 A JPS5890828 A JP S5890828A
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- JP
- Japan
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- transistor
- circuit
- level
- signal
- inverting
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタ回路に関するもので、とくに絶縁
ゲート蓋電界効果トランジスタ（以下ＩＧＦｇＴと称す
）を用いた反転回路に関するものである。
ゲート蓋電界効果トランジスタ（以下ＩＧＦｇＴと称す
）を用いた反転回路に関するものである。
ＩＧＦｇＴの１１１であるＭＯ８ＦｇＴを用いた回路は
、メモリ回路から演算回路にいたるまで各種のものが発
表され製造されている。ＭＯ８ＦＥＴを用いた回路の性
能を表わすパラメータの１つに消費電力があるが、最近
のメモリ回路の中には、スタンドパイ時の消費電力が零
のものもあシ、消費電力の小さな回路、消費電力が零の
回路かいろいろと求められている。
、メモリ回路から演算回路にいたるまで各種のものが発
表され製造されている。ＭＯ８ＦＥＴを用いた回路の性
能を表わすパラメータの１つに消費電力があるが、最近
のメモリ回路の中には、スタンドパイ時の消費電力が零
のものもあシ、消費電力の小さな回路、消費電力が零の
回路かいろいろと求められている。
本発明は、非動作時の消費電力を小さく４する丸めの新
しい回路を提供するものであシ、消費電力が小さく且つ
特性の優れた回路を提供するものである。
しい回路を提供するものであシ、消費電力が小さく且つ
特性の優れた回路を提供するものである。
以下、Ｎチャンネル１１Ｍ０８）ランジスタの場合を例
にとって具体的な回路について説明を行なう。
にとって具体的な回路について説明を行なう。
第１図（ａ）は、従来よシ知られている反転回路であり
、出力φ１には入力φの反転したレベルが出る。入力φ
が低レベルであれば、トランジスタＱ１１はＯＦ Ｆ
Ｌ、負荷トランジスタＱ１２によって出力φ１は高レベ
ルとなる。このとき、φ１の高レベルは、電源電圧ＶＤ
Ｄよりトランジスタの閾値電圧（以下ＶＴＨと呼ぶ）だ
け下がったレベルとなる。入力φが高レベルであれば、
トランジスタＱｌｌはＯＮし、出力φ１は低レベルに下
がる。
、出力φ１には入力φの反転したレベルが出る。入力φ
が低レベルであれば、トランジスタＱ１１はＯＦ Ｆ
Ｌ、負荷トランジスタＱ１２によって出力φ１は高レベ
ルとなる。このとき、φ１の高レベルは、電源電圧ＶＤ
Ｄよりトランジスタの閾値電圧（以下ＶＴＨと呼ぶ）だ
け下がったレベルとなる。入力φが高レベルであれば、
トランジスタＱｌｌはＯＮし、出力φ１は低レベルに下
がる。
第１図偵）の従来回路は、出力φｌが高レベルの期間は
、トランジスタＱｌｌ、Ｑ１２に１流が流れないため電
力は消費しないが、出力φｌが低レベルの期間にはトラ
ンジスタＱｌｌ、Ｑ１２を通して電源ＶＤＤからＧＮＤ
端子に電流が流れ、電力を消費する。
、トランジスタＱｌｌ、Ｑ１２に１流が流れないため電
力は消費しないが、出力φｌが低レベルの期間にはトラ
ンジスタＱｌｌ、Ｑ１２を通して電源ＶＤＤからＧＮＤ
端子に電流が流れ、電力を消費する。
第１図（ｂ）は％第１図（息）の回路の変形であり、同
じ反転回路であるが、入力φが高レベルより低レベルに
変化したとき、出力−１はコンデン？−０１２の効果に
よ）電源ＶＤＤのレベルまで高いレベルとなる。この回
路は、プートストラップ回路と呼ばれているものである
。（ｂ）図の回路も出力−１が低レベルの際電力を消費
する。
じ反転回路であるが、入力φが高レベルより低レベルに
変化したとき、出力−１はコンデン？−０１２の効果に
よ）電源ＶＤＤのレベルまで高いレベルとなる。この回
路は、プートストラップ回路と呼ばれているものである
。（ｂ）図の回路も出力−１が低レベルの際電力を消費
する。
第２図は、反転回路２段を縦続接続した従来例である。
回路動作としては普通のものであシ、φ１にφと逆相が
、−２にφと同相の出力が出る。
、−２にφと同相の出力が出る。
この回路は、φｌ、φ２が互に逆相でメジ、どちらか一
方の低レベルとなっている側で電力を消費する。
方の低レベルとなっている側で電力を消費する。
一般に、従来のメモリ回路あるいは演算回路に。
は第２図のように複数段接続され九反転回路が含まれて
おシ、それらのどれかが電力を消費している。第１図の
ように１段の反転回路では、出力を高レベルにしておけ
ば電力を消費しないが、複数段の反転回路を含む回路に
おいて消費電力を少なくシ、できればある位相では電力
消費を零にしようとすれば特別な回路が必要となる。
おシ、それらのどれかが電力を消費している。第１図の
ように１段の反転回路では、出力を高レベルにしておけ
ば電力を消費しないが、複数段の反転回路を含む回路に
おいて消費電力を少なくシ、できればある位相では電力
消費を零にしようとすれば特別な回路が必要となる。
ｆＩＫ３図は１本発明の詳細な説明するための図である
。トランジスタＱ２１．Ｑ２２で構成する第２の反転回
路の負荷ＭＯ８Ｑ２２のゲートにタイきングφが入って
いる。タイきングφが低レベルのとき、第１の反転回路
はφ１が高レベルとなって電力は消費しない。このとき
、第２の反転回路は、トランジスタＱ２１がＯＮＫなり
、出力φ２は低レベルとなるが、Ｑ２２のゲートに低レ
ベルが入っている丸めトランジスタＱ２２は０ＦＦＬ、
電力を消費しない。すなわち、第３図の回路は。
。トランジスタＱ２１．Ｑ２２で構成する第２の反転回
路の負荷ＭＯ８Ｑ２２のゲートにタイきングφが入って
いる。タイきングφが低レベルのとき、第１の反転回路
はφ１が高レベルとなって電力は消費しない。このとき
、第２の反転回路は、トランジスタＱ２１がＯＮＫなり
、出力φ２は低レベルとなるが、Ｑ２２のゲートに低レ
ベルが入っている丸めトランジスタＱ２２は０ＦＦＬ、
電力を消費しない。すなわち、第３図の回路は。
タイミングφが世レベルで、出力φ１が高レベル、出力
φ２が低レベルのとき全く電力を消費しない。
φ２が低レベルのとき全く電力を消費しない。
したがって、メモリ回路あるいは演算回路の中で。
φ１が高レベル、−２が低レベルである期間の長い回路
にこれを用いれば、全体として消費電力は大巾に小さく
なる。
にこれを用いれば、全体として消費電力は大巾に小さく
なる。
第３図の回路は、消費電力の点では小さいが、φ２の高
レベルが電源ＶＤＤよ、９ Ｖ！Ｈ１段分下がる欠点を
有している。
レベルが電源ＶＤＤよ、９ Ｖ！Ｈ１段分下がる欠点を
有している。
第４図は、第３図の回路を１部変更し、第２の反転回路
に消費電力の少ない良さと、プートストラップ回路によ
シ出力の十分高くなる良さを入れたものである。この回
路は、トランジスタＱ２４゜Ｑ２１の入力の間に遅延回
路ＤＬを入れることによりコンデンサー０２２にチャー
ジを畜積し、プートストラップ回路として動作させてい
る。
に消費電力の少ない良さと、プートストラップ回路によ
シ出力の十分高くなる良さを入れたものである。この回
路は、トランジスタＱ２４゜Ｑ２１の入力の間に遅延回
路ＤＬを入れることによりコンデンサー０２２にチャー
ジを畜積し、プートストラップ回路として動作させてい
る。
第４図は、出力φ２の高レベルが第３図のものより改良
されてはいるが、φが高レベルになりブートストラップ
の容量が働き始める直前、Ｂ点はφよりＶＴＨ１段下が
ったレベルまでしか上っておらず、コンデンサー０２２
のチャージがや＋少ない傾向を有している。
されてはいるが、φが高レベルになりブートストラップ
の容量が働き始める直前、Ｂ点はφよりＶＴＨ１段下が
ったレベルまでしか上っておらず、コンデンサー０２２
のチャージがや＋少ない傾向を有している。
第５図は本発明の一実施例を示す図である。第４図と異
なシ、トランジスタＱ２３のゲートが電源電圧ＶＤＤに
接続され、ソースはタイミングパルスφに、ドレインは
負荷トランジスタＱ２２のゲートに接続されている。タ
イミングφが低レベルのとき、出力φ１は高レベル、出
力φ２は低ｔ、・ベル、且つ２つの反転回路は電力を全
く消費していない。タイミングφが高レベルに上るとき
、φはトランジスタＱ２３を通してＢ点（Ｑ２２のゲー
ト）のレベルを上げてゆき容量Ｃ２２をプリチャージす
る。このとき、トランジスタＱ２３はゲートを電源ＶＤ
Ｄに接続されているため、Ｂ点はφのレベルに追従し、
Ｂ点がＶＤＤより７７１１１段分下がったレベルまで上
る。タイミングφがＶＤＤよ６ｖ丁Ｈ１段分下がったレ
ベルを越えて高レベルになるとトランジスタＱ２３はＢ
点會高レベルに上げる方向にしか働かなくなる。やがて
トランジスタＱ２１が０ＦＦＬ／、φ２のレベルが上夛
始め、コンデンサー０２２’に通してＢ点のレベルが上
ると、−のレベルがＶＤＤより■ＴＨ１段分丁かつ九レ
ベル以上に上っていればトランジスタＱ２３はＯＦ Ｆ
になったままであシ、Ｂ点のチャージは逃げず、効率の
良いプートストラップ回路として働く。
なシ、トランジスタＱ２３のゲートが電源電圧ＶＤＤに
接続され、ソースはタイミングパルスφに、ドレインは
負荷トランジスタＱ２２のゲートに接続されている。タ
イミングφが低レベルのとき、出力φ１は高レベル、出
力φ２は低ｔ、・ベル、且つ２つの反転回路は電力を全
く消費していない。タイミングφが高レベルに上るとき
、φはトランジスタＱ２３を通してＢ点（Ｑ２２のゲー
ト）のレベルを上げてゆき容量Ｃ２２をプリチャージす
る。このとき、トランジスタＱ２３はゲートを電源ＶＤ
Ｄに接続されているため、Ｂ点はφのレベルに追従し、
Ｂ点がＶＤＤより７７１１１段分下がったレベルまで上
る。タイミングφがＶＤＤよ６ｖ丁Ｈ１段分下がったレ
ベルを越えて高レベルになるとトランジスタＱ２３はＢ
点會高レベルに上げる方向にしか働かなくなる。やがて
トランジスタＱ２１が０ＦＦＬ／、φ２のレベルが上夛
始め、コンデンサー０２２’に通してＢ点のレベルが上
ると、−のレベルがＶＤＤより■ＴＨ１段分丁かつ九レ
ベル以上に上っていればトランジスタＱ２３はＯＦ Ｆ
になったままであシ、Ｂ点のチャージは逃げず、効率の
良いプートストラップ回路として働く。
第５図の回路は、φ２が上がり始める初期において、Ｂ
点のレベルを十分高レベルに上げることができるため、
第２の反転回路のブートストラップ機構を十分活用でき
、さらにφが低レベルに下がったときもＱ２３を通して
Ｂ点のレベルを急ぎ低レベルにすることができ、且つ第
３図、第４図の回路の持つ消費電力の小さいという特徴
も維持している。
点のレベルを十分高レベルに上げることができるため、
第２の反転回路のブートストラップ機構を十分活用でき
、さらにφが低レベルに下がったときもＱ２３を通して
Ｂ点のレベルを急ぎ低レベルにすることができ、且つ第
３図、第４図の回路の持つ消費電力の小さいという特徴
も維持している。
例えば、メモリ回路のように一定状虐に保持している期
間が平均的に長く、選択されて動作する期間の平均的に
短い回路においては、保持時に高レベルを必要とするタ
イミングをφ１とし、保持時に低レベルを必要とするタ
イミングをφ２とすれば、保持時の消費電力を零とする
ことができる。
間が平均的に長く、選択されて動作する期間の平均的に
短い回路においては、保持時に高レベルを必要とするタ
イミングをφ１とし、保持時に低レベルを必要とするタ
イミングをφ２とすれば、保持時の消費電力を零とする
ことができる。
第５図の回路においては、タイミングφＩｔ−直接トラ
ンジスタＱ２１のゲートに接続しているが、この間に遅
延機能を有する回路を入れても良く、この場合にはＣ２
２のプリチャージがよシ確実となる。
ンジスタＱ２１のゲートに接続しているが、この間に遅
延機能を有する回路を入れても良く、この場合にはＣ２
２のプリチャージがよシ確実となる。
第６図は、本発明の別の実施例を示す図である。
タイミングφによりて、タイミングφ１．φ２゜φ３．
φ４が順次動作するようになっているが、タイミングφ
が低レベルのとｉｌこの回路全体は全く電力を消費しな
い。また、φで制御されている−２．φ４の出力もブー
トストラップによって十分高レベルになることができる
。ここでは４段の場合を例にし友が、高レベル、低レベ
ルの混在する複数段の反転回路の一般的な場合と考える
ことかで亀る。
φ４が順次動作するようになっているが、タイミングφ
が低レベルのとｉｌこの回路全体は全く電力を消費しな
い。また、φで制御されている−２．φ４の出力もブー
トストラップによって十分高レベルになることができる
。ここでは４段の場合を例にし友が、高レベル、低レベ
ルの混在する複数段の反転回路の一般的な場合と考える
ことかで亀る。
第７図は、本発明の実施例の反転回路をより一般的に表
現したものである。ゲートをタイミングφｎ−１に接続
したトランジスタＱｎｌに直列に負荷トランジスタＱｎ
２ｔ−接続し、この負荷ＭＯ８）ランジスタＱｎ２のゲ
ートに、ゲートを電源ＶＤＤに接続され九トランジスタ
Ｑｎ３を通してタイミングφｘｆ接続し、かつＱｎ２の
ゲートとソースの間に容量Ｃｎ２を接続している。φＸ
が低レベル、φｎ−１が高レベルの際は電力を消費せず
に出力φｎを低レベルとし、φＸが高レベルになるとＣ
ｎ２にプリチャージして、φｎ−１が低レベルになると
容量Ｃｎ２の帰還を利用して出力φｎは高レベルとなる
。この回路において、タイミングφＸは外部よシ印加さ
れるものでよいし、自分自身も含まれる回路の内部で発
生され九タイミングでも良い。
現したものである。ゲートをタイミングφｎ−１に接続
したトランジスタＱｎｌに直列に負荷トランジスタＱｎ
２ｔ−接続し、この負荷ＭＯ８）ランジスタＱｎ２のゲ
ートに、ゲートを電源ＶＤＤに接続され九トランジスタ
Ｑｎ３を通してタイミングφｘｆ接続し、かつＱｎ２の
ゲートとソースの間に容量Ｃｎ２を接続している。φＸ
が低レベル、φｎ−１が高レベルの際は電力を消費せず
に出力φｎを低レベルとし、φＸが高レベルになるとＣ
ｎ２にプリチャージして、φｎ−１が低レベルになると
容量Ｃｎ２の帰還を利用して出力φｎは高レベルとなる
。この回路において、タイミングφＸは外部よシ印加さ
れるものでよいし、自分自身も含まれる回路の内部で発
生され九タイミングでも良い。
第８図は、第７図の回路の動作の一例を示すタイミング
図である。
図である。
第８図のタイミングにおいて、φｎが高レベルに上る際
は、φＸが高レベルになった後φｎ−１が低レベルにな
る如く示されているが、φｎの負荷容量が大きい場合、
−ｎ−１が低レベルになった後で、φＸが高レベルとな
ってもプートストラップの効果は得られる。
は、φＸが高レベルになった後φｎ−１が低レベルにな
る如く示されているが、φｎの負荷容量が大きい場合、
−ｎ−１が低レベルになった後で、φＸが高レベルとな
ってもプートストラップの効果は得られる。
なお１以上の説明ではＮチャンネル型ＭＯ８）ランジス
タの場合を例としてきたが、各電位の極性関係を変更し
てＰチャンネル型ＭＯ８ト２ンジスタを用いることがで
きるのは当然であるし、また消費電力の小さくヰる点で
はトランジスタＱｎｌがＩＧＦＥＴ以外のトランジスタ
、例エババイボー２トランジスタ、であっても全く同様
に本発明の主旨は生かされる。
タの場合を例としてきたが、各電位の極性関係を変更し
てＰチャンネル型ＭＯ８ト２ンジスタを用いることがで
きるのは当然であるし、また消費電力の小さくヰる点で
はトランジスタＱｎｌがＩＧＦＥＴ以外のトランジスタ
、例エババイボー２トランジスタ、であっても全く同様
に本発明の主旨は生かされる。
第１図（ａ） 、 （ｂ）は従来よシ知られている反転
回路であり、Ｑｌ １ 、Ｑｌ２．Ｑｌ３はそれぞれＭ
ＯＳトランジスタである。（ａ）図においてＱｌｌはイ
ンバータＭ０８トランジスタ、Ｑｌ２は負荷ＭＯＳトラ
ンジスタと呼ばれる。（ｂ）図は、（ａ）図の負荷ＭＯ
８）ランジスタＱ１２をトランジスタＱ１２゜Ｑｌ３と
コンデンサーＣ１２で置換えたものであシ、出力レベル
がＶＤＤ電源まで動く特徴を持つ。 第２図は、反転回路２段を縦続接続したものであり、従
来よシ知られている回路例である。φ１はφと逆相、φ
２はφと同相の出力が出る。 第３図、第４図は本発明の基本的な椅え方を説明する丸
めの図であシ、２段目の反転回路の負荷ＭＯ８のゲート
にはタイミングφが入ってお９、タイミングφが非動作
レベルにおるときは縦続接続された２段の反転回路はい
ずれも電力を消費しない特徴を有する。 第５図は、本発明の一実施例を表わす回路図である。タ
イミングφは、２段目の反転回路の負荷ＭＯ８のゲート
に同じ（ＭＯＳ）シンジスタＱ２３を通して入りている
。 第６図は、本発明の別の実施例を表わす回路図である。 各反転回路の間にあるＤＬＩ 、ＤＬ２ 。 ＤＬ３は、それぞれ各タイミングの間の遅延回路を表わ
し、実際にはＭＯＳトランジスタで構成される機能回路
でもよい。タイミングφは偶数段目の反転回路の負荷Ｍ
Ｏ８のゲートに入っておシ、タイミング−が非動作レベ
ルにあればすべての反転回路は電力を消費しないように
なっている。 第７図は、本発明の別の実施例を表わす回路図である。 トランジスタＱｎ １ 、 Ｑｎ ２で構成する反転回
路の負荷ＭＯ８のゲートにはタイミングφＸが入ってお
り、タイミングφＸ、φｎ−１の組合せによって動作す
る。 第８図は、第７図に示さｎた回路の動作の一例を表わす
タイミング波形図でわシ、タイミングφＸが動作レベル
になってからしばらくしてφｎ−１が非動作レベルとな
ハ出力φｎを動作レベルに動かしている。 茶ｌ躬 ＄２日
回路であり、Ｑｌ １ 、Ｑｌ２．Ｑｌ３はそれぞれＭ
ＯＳトランジスタである。（ａ）図においてＱｌｌはイ
ンバータＭ０８トランジスタ、Ｑｌ２は負荷ＭＯＳトラ
ンジスタと呼ばれる。（ｂ）図は、（ａ）図の負荷ＭＯ
８）ランジスタＱ１２をトランジスタＱ１２゜Ｑｌ３と
コンデンサーＣ１２で置換えたものであシ、出力レベル
がＶＤＤ電源まで動く特徴を持つ。 第２図は、反転回路２段を縦続接続したものであり、従
来よシ知られている回路例である。φ１はφと逆相、φ
２はφと同相の出力が出る。 第３図、第４図は本発明の基本的な椅え方を説明する丸
めの図であシ、２段目の反転回路の負荷ＭＯ８のゲート
にはタイミングφが入ってお９、タイミングφが非動作
レベルにおるときは縦続接続された２段の反転回路はい
ずれも電力を消費しない特徴を有する。 第５図は、本発明の一実施例を表わす回路図である。タ
イミングφは、２段目の反転回路の負荷ＭＯ８のゲート
に同じ（ＭＯＳ）シンジスタＱ２３を通して入りている
。 第６図は、本発明の別の実施例を表わす回路図である。 各反転回路の間にあるＤＬＩ 、ＤＬ２ 。 ＤＬ３は、それぞれ各タイミングの間の遅延回路を表わ
し、実際にはＭＯＳトランジスタで構成される機能回路
でもよい。タイミングφは偶数段目の反転回路の負荷Ｍ
Ｏ８のゲートに入っておシ、タイミング−が非動作レベ
ルにあればすべての反転回路は電力を消費しないように
なっている。 第７図は、本発明の別の実施例を表わす回路図である。 トランジスタＱｎ １ 、 Ｑｎ ２で構成する反転回
路の負荷ＭＯ８のゲートにはタイミングφＸが入ってお
り、タイミングφＸ、φｎ−１の組合せによって動作す
る。 第８図は、第７図に示さｎた回路の動作の一例を表わす
タイミング波形図でわシ、タイミングφＸが動作レベル
になってからしばらくしてφｎ−１が非動作レベルとな
ハ出力φｎを動作レベルに動かしている。 茶ｌ躬 ＄２日
Claims (2)
- （１） 第１の入力トランジスタと定常的に導通状態
にバイアスされ九第１の負荷トランジスタを有し入力信
号が第一のレベルのときに上記入力トランジスタが非導
通となる第１の反転回路と、第２の入力トランジスタと
ゲートに制御信号が印加された第２の負荷トランジスタ
を有し上記制御信号が上記第２の入カド２ンジスタの導
通ｌ；先立って上記第２の負荷トランジスタを導通せし
めるようになされ九第２の反転回路とを縦続接続して上
記入力信号の補信号および真信号を発生せしめると共に
上記第一の反転回路における入力信号が上記第一のレベ
ルの時に上記第１および第２の反転回路が共に電力を消
費しない状態になることを特徴としたトランジスタ回路
。 - （２）入力信号を受けその反転信号を出力する第１の反
転回路であって該入力信号が該入力信号を受ける入力ト
ランジスタを非導通とする第１のレベルの時に電力を消
費しない第１の反転回路と、電界効果トランジスタを負
荷トランジスタとし、上記第１の反転回路の出力信号を
人力する第２の反転回路であってゲート電極を電源に接
続された電界効果トランジスタのソースおよびドレイン
のうちの一方を負荷トランジスタのゲートに接続し、他
方に上記出力信号よシも早く変化する制御信号を供給し
、負荷トランジスタのゲートと出力端子との間に容量を
設け、上記入力信号が上記第１のレベルの時は実質的に
電力を消費しない第２の反転回路とを有し、上記第１お
よび第２の反転回路から上記入力信号の補信号および真
信号をほぼ同時に得るとともに上記入力信号が上記−レ
ベルの時には電力を消費しないことを特徴とするトラン
ジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192137A JPS5890828A (ja) | 1982-11-01 | 1982-11-01 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192137A JPS5890828A (ja) | 1982-11-01 | 1982-11-01 | トランジスタ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12182978A Division JPS5499555A (en) | 1978-10-02 | 1978-10-02 | Transistor circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890828A true JPS5890828A (ja) | 1983-05-30 |
Family
ID=16286295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192137A Pending JPS5890828A (ja) | 1982-11-01 | 1982-11-01 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190423A (ja) * | 1986-11-13 | 1988-08-08 | フェアチャイルド セミコンダクタ コーポレーション | バイポーラトランジスタスイッチング向上回路 |
| JPS63190420A (ja) * | 1986-11-13 | 1988-08-08 | フェアチャイルド セミコンダクタ コーポレーション | 高速ブートストラップドライバ回路 |
-
1982
- 1982-11-01 JP JP57192137A patent/JPS5890828A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190423A (ja) * | 1986-11-13 | 1988-08-08 | フェアチャイルド セミコンダクタ コーポレーション | バイポーラトランジスタスイッチング向上回路 |
| JPS63190420A (ja) * | 1986-11-13 | 1988-08-08 | フェアチャイルド セミコンダクタ コーポレーション | 高速ブートストラップドライバ回路 |
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