JPS63190420A - 高速ブートストラップドライバ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 五権光距 本発明は、バイポーラデジタル論理回路に関するもので
あって、更に詳細には、信号ライン上のデジタル信号を
駆動するバイポーラ集積回路に関するものである６ 従来１標 デジタル論理回路において、所望の動作特性は、１つの
論理状態から別の論理状態への高スィッチング速度であ
る。然し乍ら、例えば電力散逸等のその他の要求が高速
度の構成に拘束を与えることがある。デジタル信号伝送
はこの様な拘束を与えるものであり、高伝送速度は、論
理信号を送信したり受信したりする論理回路に対して高
スィッチング速度を要求する。

データ伝送の１つのタイプは、差動データ伝送であり、
その場合２つの信号ライン間における電圧レベル差が伝
送される信号を形成する。差動データ伝送は、通常、長
距離に渡って１００　ｋｉｌｏｂａｕｄ以上のデータ伝
送速度の場合に使用される。ノイズ信号は接地レベル電
圧をシフトさせ且つ共通モード電圧として現れる。従っ
て、ノイズの有害な影響は実質的に減少される。

この様なデータ伝送をａ増化させる為に１種々の基準が
発表されている。これらの基準は解消されねばならない
問題を提起する。

例えば、この様な基準の１つは、推奨基準４２２、Ｒ８
４２２であり、それはアメリカ電子業界（ＥＩＡ）によ
って定められている。この基準はツイストペア型の信号
ライン上を最大１千万ｂａｕｄ迄のデータ速度を許容す
る。ドライバ回路、即ちライン上に信号を供給する回路
は、１００Ω抵抗で終端するツイストペアライン上で２
ｖの最小差動信号を伝送可能でなければならない。

この要求は、集積回路に対して通常使用されている供給
電圧である例えば＋５ｖ等の接地にかなり近い供給電圧
によって回路が駆動される場合に、ドライバ回路に困難
な拘束を課している。ドライバ回路は、供給電圧と接地
との間において５Ｖ差の中で２ｖのスイング即ち振れに
おいてスイッチ動作せねばならない。ドライバ回路のス
イッチング速度は、高状態を維持して高速度のデータ伝
送を可能とさせるものでなければならず、且つドライバ
回路はデジタル信号を信号ライン上に駆動させる為に大
きな電流を取り扱うことが可能でなければならない。

Ｒ８４２２に関連する別の問題は、ツイストペアは、複
数個のドライバや、信号源が取付けられたバスとして使
用されることが屡々ある。複数個のドライバが共通バス
へ接続される場合、１つのドライバのみが一度にデータ
を伝送することが可能であるに過ぎない。残りのドライ
バは、バスに負荷を与えない様に高インピーダンス状態
になければならない。バスシステムに接続されているド
ライバ出力端子において大きな正及び負の共通モード信
号が現れる場合があるので、広い共通モード電圧範囲に
渡って高インピーダンスを維持すること及びドライバに
電力が供給されているか否かに拘らずに独立的であるこ
とが望ましい。

更に別の問題は、ドライバ回路を介しての過剰な電流が
流れる可能性である。複数個のドライバ回路がバスに接
続されていると、異なったドライバ回路が異なった電圧
レベルで接地されることがある。このことは、これらの
回路の１つを越えたものが同時にバスを介して通信をし
ようとすると。

ドライバ回路の出力端子において共通モード電圧におい
て差を発生する。この電圧差は該ドライバ回路を介して
ＤＣ電流を発生させる。電流が何等かの方法で制限され
ない限り、ＤＣ電流が該回路の温度を非常に高くさせて
ドライバ回路が損傷される場合があり、それは集積回路
にとってよくある危険性である。

更に、共通モード電圧差によって不所望の熱が発生され
ることがあり、熱がその他の方法によって発生されるこ
ともある。ドライバ回路は過剰な熱から保護されるべき
である。

■−匁 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、単一＋５Ｖ供給電圧
及び接地で動作するバイポーラ集積回路ラインドライへ
を提供することを目的とする。

眉−コ叉 本発明では、電圧における振れは５ｖに対して相対的に
大きく、且つ高スィッチング速度が維持されている。こ
れらの高スィッチング速度は、出力トランジスタのベー
ス端子と、該出力トランジスタのベース端子へ接続させ
たエミッタ端子をもった第２トランジスタのベース端子
との間に結合されているフィードバックコンデンサによ
って達成されている。該コンデンサ上に蓄積される電荷
は、該出力トランジスタのエミッタ端子へ接続されてい
る出力端子を、該出力トランジスタがターンオンされる
時に、非常に迅速に高ヘプルすることを助けている。

高スィッチング速度は、又、該出力トランジスタ用の電
流源として使用されるＰＮＰ）−ランジスタのターンオ
ン時間及びターンオフ時間をスピードアップ即ち高速化
させる為の技術によって達成されている。フィードバッ
クコンデンサ技術は、該ＰＮＰ　トランジスタのベース
領域へ及びそこからの過渡的な電流サージに対して使用
されている。

別のトランジスタ電流オーバードライブ技術も、ＰＮＰ
　トランジスタをターンオンさせる為に使用されている
。

この様な瞬間的な電流サージは、又、ＮＰＮトランジス
タをターンオフさせる為に使用されている。

更に、本発明は、パワー即ち電力がオフであるか又はオ
ンであるかに拘らず、−７Ｖから＋１２Ｖの共通モード
電圧範囲に渡って高インピーダンス出力を提供する。こ
のことは、何等の認知し得る速度における犠牲を伴うこ
となしに達成され。

ドライバ回路は２０ナノ秒の最大の遅延時間を持つに過
ぎない。ライズ（上昇）及びフォール（下降）時間は２
０ナノ秒未満であり、且つデータ伝送速度は１０メガｂ
ａｕｄ以上である。

更に、本発明は１回路を、共通モード電圧差及び加熱か
ら保護する電流制限回路を持っている。

出力トランジスタへの２つの電流源の一方が電流制限回
路によって制御され、該回路は出力トランジスタを介し
ての電流及びライントライバ回路の温度に応答する。電
流制限回路は、過剰な出力電流又は過剰温度に応答して
、電流源をターンオフさせる。出力電流及び温度に関し
ての振動を回避する為に特別の技術を使用している。

大丘班 第１図は、本発明のライントライバ回路の概略構成を示
している。本ライントライバ回路を種々の部分への分割
することによって、本発明の種々の特徴を理解すること
を容易とさせている。然し乍ら、注意すべきことである
が、本ライントライバ回路の種々の部分への分割は幾分
任意的なものであり、多くの場合に、特定の要素を１つ
の分割部分又は別の分割部分へと分解することは困難な
ものである。

本発明のライントライバ回路の一般的な動作は、入力端
子１５におけるデジタル信号を、出力端子１７．１８に
おいて真の信号及び相補的な信号へ伝送することである
。出力端子１７及び１８上の信号間の電圧差が差動信号
を形成する。

本発明は差動増幅器部分１０を具備しており、それは入
力端子１５において受は取られたデータ信号から真信号
及び相補的信号を発生する。差動増幅器部分１０からの
信号は、信号経路２１によって、第１ドライバ部分１１
へ送られる。第１ドライバ部分１１は、出力端子が接続
されるべき信号ライン上に与えるのに適した条件におい
て出力端子１７において１組の信号を発生し、即ちドラ
イバ部分１１は信号ライン上の出力信号を「ドライブ」
する。

同様に、第２ドライバ部分１２は、出力端子１８を介し
て相補的な組の信号を伝送する為に、差動増幅器部分１
０からの相補的信号を受は取る。

本発明の別の部分は、ドライバ部分１１．１２をターン
オン及びターンオフさせるイネーブル／ディスエーブル
部分１３である。部分１３は、入力端子１６によって受
は取られるイネーブル／ディスエーブル信号によって制
御される。高データ伝送速度を可能とする為に、イネー
ブル／ディスエーブル部分１３がドライバ部分１１．１
２を極めて迅速にターンオフ及びオンさせる。ドライバ
部分１１．１２及び部分１３との間の通信は、信号経路
２３上を通過する。第２ドライバ部分１２はドライバ部
分１１と同一であり且つ同一の態様で接続されているの
で、第２ドライバ部分１２とイネーブル／ディスエーブ
ル部分１３及び本ライントライバのその他の部分との間
の信号経路には符号を付していない。

電流制限部分１４は、差動増幅器部分１０及び信号経路
２１．２２上の第１及び第２ドライバ部分１１．１２か
らの信号に応答する。電流制限部分１４は、出力端子１
７．１８を介して及びドライバ部分１１．１２を介して
の電流を制限すべく機能する。このことは１本発明のド
ライバ回路が加熱したり又破壊したりすることを防止す
る。

蓋１１暫塁皿分 第２図を参照すると、差動増幅器部分１１は一対のエミ
ッタ結合型ショットキートランジスタＱ２、Ｑ３を具備
していることが理解される。両方のエミッタ端子は、電
流源（より特定的には、電流シンク）であるトランジス
タＱ４へ接続されている。端子１５上のデータ信号は、
トランジスタＱ１をターンオフ及びオンさせて、トラン
ジスタＱ２又はＱ４を介してトランジスタＱ４を介して
の電流をシャントする。データ信号が高、即ち論理「１
」である場合、ショットキートランジスタＱ２のベース
への電圧は高であり、該トランジスタをターンオンさせ
る。一方、トランジスタＱ３はオフであり、その際にト
ランジスタＱ７のベースを高とさせ、その際にそのトラ
ンジスタをターンオンさせる。従って、信号経路２１を
形成するライン２１Ａ、２１Ｂ上の信号は高である。一
方、トランジスタＱ６から第２ドライバ部分１２への信
号は低である。

データ入力端子１５上の低、即ち論理ｒＯＪ信号は、ド
ライバ部分１１．１２へ反対の信号を発生する。

増幅器部分１０のスイッチング時間を高速化する為に１
図面中に示した如きＱ２及びＱ３等の多くのトランジス
タは所謂ショットキートランジスタである。この様なト
ランジスタは、そのベース・コレクタ接合を横断してシ
ョットキーダイオードを持っており、該トランジスタが
ターンオンされる場合にそれが完全に飽和することを防
止している。このことは、該トランジスタのターンオフ
時間を低下させている。ショットキートランジスタは、
差動増幅器１ｏの他に、迅速なスイッチング時間とする
為に、本ドライバ回路のその他の部分においても設けら
れている。

注意すべきことであるが、両方のトランジスタＱ２．Ｑ
３のコレクタ端子は、イネーブル／ディスエーブル部分
１３からライン２４へ接続されている。ライン２４上の
信号は、ドライバ部分１１゜１２内のＮＰＮトランジス
タのターンオフを高速化させる。この動作に付いては後
に詳述する。

五二乙バ皿分 ドライバ部分１１．１２の各々を第３Ａ図に示しており
、それはドライバ部分１１の特定の詳細を示している。

トランジスタＱ１４は、トランジスタＱ１４のエミッタ
端子へ接続されている出力端子１７に対しての出力トラ
ンジスタである。それがターンオンされると、トランジ
スタＱ１４は、出力端子１７に接続されている信号ライ
ン上の電圧を高即ち論理「１」ヘプルする。トランジス
タＱ１４も、信号ラインへの出力電流を取り扱う為に十
分に大きなものである。トランジスタＱ１５゜Ｑ１６は
、後述する如く、出力トランジスタＱ１４をターンオン
することを助ける。ＰＮＰトランジスタＱｌ　７−Ｑ１
９は、ドライバ部分１１用の電流源トランジスタである
。トランジスタＱ１８゜Ｑ１９は、第３Ｃ図に詳細を示
したーＭ複雑な基準電流源ブロック３６を象徴的に表し
ている。ＮＰＮトランジスタＱＩＯ−Ｑ１２は、増幅器
１０からのライン２１Ａ、Ｂ上の信号に応答して、ドラ
イバ部分１１の論理状態を一方の状態から別の状態ヘス
イッチさせる。

差動増幅器部分１ｏからのライン２１Ａ、Ｂの各々は、
夫々、ドライバ部分１１のトランジスタＱＩＯ，Ｑｌｌ
のベース端子へ夫々接続されている。トランジスタＱＩ
Ｏのエミッタ端子は、トランジスタＱ１２のベース端子
へ接続されている。

該コレクタ端子は、一対のショットキーダイオードＳＩ
Ｏ，ＳＬ２を介して、トランジスタＱＩＯをトランジス
タＱ１４−Ｑ１６へ及びＰＮＰ電流源トランジスタＱ１
７−Ｑ１９へ接続させている。

トランジスタＱ１２は第２出力トランジスタである。シ
ョットキーダイオードＳ１４を介して、トランジスタＱ
１２のコレクタ端子が出力端子１７へ接続されており、
そのエミッタ端子は抵抗Ｒ５を介して接地へ接続されて
いる。

トランジスタＱ１０のコレクタ端子は、ショットキーダ
イオードＳ１０、及び２つの抵抗Ｒ２及びＲ１の形態の
インピーダンス手段を介して、ＰＮＰ電流源トランジス
タＱ１７のコレクタ端子へ接続されている。一方、電流
源トランジスタＱ１８は、そのコレクタ端子を出力トラ
ンジスタＱ１４のベース端子へ接続している。そのトラ
ンジスタは、そのコレクタ端子を、ショットキーダイオ
ードＳ１６を介してＶｃｃ供給電圧へ接続している。

その他のトランジスタＱ１５．Ｑ１６及びコンデンサＣ
１は、出力トランジスタＱ１４のターンオン動作を高速
化させる。トランジスタＱ１５のエミッタ端子は、トラ
ンジスタＱ１４のベース端子へ接続されており、且つト
ランジスタＱ１５のコレクタ端子はショットキーダイオ
ードＳ１９によってＶｃｃ供給電圧へ接続されている。

トランジスタＱ１５のベース端子は、ショットキーダイ
オードＳ１０と抵抗Ｒ２の間のノード６０へ接続されて
いる。

トランジスタＱ１６は、そのコレクタ端子をトランジス
タＱ１５のコレクタ端子と並列に接続しており、トラン
ジスタＱ１６のベース端子はＰＮＰトランジスタＱ１７
のコレクタ端子へ接続しており、又そのエミッタ端子は
抵抗Ｒ１とＲ２の間のノード６２へ接続している。

容量Ｃ１は、一方の端子を出力トランジスタＱ１４のベ
ース端子へ接続している。容量Ｃ１の他方の端子はノー
ド６２へ接続している。

差動増幅器部分１ｏがライン２１Ａ、２１Ｂ上に高信号
を発生する場合、トランジスタＱＩＯ−Ｑ１２はターン
オンされる。電流がＮ　Ｐ　Ｎ　ｌ−ランジスタＱ１４
−Ｑ１６からシャントされて取り除かれ、それらのトラ
ンジスタはオフ状態を維持する。トランジスタＱＩＯが
オンであると、電流源ＰＮＰトランジスタＱ１７からの
電流は、大きな出力トランジスタＱ１２を介して接地へ
送られる。

同様に、トランジスタＱｌｌがオンであると、電流源ト
ランジスタＱ１８からの電流は接地へ指向され、又トラ
ンジスタＱ１０を介してトランジスタＱ１２のベース端
子へ指向される。

第２出力トランジスタＱ１２がオンであると、出力端子
１７がショットキーダイオードＳ１４を介して接地へ結
合される。出力端子１７において低論理信号が得られる
。

一方、入力端子１５へのデータ入力信号が低であると、
差動増幅器１０からのドライバ部分１１への信号は低で
ある。これらの低電圧は、トランジスタＱＩＯ−Ｑ１２
をターンオフさせ、且つ電流がトランジスタＱ１４−Ｑ
１６のベース領域内へ流れ初めてそれらをターンオンさ
せる。出力トランジスタＱ１４がターンオンして、出力
端子１７における電圧を高、即ち論理「１」レベルへ上
昇させる。ドライバ部分１１は、出力端子上の電圧が非
常に迅速に上昇される様に構成されている。

然し乍ら、この所望の結果は、＋５ＶとＯ（接地）との
間の動作拘束条件内において発生する。

トランジスタＱ１０−Ｑ１２がオフであると、出力端子
１７が現在オンであるトランジスタＱ１４のエミッタ端
子へ結合される。ＰＮＰ）−ランジスタＱ１８からの電
流が、出力トランジスタＱ１４のベース端子へ流れる。

出力トランジスタＱ１４がオンであるので、出力端子１
７上の電圧は高即ち論理「１」である。

トランジスタＱ１４をターンオンさせ且つ出力端子１７
上の電圧を上昇させる動作において、コンデンサＣ１が
その役割を果たす、コンデンサＣ１は、トランジスタＱ
１５及びＱ１４が迅速にターンオンされる様に、ノード
１６を高ヘプルするべくフィードバックの態様で接続さ
れている。ノード６２上の高電圧も、トランジスタＱ１
４．Ｑ１５のベース・エミッタ接続を介して出力端子１
７を高ヘプルする。（コンデンサＣ１の作用が然い場合
、出力端子上の電圧は一層ゆっくりと指数的に上昇する
。） トランジスタＱＩＯ−Ｑ１２がオンであると、フィード
バックコンデンサＣ１上に電荷が蓄積し、ノード６２は
トランジスタＱ１５のエミッタ端子よりも高電圧となる
。トランジスタＱ１４がターンオンを開始すると、トラ
ンジスタＱ１４のベース端子電圧が上昇し、従ってノー
ド６２における電圧はそれに対応して上昇する。ノード
６２が高でそのエミッタ端子が高であると、トランジス
タＱ１６がターンオフして、コンデンサＣ１からの電流
に対して高インピーダンス障壁を提供する。

該電流は抵抗Ｒ２を介して流れる。ノード６２上の電圧
上昇も、抵抗Ｒ２を高ヘプルし、従って抵抗Ｒ２を介し
ての電流がノード６０を充電させ、且つトランジスタＱ
１５のベース端子も充電させる。

一方、トランジスタＱ１５は、そのエミッタ端子からト
ランジスタＱ１４のベース端子へ電流をドライブし、更
にそのトランジスタをターンオンさせる。出力端子１７
における電圧は、最大電圧に到達する迄、迅速に上昇す
る。この点において、ノード６２における電圧は指数的
に下降を開始する。トランジスタＱ１４が完全にターン
オンされ且つ安定な状態に到達されると、トランジスタ
Ｑ１５がオフとなる。そのベース・エミッタ接合は今や
逆バイアスされる。

Ｒ２は２．６にΩであり、一方Ｒ１は約３０にΩである
。Ｒ２はその選択した抵抗値を持っており、従ってそれ
はコンデンサＣ１からノード６０へ放電する電流に対し
てあまり多きすぎるＲＣ時定数を形成することはない。

然し乍ら、Ｒ２は過剰な電流及び電力散逸を回避するの
に十分な大きさである。一方、Ｒ１は、トランジスタＱ
１６たターンオフされると、このコンデンサＣ１からの
電流に対して高いインピーダンスを形成する。

第３Ｂ図は、入力信号から差動増幅器部分１０、更には
第３Ａ図に示したドライバ部分１１の出力信号へかけて
種々の点又はノードにおいての電圧変化を示している。

差動増幅器部分１０（第２図）において、ノード６９は
トランジスタＱ３のコレクタ端子及びトランジスタＱ７
のベース端子へ接続されている。ノード７０は、ドライ
バ部分１１におけるトランジスタＱＩＯのコレクタ端子
へ接続されている（第３Ａ図）。ノード６０はトランジ
スタＱ１５のベース端子と延在しており、一方ノード６
２は抵抗Ｒ１とＲ２との間に介在している。図示した電
圧は１本発明のこの特定の実施例に関するものである。

特に注意すべきことは、ノード６２における電圧が＋６
．３ｖに到達しており、それは供給電圧よりも１．３ｖ
も高いということである。前述した如く、このことは、
トランジスタＱ１５及びＱ１４のベース・エミッタ電圧
降下を介して出力端子１７における電圧を迅速に上昇さ
せる。

第３Ｃ図は、第３Ａ図に示した基準電流源ブロック３６
の回路の詳細を示している。トランジスタＱ２４−Ｑ２
６の順方向バイアスしたベース・エミッタ接合が、トラ
ンジスタＱ２６のエミッタ端子と接地との間に接続され
ている抵抗を介して固定の基準電流ＩＲを形成する。従
って、トランジスタＱ２４を介して流れる電流はＩＲ／
βである。トランジスタＱ２３は、カレントミラーとし
て、トランジスタＱ２４へ接続されている。トランジス
タＱ２３はトランジスタＱ２４のベース・エミッタ接合
面積の５倍のベース・エミッタ接合面積を持っているの
で、トランジスタＱ２３のコレクタ端子からの電流は５
ＩＲ／βである。この電流は、コレクタ端子をＱ２３の
コレクタ端子へ接続しているトランジスタＱ２８を介し
て流れる。

ノード５が低ヘバイアスされると、トランジスタＱ２８
のベース・エミッタ接合は順方向バイアスされ且つトラ
ンジスタＱ２３からの電流はトランジスタＱ２８を介し
て流れる。トランジスタＱ２７はそのベース端子をトラ
ンジスタＱ２８のベース端子へ接続しており、又トラン
ジスタＱ２８のエミッタ端子とノード６５の間の抵抗値
と比較して、そのエミッタ端子とノード６５との間の抵
抗値は１／１０に過ぎない。従って、該トランジスタは
、トランジスタＱ２８の１０倍の電流を導通させる。

トランジスタＱ１８からの電流に関する制御は。

ノード６５へ接続されているライン２３Ａ上のイネーブ
ル／ディスエーブル部分１３からの信号によって行なわ
れる。ライン２３Ａ上の信号が高であると、トランジス
タＱ２７．Ｑ２８は最早適切にバイアスされず、且つこ
れらのトランジスタを介して電流は流れない。ダイオー
ドＤ２０−Ｄ２２及びＳ２０は、トランジスタＱ２３か
らの一定電流に対するシャント経路を提供する。ノード
６５がライン２３Ａ上の信号によって再度低ヘプルされ
る迄、ＰＮＰトランジスタＱ１８によって電流が発生さ
れることはない。

乗算された電流５０ＩＲ／βが、トランジスタＱ２７と
同一の電流経路上をトランジスタＱ１９を介して流れる
。その電流は、再度、ＰＮＰトランジスタＱ１８によっ
て乗算される（２倍）。トランジスタＱ１８は、トラン
ジスタＱ１９のベース・エミッタ接合面積の２倍のベー
ス・エミッタ接合面積を持っている。基準電流源ブロッ
ク３６は、ノード６５が低である時に、トランジスタＱ
１８から１００ＩＲ／βの電流を供給する。

この基準電流は、ドライバ部分１１の出力トランジスタ
Ｑ１４の電流利得βによって乗算される。

従って、部分１１は電流の大きさ１００ＩＲの源であり
、トランジスタＱ１４は少なくともその大きさの電流を
出力端子１７へ供給することが可能である０図示した実
施例において、その最小電流は２０ｍＡである。トラン
ジスタＱ１５によってトランジスタＱ１４のベースへよ
り一層の電流を供給して出力電流を増加させることが可
能である。

然し乍ら、この付加的な電流は、ＰＮＰｆｆｉ流源トラ
ン流源トランジスタン１フるか否かに依存する。

後述する如く１種々の条件が、トランジスタＱ１７がオ
ンであるか否かを決定する。

本発明は、又、パワーがオフであるか又はオンであるか
に拘らず、−７Ｖから＋１２Ｖの共通モード範囲に渡っ
て高インピーダンスを維持することが可能である。

複数個のドライバ回路を信号ラインに接続した状態で、
出力端子１７．１８上で共通モード接地電位及びノイズ
が発生する。それがディスエーブル即ち脱勢される場合
に、各ドライバ回路において高インピーダンスが必要と
される。本発明は、出力端子１７．１８上に−７乃至＋
１２Ｖの範囲内でこの様な高インピーダンスを提供する
。例えば、ライントライバ回路をディスエーブルさせる
と、大きな正電圧が逆バイアスされたショットキーダイ
オードＳ６（第４Ｂ図に図示）又はＮＰＮトランジスタ
Ｑ１５及びＱ１４の逆バイアスされたベース・エミッタ
接合に遭遇する。同様に、ＰＮＰトランジスタＱ１８及
びＱ１７の逆バイアスされたベース・エミッタ接合は、
ショットキーダイオードＳ１９と共に大きなインピーダ
ンスを提供する。出力端子１７において低電圧である場
合、トランジスタＱ１５及びＱ１４はオフであり、ショ
ットキーダイオードＳ１６．　Ｓ１７．　Ｓ１８゜Ｓ１
０もその信号に対しての大きなインピーダンスに対して
逆バイアスされている。

ライントライバ回路がターンオフされており且つ通常Ｖ
ｃｅ即ち＋５ｖである第１供給電圧が接地されていても
１本ドライバ回路はなおかつ−７乃至＋１２Ｖの間の範
囲内において出力端子１７及び１８における正及び負の
電圧に対して大きなインピーダンスを提供する。

イネーブル／ディスエーブル イネーブル／ディスエーブルセクション（付勢／脱勢部
分）１３の一般的な構成を第４Ａ図に示しである。この
部分１３は、可及的法やかに、ドライバ回路１１．１２
をターンオン及びターンオフさせる。ドライバライン回
路の全体的なデータ伝送速度を増加させている。イネー
ブル／ディスエーブル入力端子１６上に高即ち「１」信
号があると、ドライバ回路１１．１２をターンオンさせ
。

入力端子１５上に低即ち「０」信号があると、ドライバ
回路１１．１２がターンオフされる。ライントライバ回
路がディスエーブルされると、ライントライバ回路は高
インピーダンスを提供する。

イネーブル／ディスエーブル部分１３への入力端子１６
は、ＰＮＰディスエーブルブロック３２゜ＰＮＰエンハ
ンスメントブロック３３．ドライバディスエーブルブロ
ック３４へ信号を発生する２つの増幅器３０．３１へ接
続されている。ＰＮＰディスエーブルブロック３２は、
ドライバ回路１１．１２において電流源として使用され
ているＰＮＰトランジスタをターンオンさせることを援
助する。同様に、ＰＮＰイネーブルブロック３３は、増
幅器３１と共に、これらのＰＮＰトランシタをターンオ
ンさせることを援助する。これらの援助は１本来的にス
イッチング動作が遅いＰＮＰトランジスタに取っては特
に重要である６ドライバデイスエーブルブロツク３４は
、ドライバ回路１１．１２におけるＮＰＮトランジスタ
のターンオフ動作を迅速化させる。

特に、ＰＮＰディスエーブルブロック３２からのライン
２３Ｄは、基準電流ブロック３６のＰＮＰトランジスタ
Ｑ１８−０２０をターンオフさせることを援助する（第
３Ｃ図に図示）。ＰＮＰディスエーブルブロック３２及
び増幅器ブロック３１からのライン２３Ｃは、同一のブ
ロック３６内のＰＮＰトランジスタＱ２１をターンオフ
及びターンオンすることを援助する。同様に、ＰＮＰデ
ィスエーブル及びイネーブルブロック３２．３３からの
ライン２３Ｂは、ドライバ部分１１（第３Ａ図に図示）
におけるＰＮＰトランジスタＱ１７のターンオン及びタ
ーンオフ動作を高速化させることを援助し、一方ライン
２３Ａ上の増幅器ブロック３ｏからの信号は、基準電流
源ブロック３６をターンオン及びターンオフさせる。ド
ライバディスエーブルブロック３４からのライン２３Ｅ
及びブロック３４及びＰＮＰイネーブルブロック３３か
らのライン２４は、ドライバ回路１１．１２におけるＮ
ＰＮトランジスタをターンオフさせることを援助する。

第４Ｂ図は１部分１３の詳細な回路構成を示している。

増幅器３０は２個のエミッタ結合したトランジスタＱ３
２．Ｑ３３を持っている。トランジスタＱ３３のベース
は、２つのダイオードを介して、ＰＮＰトランジスタＱ
３０のエミッタ及びベース端子へ夫々接続されており、
該ＰＮＰトランジスタＱ３０のベースは接地接続されて
いる。

入力端子１６上の信号が低即ちディスエーブル（脱勢）
状態であると、トランジスタＱ３２はターンオフされる
。端子１６上に高即ちイネーブル信号があると、入力ト
ランジスタＱ３１をターンオフさせ且つ第２エミツタ結
合したトランジスタＱ３２のベースを高ヘプルされるこ
とを許容する。

トランジスタＱ３２はターンオンし且つその結果該トラ
ンジスタを流れる電流はＩＯＫΩ抵抗を横断して電圧を
発生させる。トランジスタＱ３５は。

そのベース・エミッタ接合を横断して抵抗が接続されて
おり、ターンオンされる。同時に、トランジスタＱ３２
を介しての電流はトランジスタＱ３６のベース端子にお
ける電圧を低下させる。トランジスタＱ３６は、トラン
ジスタＱ３５のコレクタ端子へ接続されたエミッタ端子
を持っており、カットオフ即ち遮断状態とされる。

同様に、増幅器３１はエミッタ結合したトランジスタＱ
５１．Ｑ５２を持っており、それらは同一の態様で動作
する。トランジスタＱ５２は、そのベース端子をトラン
ジスタＱ５５のエミッタ端子へ接続しており、該トラン
ジスタＱ５５はそのベース端子を接地接続している。端
子１６上のイネーブル／ディスエーブル信号が低である
と、トランジスタＱ５１はオフである。トランジスタＱ
５４は、トランジスタＱ５４のベース端子とエミッタ端
子との間に接続されている抵抗を介してトランジスタＱ
５１のエミッタ端子からの電流を受は取ることはない。

それはオフである。一方、該信号が高であると、トラン
ジスタＱ５１が、トランジスタＱ５４と共に、ターンオ
ンする。

従って、端子１６への入力信号が低であると、増幅器ブ
ロック３０におけるトランジスタＱ３２及びＱ３５はオ
フである。トランジスタＱ３６は通常オンであるが、そ
のトランジスタＱ３５を介しての主電流経路はブロック
されているので、それは殆ど電流を引き出すことはない
。基準電流源ブロック３６内のラインＡ及びノード６５
上の信号は高である。第３Ｃ図に示した電流源ブロック
３６はオフ状態を維持する。

ＰＮＰディスエーブルブロック３２のＰＮＰトランジス
タＱ３７−０３９は、それらのベース・エミッタ接合が
順方向バイアスされていないので。

オフである。特に、トランジスタＱ３８がオフであると
、ライン２３Ｃ上の信号は中間状態を維持する。ＰＮＰ
エンハンスメントブロック２２において、トランジスタ
Ｑ４２．Ｑ４３．Ｑ４５はオン状態を維持し、ドライバ
部分１１のＰＮＰ電流源トランジスタＱ１７へのライン
２３Ｂ上には何等信号は発生しない（第３Ａ図参照）。

増幅器ブロック３１において、トランジスタＱ５１及び
Ｑ５４もオフである。

ＰＮＰ　トランジスタヘンハンスメント端子１６上の信
号はディスエーブルからイネーブルへ、即ち低から高へ
変化すると、トランジスタＱ３２．Ｑ３５はターンオン
する。従って、ライン２３Ａ上の電圧は低であり、且つ
ノード６５も同様に低である。基準電流ブロック３６は
ターンオンされる。

トランジスタＱ３２．Ｑ３５に結合して、ＰＮＰエンハ
ンスメントブロック３３内にトランジスタＱ４２が設け
られている。トランジスタＱ４２は、トランジスタＱ３
５がターンオンすると、ターンオフする。トランジスタ
Ｑ４２のベース端子は、その電流及びＶｃｃ供給電圧と
現在導通状態にあるトランジスタＱ４０．Ｑ４１のベー
ス端子との間に接続されている１５にΩ抵抗を横断して
得られる電圧降下によって、低ヘプルされる。トランジ
スタＱ４２がオフであると、トランジスタＱ４５のベー
ス端子及びエミッタ端子の間に何の電流も電圧降下も発
生せず、トランジスタＱ４５のベース端子はトランジス
タＱ４２のエミッタ端子へ接続されており且つ５にΩ抵
抗を介して接地接続されている。トランジスタＱ４５が
オフであり、且つトランジスタＱ４５のコレクタ端子は
、トランジスタＱ４３の順方向バイアスされているベー
ス・エミッタ接合によって段々と一層高くプルされ、ト
ランジスタＱ４３はそのベース端子をトランジスタＱ４
２のコレクタ端子及びＶｃｃ（抵抗及びショットキーダ
イオードを介して）へ接続している。

トランジスタＱ４４は、そのコレクタ電極及びベース電
極を、トランジスタＱ４５のベース端子へ接続しており
、且つそのエミッタ端子を同一のトランジスタのコレク
タ端子へ接続して、コンデンサとして機能している。　
トランジスタＱ４４は、蓄積した電荷をトランジスタＱ
４５のベース端子へ電流として帰還させ、且つ過渡的電
流はトランジスタＱ４５の電流利得によって乗算される
。瞬間的に、トランジスタＱ４５はターンオンし且つ大
きな電流サージがトランジスタＱ４３及びドライバ部分
１１．１２内のＰＮＰトランジスタＱ１７のベース端子
へ接続されている信号ライン２３Ｂを介して通過する。

この電流サージはＰＮＰトランジスタＱ１７をターンオ
ンさせることを援助し、この電流サージが大きければ大
きい程、該ＰＮＰトランジスタはそれだけ一層高速でタ
ーンオンする。

同時に、端子１６上のイネーブル信号が増幅器３１内の
トランジスタＱ５１及びＱ５４をターンオンさせる。ラ
イン２３Ｃ上の電圧が低下され、且つ電流がＰＮＰトラ
ンジスタＱ２１のベース領域からライン２３Ｃを介して
引きだされる（第３Ｃ図参照）。このトランジスタＱ２
１を介しての電流は、ＰＮＰトランジスタＱ１８−Ｑ２
０をターンオンさせ、且つ基準電流源は完全にターンオ
ンされる。

この増幅器３１内のトランジスタＱ５４からの大きなベ
ース電流オーバードライブ（過剰駆動）は、しばらくの
後にトランジスタＱ２０によってターンオフされ、該ト
ランジスタＱ２０もトランジスタＱ５４によって発生さ
れる電流によって初期的にターンオンされる。トランジ
スタＱ２０のコレクタ端子からの電流はライン２３Ｆ上
を増幅器部分３１内のトランジスタＱ５６のベース端子
へフィードバックされる。トランジスタＱ５６がターン
オンする。２つのショットキーダイオードを介して、エ
ミッタ結合されたトランジスタＱ５１及びＱ５２のベー
ス端子が低ヘプルされて該トランジスタをターンオフさ
せる６ベース端子と接地との間の１０にΩを横断する電
流がない場合、トランジスタＱ５４はターンオフされる
。トランジスタＱ２１に対する電流オーバードライブは
終了する。

然し乍ら、ノード６５が低であると、基準電流源ブロッ
ク３６内の全てのトランジスタはオン状態を維持する。

該トランジスタは、ディスエーブル信号が入力端子１６
上に与えられる迄、その状態を維持する。

注意すべきことであるが、このトランジスタを迅速にタ
ーンオンさせる為に初期的な電流サージを供給する技術
は、前述したコンデンサフィードバック技術とは異なる
。大きな電流オーバードライブがトランジスタＱ２１及
びトランジスタＱ１８−Ｑ２０を強制的にオンさせねば
ならない。最初にスイッチオンされ次いでＰＮＰ）−ラ
ンジスタがターンオンされるや否やスイッチオフされる
トランジスタによって電流オーバードライブを発生する
この技術は、コンデンサフィードバック技術からの一層
制限された電流オーバードライブよすも一層好適である
。

ＰＮＰトランジスタディスエーブル 端子１６上の電圧が高から低となるとディスエーブル信
号が発生する。増幅器３０において、トランジスタＱ３
２及びＱ３５がターンオフする。

トランジスタＱ３５がターンオフすると、そのコレクタ
端子は、トランジスタＱ３６の順方向バイアスされたベ
ース・エミッタ接合によって段々と高ヘプルされる。ト
ランジスタＱ３４はそのコレクタ端子をトランジスタＱ
３５のベース端子へ接続しており、且つそのベース電極
及びエミッタ電極をトランジスタＱ３５のコレクタ端子
へ接続しており、コンデンサの如くに作用し、且つその
蓄積した電荷をトランジスタＱ３５のベース領域へ供給
する。このことは、トランジスタＱ３５を瞬間的にター
ンオンさせ、電流がトランジスタＱ３６を介して且つブ
ロック３２のトランジスタＱ３７−Ｑ３９のベース領域
から引き出されてこれらをターンオンさせる。

ＰＮＰトランジスタＱ３９は、ライン２３Ｄを介して、
基準電流ブロック３６のＰＮＰトランジスタＱ１８、Ｑ
２０のベース領域へ瞬間的な電流スパイクを供給する。

ＰＮＰ　トランジスタＱ２１も、トランジスタＱ３８か
らのライン２３Ｇを介しての電流スパイクによってター
ンオフされる。

ライン２３Ｂを介して、高速スイッチオフの為に、トラ
ンジスタＱ１７のベース領域へトランジスタＱ３７から
も電流スパイクが供給される。

ＮＰＮトランジスタディスエーブル イネーブル／ディスエーブル部分１３は、又。

該部分１３がディスエーブル即ち脱勢されると、ドライ
バ部分１１．１２のＮＰＮトランジスタの高速スイッチ
オフを与える。第３Ａ図及び第４Ｂ図に示した如く、ド
ライバ部分１１のＮＰＮトランジスタＱ１４−０１６の
ベース領域はライン２３Ｅによって部分１３へ接続され
ている。ディスエーブル信号が端子１６上に現れると、
増幅器ブロック３０内のトランジスタＱ３２及びＱ３５
はターンオフされ且つブロック３６内のノード６５が上
昇する。更に、ＰＮＰトランジスタＱ１８−Ｑ２１がタ
ーンオフし、且つライン２３Ｆ上のフィードバック電流
がシャットオフ即ち遮断される。

増幅器３１内のトランジスタＱ５６がターンオフする。

ＮＰＮトランジスタがブロック３４をディスエーブル即
ち脱勢させると、トランジスタＱ５８はトランジスタの
ベース端子上のｖＣｃ供給電圧からの高電圧によってタ
ーンオンされる。従って。

１０にΩ抵抗及びトランジスタＱ５９のベース領域を介
してＶｃｃ／電圧供給源からトランジスタＱ５８のコレ
クタ端子へ電流が流れる。該抵抗及びトランジスタＱ５
９のベース・エミッタ接合を横断しての電圧はトランジ
スタＱ６１をカットオフ即ち遮断状態とさせる。ライン
２３Ｅが電圧供給源へ結合される。

然し乍ら、より低速度でスイッチングするＰＮＰトラン
ジスタＱ１８−Ｑ２１がターンオフし且つトランジスタ
Ｑ５６への電流が終了する前に、増幅器ブロック３０．
ＰＮＰエンハンスメントブロック３３、及びＮＰＮディ
スエーブルブロック３４が協働してライン２３Ｅ上の電
圧を低ヘドラ、イブし且つショットキーダイオード５１
６−Ｓ１８を介してＮＰＮトランジスタＱ１４−０１６
のベース領域から電流を引き出す。

イネーブル／ディスエーブル部分１３がディスエーブル
されると、増幅器ブロック３０内のトランジスタＱ３２
及びＱ３７がターンオフされる。

トランジスタＱ４０、Ｑ４１のエミッタ端子の電圧が上
昇する。トランジスタＱ４２のベース端子が高となり、
トランジスタＱ４５と共に、トランジスタＱ４２がター
ンオンされる。このことは。

実効的に、トランジスタＱ４５のコレクタ端子へ接続さ
れているライン２４を接地へクランプする。

ＮＰＮディスエーブルブロック３４において。

１ランジスタＱ６２のベース・エミッタ接合は現在オン
へバイアスされており、トランジスタＱ６３のベース端
子上の電圧を低とさせる。トランジスタＱ６３がターン
オフする。トランジスタＱ６０を介してトランジスタＱ
６１のベース端子及びエミッタ端子上の電圧を実効的に
一緒にクランプしているトランジスタＱ６３がターンオ
フすると、そのトランジスタがターンオフすることが許
容される。従って、トランジスタＱ６１のコレクタへ接
続されているライン２３Ｅが低ヘプルされる。

ＰＮＰエンハンスメントブロック３３内のトランジスタ
Ｑ４５の作用によってライン２４が低ヘトライブされる
別の結果は、ドライバ部分１１（及び１２）内の他のＮ
ＰＮトランジスタも迅速にターンオフされることである
。ライン２４は、第２図に示した差動増幅器部分ｌｏ内
のエミッタ結合したトランジスタＱ２．Ｑ３のコレクタ
電極へ接続されている。ライン２４上の電圧が低へ駆動
される（ショットキーダイオードＳ２を介して）と、ト
ランジスタＱ７のベース領域も低へ駆動される。入力デ
ータ端子１５上の論理状態がどんなものであろうと、ト
ランジスタＱ７が今やオフされる。ライン２ＬＡ、２１
Ｂを介して、トランジスタＱＩＯ，Ｑｌｌのベース領域
が接地へ結合され、且つトランジスタＱ１０を介して電
流が流れないので、第２出力トランジスタＱ１２のベー
ス領域も実効的に接地へ結合される。これらのＮＰＮト
ランジスタはスイッチオフされる。

１汲飢囮皿分 ドライバ回路１１．１２が加熱することを防止する為に
、電流制限部分１４が設けられている６部分１４の好適
な構成の詳細を第５Ａ図に示しである。電流は２つの態
様で制限される。第１に、部分１４は、信号ライン上の
共通モード電圧が本回路から過剰な電流を引き出す時に
ドライバ部分１１．１２からの電流を制限する。第２に
１部分１４は、本回路の温度が所定の動作温度を越える
場合にドライバ部分１１．１２を介しての電流を完全に
ターンオフさせる。

第５Ａ図において、ドライバ部分１１（及び１２）と電
流制限部分１４との間の接続をより良く表す為にドライ
バ部分１１の一部を図示している。

ドライバ部分１１．１２は、出力トランジスタＱ１４の
コレクタ端子パノード７１において並列に接続されてい
る。換言すると、第２ドライバ部分１２の対応する出力
トランジスタのコレクタ端子はノード７１へ接続されて
おり、且つ該２つの部分はショットキーダイオード１６
を共有している。

然し乍ら、各部分１１．１２は、それ自身のミラー動作
用トランジスタＱ６４．検知トランジスタＱ６５、Ｑ６
６、及びセット・リセットラッチ３５を有している。該
２つのラッチ３５の出力端子は、ライン２５Ａへ接続さ
れているノード６８において共通接続されている。ライ
ン２５Ａは第４Ｂ図のＰＮＰエンハンスメントブロック
３３内のトランジスタＱ４６のベース端子へ接続されて
いる。係合ないしは付勢されると、ラッチ３５のいずれ
か１つがライン２５Ａを低ヘプルすることが可能であり
、トランジスタＱ４６をターンオフさせる。トランジス
タＱ４６は、全体的なライントライバ回路がオンである
場合に、通常オンであり、即ち端子１６上の信号は高で
ある。トランジスタＱ４６がスイッチオフされると、供
給電圧■ｃｃは、ライン２３Ｂに接続されているノード
７３と共に、そのトランジスタＱ４６のコレクタ端子を
高ヘプルする。

第３Ａ図に示した如く、ライン２３ＢはＰＮＰ電流源ト
ランジスタＱ１７のベース端子へ接続されている。トラ
ンジスタＱ１７のベース領域上の高電圧はそのトランジ
スタをターンオフさせる。

電流ドライバ部分１１．１２内の出力トランジスタＱ１
４をドライブする為に使用可能な唯一の電流は基準電流
ブロック３６から得られる。

第５Ａ図に示した電流制限器部分１４内のミラー動作用
トランジスタＱ６４はそのベース端子及びエミッタ端子
を夫々出力トランジスタＱ１４のベース端子及びエミッ
タ端子へ直接的に接続している。出力トランジスタＱ１
４を介しての電流は。

トランジスタＱ６４によって「ミラー」動作されるが、
該トランジスタ同士の寸法の差異の為にその大きさは１
／１２である。トランジスタＱ１４を介しての電流（ミ
ラー動作用トランジスタＱ６４を介して）は、一対のＰ
ＮＰ検知用トランジスタＱ６５．Ｑ６６によってモニタ
ーされる。トランジスタＱ６６は、そのエミッタを供給
電圧Ｖｃｃへ接続しており、そのベース端子を抵抗Ｒ１
１を介してトランジスタＱ６５のベース端子へ接続して
いる６　トランジスタＱ６６のエミッタはショットキー
ダイオードＳ２１を介して供給電圧Ｖｃｃへ接続されて
おり、トランジスタＱ６５のベース端子はミラー動作用
トランジスタＱ６４のコレクタ端子へ接続されている。

抵抗ＲＩＯがダイオードＳ２１をトランジスタＱ６４の
コレクタ端子へ接続している。

トランジスタＱ６５は、抵抗ＲＩＯを介しての電流によ
って出力トランジスタＱ１４を介しての電流の量を検知
する。トランジスタＱ１４を介しての電流が多ければ多
い程、抵抗ＲＩＯを介しての電流は一層多い。トランジ
スタＱ６５のベース・エミッタ接合は、抵抗Ｒ１０を介
しての電流の量に直接比例して順方向バイアスされる。

このことは、トランジスタＱ８５のコレクタ端子を介し
て一層多くの電流を出力させる。この電流は、３５内に
点線で包囲したセット・リセットラッチ３５に対しての
セット信号を供給する。

トランジスタＱ６６はラッチ３５ヘリセット信号を供給
する。トランジスタＱ６５の如く、トランジスタＱ６６
は、抵抗ＲＩＯを介しての電流の量に直接的に比例して
、そのコレクタ端子から電流を発生させる。

第５Ａ図に示したセット・リセットラッチ３５は６個の
ＮＰＮトランジスタＱ１００−０１０５を持っており、
その各々はそのエミッタ端子を直接的に接地へ接続させ
ている。トランジスタＱ６６のコレクタ端子へそのベー
ス端子を接続させているトランジスタＱ１００は、その
コレクタ端子を、抵抗を介して、供給電圧Ｖｃｃへ接続
しており、且つトランジスタＱ１０１のベース端子へ接
続している。トランジスタＱ１０１のコレクタ端子はト
ランジスタＱ１０３のコレクタ端子へ接続されている。

その端子は、又、４０にΩ抵抗によって供給電圧へ接続
されている。ＩＫΩの別の抵抗を介して、トランジスタ
Ｑ１０３のコレクタ端子がトランジスタＱ１０４のベー
ス端子へ接続されており、それもそのコレクタ端子を４
０にΩ抵抗を介して供給電圧へ接続している。同様に、
トランジスタＱ１０３はそのコレクタ端子をＩＫΩ抵抗
を介してトランジスタＱ１０５のベース抵抗へ接続して
いる。　トランジスタＱ１０５のコレクタ端子はライン
２５Ａへ接続されている。

検知用トランジスタＱ６５のコレクタ端子は、抵抗を介
してトランジスタＱ１０２のベース端子へ接続されてお
り、トランジスタＱ１０２のコレクタ端子は更にトラン
ジスタＱ１０３のベース端子へ接続されている。トラン
ジスタＱ１０３のベース端子もフィードバック経路によ
ってトランジスタＱ１０４のコレクタ端子へ接続されて
いる。

データ伝送の各サイクルの開始時において、出力トラン
ジスタＱ１４及び検知用トランジスタＱ６５、Ｑ６６を
介して電流は流れない。ラッチ３５内のトランジスタＱ
１００は、従って、オフであり、トランジスタＱ１０１
のベース端子上の電圧が高ヘプルされることを許容する
。トランジスタＱ１０１はオンであるこのことはトラン
ジスタＱｌ　０４のベース領域を低ヘプルして、トラン
ジスタＱ１０４をターンオフさせ、且つｌ−ランジスタ
Ｑ１０４のコレクタ端子は高ヘプルされる。トランジス
タＱ１０３のベース領域へのフィードバック経路によっ
て、そのトランジスタはターンオンされる６検知用トラ
ンジスタＱ６５からの電流がないと、トランジスタＱ１
０２もオフである。

説明した回路は今やラッチされ、且つトランジスタＱ１
０５へのベース端子上の電圧は低である。

トランジスタＱ１０５はオフであり、且つノード６８は
接地へ結合されない。

検知用トランジスタＱ６６から電流が流れ初めてトラン
ジスタＱ１００をターンオンし且つトランジスタＱ１０
１をターンオフしても、トランジスタＱ１０３−Ｑｌ０
５の状態は不変のままである。これらのトランジスタは
、ドライバ部分１１．１２内の出力トランジスタＱ１４
を介しての電流の大きさが検知用トランジスタＱ６５に
よって十分な電流を発生させる迄、ラッチされたままと
なる。何故ならば、そのトランジスタのベース・エミッ
タ接合は抵抗ＲＩＯを横断しての電圧によってバイアス
されるからである。所定の点において、トランジスタＱ
１０２はターンオンされる。トランジスタＱ１０２がオ
ンであると、トランジスタＱ１０３がターンオフされ、
トランジスタＱＩＯ４をターンオンさせる。トランジス
タＱ１０５のベース端子上の電圧が供給電圧によって高
ヘプルされると、トランジスタＱ１０５もターンオンさ
れる。ノード６８及びライン２５Ａは今や低ヘプルされ
、ラッチ３５はセットされる。ドライバ部分１１．１２
内のＰＮＰトランジスタＱ１７がターンオフされる。

検知用トランジスタＱ６６は、該リセット信号用の電流
を発生する。そのベース・エミッタ接合はショットキー
ダイオードＳ２１及び抵抗１０の両方によってバイアス
されるので、トランジスタＱ６６は通常電流を供給して
トランジスタＱ１００をオン状態に維持する。検知用ト
ランジスタＱ６は、該トランジスタがターンオフされ且
つトランジスタＱ１００へ電流が供給されない時に、リ
セット信号を発生する。このことは、入力端子１５（第
２図）におけるデータ信号が論理状態をスイッチする時
に、各データ遷移点において発生する０例えば、端子１
５における信号がドライバ部分１１から「１」即ち高信
号を発生させる場合、トランジスタＱ６６はオンである
。端子１５における信号がスイッチすると、ドライバ１
１が「０」即ち低信号を発生するとトランジスタＱ６６
はターンオフする。然し乍ら、注意すべきことであるが
、ドライバ部分１１から大きな電流を引き出させた条件
が相補的なドライバ部分１２からも大きな電流を引き出
す場合、その部分１２のセット・リセットラッチはその
ＰＮＰ電流源トランジスタＱ１７もターンオフさせる。

その電流は未だに制限されている。

過剰出力電流に対する保護の他に、本発明は熱保護ブロ
ック３９による過剰な温度に対する保護を持っている。

熱保護ブロック３９は、ドライバ回路が熱くなり過ぎる
とドライバ部分１１．１２をシャットダウン即ち停止さ
せる。ブロック３９は、信号経路２５の一部であるライ
ン２５Ｂ、２５Ｃ上を、イネーブル／ディスエーブル部
分１３へ信号を送って、ドライバ部分１１．１２をター
ンオフ（ディスエーブル）させる。

ブロック３９の詳細を第５Ｂ図に示しである。

ブロック３９において、一対のトランジスタＱ８４、Ｑ
８５がトランジスタＱ８７に関して配列されており、公
知の回路構成において温度に比例する電流を供給する。

並列具つダイオード接続されたトランジスタＱ８４、Ｑ
８５を介しての電流がＰＮＰトランジスタＱ８３を介し
て引き出される。

同一の量の電流が電流ミラー態様でトランジスタＱ８２
を介して引き出される。ショットキートランジスタＱ７
９−Ｑ８１はラッチを形成し、それは実際的にはヒステ
リシス増幅器であって、トランジスタＱ８２を介しての
電流に応答する。通常の動作において、トランジスタＱ
７４．Ｑ７５゜Ｑ７６は、トランジスタＱ７９−Ｑ８１
の状態に応じてターンオフ及びオンする。

検知用トランジスタＱ８４．Ｑ８５を介しての電流が所
定の大きさを越えると、トランジスタＱ７９−Ｑ８１は
ラッチされる。この時点において。

トランジスタＱ８２からの電流は、トランジスタＱ８１
のベース・エミッタ接合を順方向バイアスさせるのに十
分である。トランジスタＱ８１がオンであると、トラン
ジスタＱ８０はオフであり、且つトランジスタＱ７９は
オンである。トランジスタＱ７６はそのベース端子をト
ランジスタＱ７９のコレクタ端子へ接続しており、その
ベース端子が低ヘプルされるのでターンオフする。これ
と対照的に、２つの並列接続されたトランジスタＱ７４
、Ｑ７５はそれらのベース端子を高ヘプルし且つ該トラ
ンジスタはターンオンする。トランジスタＱ７４．Ｑ７
５のコレクタ端子が夫々信号ライン２５Ｂ、２５Ｃへ接
続されているので、ライン２５Ｂ、２５Ｃ上の電圧は低
である。

第４Ｂ図から理解されるが、ライン２５Ｂ、２５Ｃは、
夫々、増幅器ブロック３０内のトランジスタＱ３５と増
幅器ブロック３１内のトランジスタＱ５４の夫々のベー
ス端子へ接続されている。

熱保護ブロック３９が、過剰な温度に応答して、これら
のライン２５Ｂ、２５Ｃを低ヘプルすると、両方のトラ
ンジスタＱ３５及びＱ５４がカットオフされる。従って
、ライン２３Ａは高となり、第３Ａ図に示し且つ第３Ｃ
図に詳細に示した電流源ブロック３６のＰＮＰ電流源ト
ランジスタＱ１８からの電流をターンオフさせる。ＰＮ
Ｐイネーブルブロック３３内のトランジスタＱ４６がタ
ーンオフされるので、ライン２３Ｂも高となる。従って
、ドライバ部分１１．１２のＰＮＰ電流源トランジスタ
Ｑ１７もターンオフされる。ドライバ部分１１．１２は
ディスエーブルされ、出力端子１７．１８を横断して大
きなインピーダンスのみが現れる。

熱保護ブロック３９を介してのトランジスタＱ７７、Ｑ
７８は、パワーがターンオンされる場合の過渡的な状態
の間、ドライバ部分１１．１２をディスエーブルさせた
ままとする。Ｖｃｃがその＋５ｖへ上昇すると、トラン
ジスタＱ７７のベース端子は、分圧器として機能する２
０にΩ及び６０にΩの２つの抵抗によって低へ維持され
る。トランジスタＱ７７がオフであると、該トランジス
タのコレクタ端子と供給電圧との間に接続されている４
０にΩ抵抗を介して電流が流れることはない。

トランジスタＱ７７のコレクタ端子へ接続されているト
ランジスタＱ７８のベース端子が高ヘプルされ、且つト
ランジスタ０７８がターンオンされる。トランジスタＱ
７８はそのコレクタ端子をトランジスタＱ７６のベース
端子へ接続させる。従って、トランジスタＱ７６のベー
ス端子は、ターンオンされたトランジスタＱ７８によっ
て低ヘプルされる。トランジスタＱ７６がオフであると
、供給電圧ＶｃｃがＩＯＫΩ抵抗を介してトランジスタ
Ｑ７４、Ｑ７５のベース端子を高ヘプルする。

トランジスタＱ７４．Ｑ７５がターンオンし、且つライ
ン２５Ｂ、２５Ｃが低ヘプルされて、前述した如く、ド
ライバ回路１１．１２をディスエーブルさせる。

Ｖｃｃが安定化し且つ完全に＋５ｖへ復帰すると、トラ
ンジスタＱ７７のベース端子上の電圧が十分に上昇して
該トランジスタをターンオンさせる。

トランジスタ０７８がターンオフされ、トランジスタＱ
７６がターンオンされる。その結果、ライン２５Ｂ、２
５ＧがトランジスタＱ７７ｙＱ７８の作用から解放され
る。本回路のその他の部分は干渉することなく動作する
。

熱保護ブロック３９はＰＮＰ電流源トランジスタの１つ
のみ、即ちトランジスタＱ１７、をシャットダウンする
為に使用することが可能であるが、ここにおける実施例
においては、ドライバ部分１１．１２を介しての全ての
電流をシャットダウンさせる。このことは、１つを越え
た数のドライバ回路が集積回路上に組み込まれる場合に
非常に有用である。複数個のドライバ回路（対応するド
ライバ部分１１．１２と共に）を介しての電流が集積回
路を過剰に加熱する場合、ドライバ回路の各々のイネー
ブル／ディスエーブル部分１３による全てのドライバ回
路の完全なシャットダウンは集積回路を熱によって損傷
されることから保護することを確実とする。

従来の熱保護構成はオシレーション即ち振動の問題があ
った。シャットダウンが発生しより少ない電力が散逸さ
れると、回路が所望により冷却する。次いで、該シャッ
トダウン回路が離隔されると、回路は加熱される。再度
、シャットダウンが発生し、同様の動作が繰返し行なわ
れる。

本発明の熱保護ブロック３９はこの振動を回避している
。トランジスタＱ７９はそのベース領域をトランジスタ
Ｑ８０のコレクタ端子へ接続しており、それは又トラン
ジスタ７９のベース端子へ接続されている。このフィー
ドバック構成はヒステリシス効果を発生させ、トランジ
スタＱ８１は、トランジスタＱ８２からの電流が当初ト
ランジスタＱ８１をターンオンさせたレベル未満に降下
した後においてもオン状態を維持する。トランジスタＱ
７９−０８１は、トランジスタＱ８２からの電流がトラ
ンジスタＱ８１をオン状態に維持することが不可能な程
度に低下する迄、ラッチされている。この点において、
トランジスタＱ８４−Ｑ８５によって検知される温度は
トリガ一温度よりもかなり低く、振動の発生は防止され
る。

同様に、セット・リセットラッチ３５及び検知用トラン
ジスタＱ６５、Ｑ６６を具備する前述した電流制限器回
路における振動も回避される。出力トランジスタＱ１４
を介しての電流は変動する場合があっても、データ遷移
点（又は回路がディスエーブルされる）でラッチ３５が
リセットされる迄、電流は制限される。

別の電流制限器部分１４を第６Ａ図に示しである１回路
内の要素が第５Ａ図の図面中のものと同一の機能を達成
するものは、同一の参照符号を付しである。

この別の電流制限器部分の場合、ドライバ部分１１（及
び１２）内の電流は直接的にモニターされる。抵抗ＲＩ
Ｏは、ショットキーダイオード８１６とノード７１との
間の出力トランジスタＱ１４を介しての電流の経路内に
直接存在している。

第５Ａ図のミラー動作用トランジスタＱ６４は必要では
なく、検知用トランジスタＱ６５．Ｑ６６はそれらのベ
ース・エミッタ接合を、夫々、抵抗ＲＩＯ１及び抵抗Ｒ
ＩＯとダイオードＳ１６を横断して接続させている。

注意すべきことであるが、相補的ドライバ部分１２の対
応する出力トランジスタは、第５Ａ図に関して説明した
如く、ドライバ部分１１の出力トランジスタＱ１４へ並
列接続されている。検知用トランジスタＱ６５．Ｑ６６
は、ドライバ部分１１．１２のいずれかを介しての出力
電流をモニターしているので、最初の電流制限器構成に
おけるセット・リセットラッチ３５に対して必要とされ
た二重回路構成は存在しない。

この別構成の電流制限器は、前述したものと同一の態様
で動作する。出力トランジスタ１４を介しての増加した
電流が、抵抗ＲＩＯを横断して増加し電圧を発生させ、
且つライン２２Ａ、２２Ｂ上の電圧差も増大する。電流
の増加が十分に大きいと、ＰＮＰ検知用トランジスタＱ
６５、Ｑ６６の両方がターンオンされる。次いで、ＮＰ
ＮトランジスタＱ６８、Ｑ７０が夫々ターンオンされ、
且つこれら２つのトランジスタを介しての合成電流がダ
イオード接続されたトランジスタＱ７１を介して通過す
る。トランジスタＱ７２は電流ミラー態様でトランジス
タＱ７１へ接続されており、従ってトランジスタＱ７１
と同一の量の電流がト・ランジスタＱ７２を介して引き
出される。トランジスタＱ７２からの電流はノード６６
においてヒステリシス増幅器３７へ供給される。図示し
た如く、ノード６６における入力電圧が、トランジスタ
の順方向バイアスされたベース・エミッタ接合を横断し
ての電圧である基準電圧Ｖｂｅを越えると。

増幅器３７はラッチする。

トランジスタＱ６５．Ｑ６６の両方がターンオンされる
と、ノード６６を介しての電流は十分に大きくなり、Ｖ
ｂｅよりも大きな電圧をＩＯＫΩ抵抗Ｒ５を横断して発
生させる。増幅器３７はオンにラッチし、それは、次い
で、トランジスタＱ７８のベース端子へ電流を供給する
。両方の検知用トランジスタがオフとなる迄、増幅器３
７はオン状態にラッチされたままである。ＩｇＩ幅器３
７は、増幅器３７への入力ツードロ６へ接続されている
エツジパルス発生器３８からの各負パルスでアンラッチ
し且つそれ自身を離脱させる。該発生器３８は、入力端
子１５におけるデータ信号の各遷移において負パルスを
発生する。

一層オンすると、トランジスタＱ７３はライン２５上の
電圧を低ヘプルする。ライン２３Ｂ上の電圧は、その際
に、高となり、ドライバ部分１１．１２内のＰＮＰ電流
源トランジスタＱ１７をターンオフさせる。トランジス
タＱ１４を介しての出力電流としてより少ない電流が得
られ、且つ該電流は制限されている。

ヒステリシス増幅器３７をターンオンさせる為に２つの
検知用トランジスタの電流を必要とし且つ増幅器３７を
アンラッチさせる為に両方の検知用トランジスタを必要
とする構成は、高出力電流に関する前述した振動の問題
を回避している。引き出される出力電流は、出力電流を
増加させる為にＰＮＰ電流源トランジスタＱ１７が再度
ターンオンされる前に、増幅器３７のトリガ一点未満へ
かなり降下せねばならない。

ヒステリシス増幅器３７の詳細は第６Ｂ図に示しである
。エツジパルス発生器３８は、データ入力信号の各上昇
又は下降エツジで食面パルスによって増幅器３７を解放
させる。エツジパルス発生器の詳細は第６Ｃ図に示しで
ある。ヒステリシス増幅器３７は、ドライバ部分１１．
１２をディスエーブルさせることによっても解放させる
ことが可能である。即ち、ゼロ出力電流は増幅器のラン
チを解放させる。

第６Ｂ図におけるヒステリシス増幅器３７は、トランジ
スタＱ９０のベース端子へ接続されている六カッードロ
６を持っている。トランジスタＱ９ｏ及びトランジスタ
Ｑ９１は、それらのエミッタ端子を接地接続しており且
つそれらのコレクタ端子を２０にΩ抵抗を介してＶｃｃ
供給電圧へ接続している。トランジスタＱ９０のコレク
タ端子も、トランジスタＱ９１のベース端子へ直接的に
接続されており、且つトランジスタＱ９１のコレクタ端
子は抵抗を介してトランジスタＱ９０のベース端子へ帰
還して接続されている。増幅器は、ノード６６における
入力信号がＶｂｅよりも一層高い場合に、ターンオンし
且つラッチする。この様な電圧は、ベース端子と接地と
の間のＩＯＫΩ抵抗を横断して、２つの検知用トランジ
スタＱ６５．Ｑ６６からの合成電流によってトランジス
タＱ９０のベース端子において発生される。トランジス
タＱ９０はトランジスタＱ９１をターンオフさせる。

トランジスタＱ９１のコレクタ端子（ノード６７）にお
ける電圧は高であり、トランジスタＱ７３はターンオン
される。

ノード６７はトランジスタＱ９０のベース端子へ帰還し
て結合され、従って本回路は今やラッチされる。ノード
６６における当初の入力電圧は降下する場合が成るが、
フィードバック回路はトランジスタＱ９０のベース端子
を高状態に維持する。

フィードバック回路が入力電圧の降下に対する補償を行
なうことが不可能となる前に、入力信号がＶｂｅよりも
かなり下方へ降下せねばならない。次いで、トランジス
タＱ９０がターンオフし、且つ増幅器３７がアンラッチ
即ちラッチ解除される。

第６Ｃ図はエツジパルス発生器ブロック３８の回路図を
示している。トランジスタＱ９３、Ｑ９６のベース端子
はドライバ部分１１．１２の各々からライン２１Ａへ接
続されている。これらの部分１１．１２が論理状態をス
イッチすると、ブロック３８はノード６６において食肉
パルスを発生する。

第６Ｄ図は、ブロック３８の動作回路の一部を示してい
る。ブロック３８の動作において積極的に使用されてい
る寄生コンデンサを点線で示しである。第６Ｅ図は、該
回路の種々のノードにおける電圧信号を示している。勿
論、トランジスタＱ９２のベース端子における正の電圧
スパイクは、トランジスタＱ９２がターンオフ及びオン
される場合にノード６６において対応する負のスパイク
を発生させる。

注意すべきことであるが、ドライバ部分１１．１２も、
出力端子１７が高ヘプルされると電流が制限される様に
構成されている６第３Ａ図に示した如く、トランジスタ
Ｑｌｌのベース端子は、トランジスタＱ１３、ショット
キーダイオードＳ１５、図示した抵抗からなる副回路に
よって、コレクタ端子上の電圧変動の影響から離脱され
る６従って、第２出力トランジスタＱ１２は、端子１７
上の高電圧とは独立的に、出力端子１７を介して一定の
出力電流を引き出す６ 以上、本発明の具体的実施の態様に付いて詳細に説明し
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である１例えば、上の
説明においては、ＰＮＰトランジスタに対してバイポー
ラトランジスタを迅速にターンオン及びターンオフする
技術に付いて説明したが、本発明はＮＰＮトランジスタ
に関しても同様に適用可能であることは勿論である。更
に、上の説明においては、ライントライバ回路に適用し
た場合に付いて説明したが、本発明はその他の分野の装
置において使用することも可能である。更に１例えば抵
抗等の種々の回路要素に対しての特定の値は例示的なも
のであって、本発明の適用条件に応じて種々の値を取り
えるものであることを理解すべきである。

【図面の簡単な説明】

第１図は本発明の概略的な回路図を種々のセクション即
ち部分に分割した状態を示すブロック図、第２図は本発
明の差動増幅器部分を示した回路図、第３Ａ図は本発明
のドライバ部分を示した回路図、第３Ｂ図はデータが伝
送される場合のドライバ部分の種々の点における電圧信
号を示した波形図、第３Ｃ図はドライバ部分内の基準電
流源ブロックの詳細を示した回路図、第４Ａ図は第１図
に示したイネーブル／ディスエーブル部分の概略構成を
示したブロック図、第４Ｂ図は第４Ａ図中の種々のブロ
ックの詳細な構成を示した回路図、第５Ａ図は第１図に
示した回路制限器部分を示した回路図、第５Ｂ図は第５
Ａ図に示した熱停止ブロックの詳細な構成を示した回路
図、第６Ａ図は第１図に示した電流制限器部分の別の構
成を示した回路図、第６Ｂ図は第６Ａ図に示したヒステ
リシス増幅器の詳細な構成を示した回路図、第６Ｃ図は
第６Ａ図に示したエツジパルスブロックの詳細な構成を
示した回路図、第６Ｄ図はエツジパルスブロックの動作
特徴の幾つかを示した第６Ｃ図の回路の詳細な構成を示
した回路図、第６Ｅ図は第６Ｃ図のブロックの種々の点
においての電圧信号によるエツジパルスブロックの動作
を示した波形図。 である。 （符号の説明） １０：増幅器セクション １１．１２：ドライバセクション １４：電流制限器セクション １５．１６：入力端子 １７．１８：出力端子 特許出願人　　　　フェアチャイルド　セミコンダクタ
　コーポレーショ ン ４−、ノ、ｌ

Claims (1)

1. 【特許請求の範囲】 １、信号源から出力端子を介してライン上へデジタル信
   号を駆動する駆動回路において、前記出力端子へ接続し
   たエミッタ端子と第１電流源へ接続したベース端子と第
   １電圧供給源へ結合したコレクタ端子とを持った出力ト
   ランジスタ、前記出力トランジスタの前記ベース端子へ
   接続したエミッタ端子と第２電流源へ接続したベース端
   子と前記第１電圧供給源へ結合したコレクタ端子とを持
   った第２トランジスタ、前記出力端子と前記出力トラン
   ジスタの前記ベース端子と前記第２トランジスタの前記
   ベース端子とに接続されており且つ前記信号源からのデ
   ータ信号に応答して前記出力端子及び前記出力トランジ
   スタと第２トランジスタの前記ベース端子を接地へ結合
   させたり且つ接地から離脱させたりするスイッチング手
   段、前記出力トランジスタの前記ベース端子へ接続され
   ており且つ第１インピーダンス手段を介して前記第２ト
   ランジスタの前記ベース端子へ接続されており前記第２
   トランジスタの前記ベース端子への電圧を上昇させて前
   記出力トランジスタ及び第２トランジスタのスイッチオ
   ン時間を減少させる容量手段、を有することを特徴とす
   る駆動回路。 ２、特許請求の範囲第１項において、前記第１インピー
   ダンス手段と前記第２電流源との間に接続して第２イン
   ピーダンス手段が設けられていることを特徴とする駆動
   回路。 ３、特許請求の範囲第１項において、第３トランジスタ
   が設けられており、前記第３トランジスタは、前記第１
   及び第２インピーダンス手段の間のノードへ接続されて
   いるエミッタ端子と、前記第２電流源へ接続されている
   ベース端子と、前記第２トランジスタのコレクタ端子へ
   接続されているコレクタ端子を持っていることを特徴と
   する駆動回路。 ４、特許請求の範囲第３項において、前記第１インピー
   ダンス手段のインピーダンスは前記第２インピーダンス
   手段のインピーダンスよりもかなり小さいことを特徴と
   する駆動回路。 ５、特許請求の範囲第３項において、前記スイッチング
   手段は、接地へ結合されたエミッタ端子と、第１整流手
   段を介して前記第２トランジスタの前記ベース端子へ接
   続されているコレクタ端子と、前記信号源へ接続されて
   いるベース端子とを持った第４トランジスタを有するこ
   とを特徴とする駆動回路。 ６、特許請求の範囲第５項において、前記スイッチング
   手段は、接地へ結合したエミッタ端子と、第２整流手段
   及び第３インピーダンス手段を介して前記第２トランジ
   スタの前記ベース端子へ接続されているコレクタ端子と
   、前記信号源へ接続されているベース端子とを持った第
   ５トランジスタを有することを特徴とする駆動回路。 ７、特許請求の範囲第６項において、前記スイッチング
   手段は、接地へ結合したエミッタ端子と、第３整流手段
   を介して前記出力端子へ接続されているコレクタ端子と
   、前記第４トランジスタの前記エミッタ端子へ接続され
   ているベース端子を持った第６トランジスタを有するこ
   とを特徴とする駆動回路。 ８、特許請求の範囲第１項において、前記出力トランジ
   スタ、第２トランジスタ及び第３トランジスタはＰＮＰ
   トランジスタであって、その各々はベース領域とコレク
   タ領域とをショットキーダイオードによって接続させて
   いることを特徴とする駆動回路。 ９、デジタル論理回路において、出力端子へ接続したエ
   ミッタ端子と第１電流源へ接続したベース端子と第１電
   圧供給源へ結合したコレクタ端子とを持った第１トラン
   ジスタ、前記第１トランジスタの前記ベース端子へ接続
   したエミッタ端子と第２電流源へ接続したベース端子と
   前記第１電圧供給源へ結合したコレクタ端子とを持った
   第２トランジスタ、前記出力端子と前記第１トランジス
   タの前記ベース端子と前記第２トランジスタの前記ベー
   ス端子とに接続されており信号源からのデジタル論理信
   号に応答して前記第１トランジスタの前記エミッタ及び
   ベース端子と前記第２トランジスタの前記ベース端子と
   を第２電圧供給基準へ結合させたりそれから離脱させた
   りするスイッチング手段、前記出力トランジスタの前記
   ベース端子へ接続されると共に第１インピーダンス手段
   を介して前記第２トランジスタの前記ベース端子へ接続
   されており前記第１トランジスタがターンオンする際に
   前記第１及び第２トランジスタの前記ベース端子への電
   圧を上昇させて前記第１及び第２トランジスタのスイッ
   チオン時間を減少させる容量手段、を有することを特徴
   とするデジタル論理回路。 １０、特許請求の範囲第９項において、前記第１インピ
   ーダンス手段と前記第２電流源との間に接続して第２イ
   ンピーダンス手段が設けられていることを特徴とするデ
   ジタル論理回路。 １１、特許請求の範囲第１０項において、第３トランジ
   スタが設けられており、前記第３トランジスタは、前記
   第１及び第２インピーダンス手段の間のノードへ接続さ
   れているエミッタ端子と、前記第２電流源へ接続されて
   いるベース端子と、前記第２トランジスタの前記コレク
   タ端子へ接続されているコレクタ端子とを持っているこ
   とを特徴とするデジタル論理回路。 １２、特許請求の範囲第１１項において、前記第１イン
   ピーダンス手段のインピーダンスは前記第２インピーダ
   ンス手段のインピーダンスよりもかなり小さいことを特
   徴とするデジタル論理回路。 １３、特許請求の範囲第１２項において、前記スイッチ
   ング手段は、接地へ結合されているエミッタ端子と、第
   １整流手段を介して前記第１トランジスタの前記ベース
   端子へ接続されているコレクタ端子と、前記信号源へ接
   続されているベース端子と持った第４トランジスタを有
   することを特徴とするデジタル論理回路。 １４、特許請求の範囲第１３項において、前記スイッチ
   ング手段は、前記第２電圧供給源へ結合されているエミ
   ッタ端子と、第２整流手段及び第３インピーダンス手段
   を介して前記第２トランジスタの前記ベース端子へ接続
   しているコレクタ端子と、前記信号源へ接続されている
   ベース端子とを持った第５トランジスタを有することを
   特徴とするデジタル論理回路。 １５、特許請求の範囲第１４項において、前記スイッチ
   ング手段は、前記第２電圧供給源へ結合したエミッタ端
   子と、第３整流手段を介して前記第１トランジスタの前
   記エミッタ端子へ接続されているコレクタ端子と、前記
   第４トランジスタの前記エミッタ端子へ接続されている
   ベース端子とを持った第６トランジスタを有することを
   特徴とするデジタル論理回路。 １６、特許請求の範囲第９項において、前記第１トラン
   ジスタ、第２トランジスタ、及び第３トランジスタはＰ
   ＮＰトランジスタであり、その各々はそのベース領域及
   びコレクタ領域をショットキーダイオードで接続させて
   いることを特徴とするデジタル論理回路。