JPS63190421A - 無振動短絡保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技監分更 本発明は、バイポーラデジタル論理回路に関するもので
あって、更に詳細には、信号ライン上のデジタル信号を
駆動するバイポーラ集積回路に関するものである。

従来挟先 デジタル論理回路において、所望の動作特性は、１つの
論理状態から別の論理状態への高スィッチング速度であ
る。然し乍ら１例えば電力散逸等のその他の要求が高速
度の構成に拘束を与えることがある。デジタル信号伝送
はこの様な拘束を与えるものであり、高伝送速度は、論
理信号を送信したり受信したりする論理回路に対して高
スィッチング速度を要求する。

データ伝送の１つのタイプは、差動データ伝送であり、
その場合２つの信号ライン間における電圧レベル差が伝
送される信号を形成する。差動データ伝送は１通常、長
距離に渡って１００ｋｉｌｏｂａｕｄ以上のデータ伝送
速度の場合に使用される。ノイズ信号は接地レベル電圧
をシフトさせ且つ共通モード電圧として現れる。従って
、ノイズの有害な影響は実質的に減少される。

この様なデータ伝送を標準化させる為に、種々の基準が
発表されている。これらの基準は解消されねばならない
問題を提起する。

例えば、この様な基準の１つは、推奨基準４２２、Ｒ３
４２２であり、それはアメリカ電子業界（ＥＩＡ）によ
って定められている。この基準はツイストペア型の信号
ライン上を最大１千万ｂａｕｄ迄のデータ速度を許容す
る。ドライバ回路、即ちライン上に信号を供給する回路
は、１００Ω抵抗で終端するツイストペアライン上で２
ｖの最小差動信号を伝送可能でなければならない。

この要求は、集積回路に対して通常使用されている供給
電圧である例えば＋５ｖ等の接地にかなり近い供給電圧
によって回路が駆動される場合に、ドライバ回路に固壁
な拘束を課している。ドライバ回路は、供給電圧と接地
との間において５ｖ差の中で２ｖのスイング即ち振れに
おいてスイッチ動作せねばならない。ドライバ回路のス
イッチング速度は、高状態を維持して高速度のデータ伝
送を可能とさせるものでなければならず、且つドライバ
回路はデジタル信号を信号ライン上に駆動させる為に大
きな電流を取り扱うことが可能でなければならない。

Ｒ５４２２に関連する別の問題は、ツイストペアは、複
数個のドライバや、信号源が取付けられたバスとして使
用されることが屡々ある。複数個のドライバが共通バス
へ接続される場合、１つのドライバのみが一度にデータ
を伝送することが可能であるに過ぎない。残りのドライ
バは、バスに負荷を与えない様に高インピーダンス状態
になければならない。バスシステムに接続されているド
ライバ出力端子において大きな正及び負の共通モード信
号が現れる場合があるので、広い共通モード電圧範囲に
渡って高インピーダンスを維持すること及びドライバに
電力が供給されているか否かに拘らずに独立的であるこ
とが望ましい。

更に別の問題は、ドライバ回路を介しての過剰な電流が
流れる可能性である。複数個のドライバ回路がバスに接
続されていると、異なったドライバ回路が異なった電圧
レベルで接地されることがある。このことは、これらの
回路の１つを越えたものが同時にバスを介して通信をし
ようとすると。

ドライバ回路の出力端子において共通モード電圧におい
て差を発生する。この電圧差は該ドライバ回路を介して
ＤＣ電流を発生させる。電流が何等かの方法で制限され
ない限り、ＤＣ電流が該回路の温度を非常に高くさせて
ドライバ回路が損傷される場合があり、それは集積回路
にとってよくある危険性である。

更に、共通モード電圧差によって不所望の熱が発生され
ることがあり、熱がその他の方法によって発生されるこ
ともある。ドライバ回路は過剰な熱から保護されるべき
である。

目　　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、単一＋５Ｖ供給電圧
及び接地で動作するバイポーラ集積回路ライントライバ
を提供することを目的とする。

構成 本発明では、電圧における振れは５ｖに対して相対的に
大きく、且つ高スィッチング速度が維持されている。こ
れらの高スィッチング速度は、出力トランジスタのベー
ス端子と、該出力トランジスタのベース端子へ接続させ
たエミッタ端子をもった第２トランジスタのベース端子
との間に結合されているフィードバックコンデンサによ
って達成されている。該コンデンサ上に蓄積される電荷
は、該出力トランジスタのエミッタ端子へ接続されてい
る出力端子を、該出力トランジスタがターンオンされる
時に、非常に迅速に高へプルすることを助けている。

高スィッチング速度は、又、該出力トランジスタ用の電
流源として使用されるＰＮＰトランジスタのターンオン
時間及びターンオフ時間をスピードアップ即ち高速化さ
せる為の技術によって達成されている。フィードバック
コンデンサ技術は、該ＰＮＰトランジスタのベース領域
へ及びそこからの過渡的な電流サージに対して使用され
ている。

別のトランジスタ電流オーバードライブ技術も、ＰＮＰ
トランジスタをターンオンさせる為に使用されている。

この様な瞬間的な電流サージは、又、ＮＰＮトランジス
タをターンオフさせる為に使用されている。

更に、本発明は、パワー即ち電力がオフであるか又はオ
ンであるかに拘らず、−７Ｖから＋１２Ｖの共通モード
電圧範囲に渡って高インピーダンス出力を提供する。こ
のことは、何等の認知し得る速度における犠牲を伴うこ
となしに達成され、ドライバ回路は２０ナノ秒の最大の
遅延時間を持つに過ぎない。ライス（上昇）及びフォー
ル（下降）時間は２０ナノ秒未満であり、且つデータ伝
送速度は１ｏメガｂａｕｄ以上である。

更に、本発明は、回路を、共通モード電圧差及び加熱か
ら保護する電流制限回路を持っている。

出力トランジスタへの２つの電流源の一方が電流制限回
路によって制御され、該回路は出力トランジスタを介し
ての電流及びライントライバ回路の温度に応答する。電
流制限回路は、過剰な出力電流又は過剰温度に応答して
、電流源をターンオフさせる。出力電流及び温度に関し
ての振動を回避する為に特別の技術を使用している。

失庭叢 第１図は１本発明のライントライバ回路の概略構成を示
している。本ライントライバ回路を種々の部分への分割
することによって、本発明の種々の特徴を理解すること
を容易とさせている。然し乍ら、注意すべきことである
が、本ライントライバ回路の種々の部分への分割は幾分
任意的なものであり、多くの場合に、特定の要素を１つ
の分割部分又は別の分割部分へと分解することは困難な
ものである。

本発明のライントライバ回路の一般的な動作は、入力端
子１５におけるデジタル信号を、出力端子１７．１８に
おいて真の信号及び相補的な信号へ伝送することである
。出力端子１７及び１８上の信号間の電圧差が差動信号
を形成する。

本発明は差動増幅器部分１０を具備しており、それは入
力端子１５において受け取られたデータ信号から真信号
及び相補的信号を発生する。差動増幅器部分１０からの
信号は、信号経路２１によって、第１ドライバ部分１１
へ送られる。第１ドライバ部分１１は、出力端子が接続
されるべき信号ライン上に与えるのに適した条件におい
て出力端子１７において１組の信号を発生し、即ちドラ
イバ部分１１は信号ライン上の出力信号を「ドライブ」
する。

同様に、第２ドライバ部分１２は、出力端子１８を介し
て相補的な組の信号を伝送する為に、差動増幅器部分１
０からの相補的信号を受け取る。

本発明の別の部分は、ドライバ部分１１．１２をターン
オン及びターンオフさせるイネーブル／ディスエーブル
部分１３である。部分１３は、入力端子１６によって受
け取られるイネーブル／ディスエーブル信号によって制
御される。高データ伝送速度を可能とする為に、イネー
ブル／ディスエーブル部分１３がドライバ部分１１．１
２を極めて迅速にターンオフ及びオンさせる。ドライバ
部分１１．１２及び部分１３との間の通信は、信号経路
２３上を通過する。第２ドライバ部分１２はドライバ部
分１１と同一であり且つ同一の態様で接続されているの
で、第２ドライバ部分１２とイネーブル／ディスエーブ
ル部分１３及び本ライントライバのその他の部分との間
の信号経路には符号を付していない。

電流制限部分１４は、差動増幅器部分１０及び信号経路
２１．２２上の第１及び第２ドライバ部分１１．１２か
らの信号に応答する。電流制限部分１４は、出力端子１
７．１８を介して及びドライバ部分１１．１２を介して
の電流を制限すべく機能する。このことは１本発明のド
ライバ回路が加熱したり又破壊したりすることを防止す
る。

蓋見境校塁皿分 ゛　第２図を参照すると、差動増幅器部分１１は一対の
エミッタ結合型ショットキートランジスタＱ２、Ｑ３を
具備していることが理解される。両方のエミッタ端子は
、電流源（より特定的には、電流シンク）であるトラン
ジスタＱ４へ接続されている。端子１５上のデータ信号
は、トランジスタＱ１をターンオフ及びオンさせて、ト
ランジスタＱ２又はＱ４を介してトランジスタＱ４を介
しての電流をシャントする。データ信号が高、即ち論理
「１」である場合、ショットキートランジスタＱ２のベ
ースへの電圧は高であり、該トランジスタをターンオン
させる。一方、トランジスタＱ３はオフであり、その際
にトランジスタＱ７のベースを高とさせ、その際にその
トランジスタをターンオンさせる。従って、信号経路２
１を形成するライン２１Ａ、２１Ｂ上の信号は高である
。一方、トランジスタＱ６から第２ドライバ部分１２へ
の信号は低である。

データ入力端子１５上の低、即ち論理ｒＯＪ信号は、ド
ライバ部分１１．１２へ反対の信号を発生する。

増幅器部分１０のスイッチング時間を高速化する為に、
図面中に示した如きＱ２及びＱ３等の多くのトランジス
タは所謂ショットキートランジスタである。この様なト
ランジスタは、そのベース・コレクタ接合を横断してシ
ョットキーダイオードを持っており、該トランジスタが
ターンオンされる場合にそれが完全に飽和することを防
止している。このことは、該トランジスタのターンオフ
時間を低下させている。ショットキートランジスタは、
差動増幅器１０の他に、迅速なスイッチング時間とする
為に、本ドライバ回路のその他の部分においても設けら
れている。

注意すべきことであるが１両方のトランジスタＱ２．Ｑ
３のコレクタ端子は、イネーブル／ディスエーブル部分
１３からライン２４へ接続されている。ライン２４上の
信号は、ドライバ部分１１．１２内のＮＰＮトランジス
タのターンオフを高速化させる。この動作に付いては後
に詳述する。

−巳ｌイ２９艷氷 ドライバ部分１１．１２の各々を第３Ａ図に示しており
、それはドライバ部分１１の特定の詳細を示している。

トランジスタＱ１４は、トランジスタＱ１４のエミッタ
端子へ接続されている出力端子１７に対しての出力トラ
ンジスタである。それがターンオンされると、トランジ
スタＱ１４は。

出力端子１７に接続されている信号ライン上の電圧を高
即ち論理「１」ヘプルする。トランジスタＱ１４も、信
号ラインへの出力電流を取り扱う為に十分に大きなもの
である。トランジスタＱ１５゜Ｑ１６は、後述する如く
、出力トランジスタＱ１４をターンオンすることを助け
る。ＰＮＰトランジスタＱ１７−Ｑ１９は、ドライバ部
分１１用の電流源トランジスタである。トランジスタＱ
１８゜Ｑ１９は、第３Ｃ図に詳細を示した一層複雑な基
準電流源ブロック３６を象徴的に表している。ＮＰＮト
ランジスタＱ１０−Ｑ１２は、増幅器１゜からのライン
２１Ａ、Ｂ上の信号に応答して、ドライバ部分１１の論
理状態を一方の状態から別の状態ヘスイッチさせる。

差動増幅器部分１０からのライン２１Ａ、Ｂの各々は、
夫々、ドライバ部分１１のトランジスタＱＩＯ，Ｑｌｌ
のベース端子へ夫々接続されている。トランジスタＱＩ
Ｏのエミッタ端子は、トランジスタＱ１２のベース端子
へ接続されている。

該コレクタ端子は、一対のショットキーダイオードＳＩ
Ｏ，Ｓ１２を介して、トランジスタＱＩＯをトランジス
タＱ１４−０１６へ及びＰＮＰ電流源トランジスタＱ１
７−Ｑ１９へ接続させている。

トランジスタＱ１２は第２出力トランジスタである。シ
ョットキーダイオードＳ１４を介して、トランジスタＱ
１２のコレクタ端子が出力端子１７へ接続されており、
そのエミッタ端子は抵抗Ｒ５を介して接地へ接続されて
いる。

トランジスタＱＩＯのコレクタ端子は、ショットキーダ
イオード５ＩＯ１及び２つの抵抗Ｒ２及びＲ１の形態の
インピーダンス手段を介して、ＰＮＰ電流源トランジス
タＱ１７のコレクタ端子へ接続されている。一方、電流
源トランジスタＱ１８は、そのコレクタ端子を出力トラ
ンジスタＱ１４のベース端子へ接続している。そのトラ
ンジスタは、そのコレクタ端子を、ショットキーダイオ
ード８１６を介してＶｃｃ供給電圧へ接続している。

その他のトランジスタＱ１５．Ｑ１６及びコンデンサＣ
１は、出力トランジスタＱ１４のターンオン動作を高速
化させる。トランジスタＱ１５のエミッタ端子は、トラ
ンジスタＱ１４のベース端子へ接続されており、且つト
ランジスタＱ１５のコレクタ端子はショットキーダイオ
ードＳ１９によってＶｃｃ供給電圧へ接続されている。

トランジスタＱ１５のベース端子は、ショットキーダイ
オ−ドＳ１０と抵抗Ｒ２の間のノード６０へ接続されて
いる。

トランジスタＱ１６は、そのコレクタ端子をトランジス
タＱ１５のコレクタ端子と並列に接続しており、トラン
ジスタＱ１６のベース端子はＰＮＰトランジスタＱ１７
のコレクタ端子へ接続しており、又そのエミッタ端子は
抵抗Ｒ１とＲ２の間のノード６２へ接続している。

容量Ｃ１は、一方の端子を出力トランジスタＱ１４のベ
ース端子へ接続している。容量Ｃ１の他方の端子はノー
ド６２へ接続している。

差動増幅器部分１ｏがライン２１Ａ、２１Ｂ上に高信号
を発生する場合、トランジスタＱＩＯ−Ｑ１２はターン
オンされる。電流がＮＰＮトランジスタＱ１４−Ｑｌ６
からシャントされて取り除かれ、それらのトランジスタ
はオフ状態を維持する。トランジスタＱＩＯがオンであ
ると、電流源ＰＮＰ　トランジスタＱ１７からの電流は
、大きな出力トランジスタＱ１２を介して接地へ送られ
る。

同様に、トランジスタＱｌｌがオンであると、電流源ト
ランジスタＱ　１．８からの電流は接地へ指向され、又
トランジスタＱＩＯを介してトランジスタＱ１２のベー
ス端子へ指向される。

第２出力トランジスタＱ１２がオンであると、出力端子
１７がショットキーダイオードＳ１４を介して接地へ結
合される。出力端子１７において低論理信号が得られる
。

一方、入力端子１５へのデータ入力信号が低であると、
差動増幅器１０からのドライバ部分１１への信号は低で
ある。これらの低電圧は、トランジスタＱＩＯ−Ｑ１２
をターンオフさせ、且つ電流がトランジスタＱ１４−Ｑ
１６のベース領域内へ流れ初めてそれらをターンオンさ
せる。出力トランジスタＱ１４がターンオンして、出力
端子１７における電圧を高、即ち論理「１」レベルへ上
昇させる。ドライバ部分１１は、出力端子上の電圧が非
常に迅速に上昇される様に構成されている。

然し乍ら、この所望の結果は、＋５ＶとＯ（接地）との
間の動作拘束条件内において発生する。

トランジスタＱＩ　０−Ｑｌ　２がオフであると、出力
端子１７が現在オンであるトランジスタＱ１４のエミッ
タ端子へ結合される。ＰＮＰトランジスタＱ１８からの
電流が、出力トランジスタＱ１４のベース端子へ流れる
。出力トランジスタＱ１４がオンであるので、出力端子
１７上の電圧は高即ち論理「１」である。

トランジスタＱ１４をターンオンさせ且つ出力端子１７
上の電圧を上昇させる動作において、コンデンサＣ１が
その役割を果たす。コンデンサＣ１は、トランジスタＱ
１５及びＱｌ４が迅速にターンオンされる様に、ノード
１６を高ヘプルするべくフィードバックの態様で接続さ
れている。ノード６２上の高電圧も、トランジスタＱ１
４．Ｑ１５のベース・エミッタ接続を介して出力端子１
７を高ヘプルする。（コンデンサＣ１の作用が無い場合
、出力端子上の電圧は一層ゆっくりと指数的に上昇する
。） トランジスタＱＩＯ−Ｑ１２がオンであると、フィード
バックコンデンサＣ１上に電荷が蓄積し、ノード６２は
トランジスタＱ１５のエミッタ端子よりも高電圧となる
。トランジスタＱ１４がターンオンを開始すると、トラ
ンジスタＱ１４のベース端子電圧が上昇し、従ってノー
ド６２における電圧はそれに対応して上昇する６ノード
６２が高でそのエミッタ端子が高であると、トランジス
タＱ１６がターンオフして、コンデンサＣ１からの電流
に対して高インピーダンス障壁を提供する。

該電流は抵抗Ｒ２を介して流れる。ノード６２上の電圧
上昇も、抵抗Ｒ２を高ヘプルし、従って抵抗Ｒ２を介し
ての電流がノード６０を充電させ、且つトランジスタＱ
１５のベース端子も充電させる。

一方、トランジスタＱ１５は、そのエミッタ端子からト
ランジスタＱ１４のベース端子へ電流をドライブし、更
にそのトランジスタをターンオンさせる。出力端子１７
における電圧は、最大電圧に到達する迄、迅速に上昇す
る。この点において、ノード６２における電圧は指数的
に下降を開始する。トランジスタＱ１４が完全にターン
オンされ且つ安定な状態に到達されると、トランジスタ
Ｑ１５がオフとなる６そのベース・エミッ°り接合は今
や逆バイアスされる。

Ｒ２は２．６にΩであり、一方Ｒ１は約３０にΩである
。Ｒ２はその選択した抵抗値を持っており、従ってそれ
はコンデンサＣ１からノード６゜へ放電する電流に対し
てあまり多きすぎるＲＣ時定数を形成することはない。

然し乍ら、Ｒ２は過剰な電流及び電力散逸を回避するの
に十分な大きさである。一方、Ｒ１は、トランジスタ０
１６だターンオフされると、このコンデンサＣ１からの
電流に対して高いインピーダンスを形成する。

第３Ｂ図は、入力信号から差動増幅器部分１０、更には
第３Ａ図に示したドライバ部分１１の出力信号へかけて
種々の点又は、ノードにおいての電圧変化を示している
。差動増幅器部分１０（第２図）において、ノード６９
はトランジスタＱ３のコレクタ端子及びトランジスタＱ
７のベース端子へ接続されている。ノード７０は、ドラ
イバ部分１１におけるトランジスタＱＩＯのコレクタ端
子へ接続されている（第３Ａ図）。ノード６０はトラン
ジスタＱ１５のベース端子と延在しており、一方ノード
６２は抵抗Ｒ１とＲ２との間に介在している。図示した
電圧は、本発明のこの特定の実施例に関するものである
。特に注意すべきことは、ノード６２における電圧が＋
６．３ｖに到達しており、それは供給電圧よりも１．３
ｖも高いということである。前述した如く、このことは
、トランジスタＱ１５及びＱ１４のベース・エミッタ電
圧降下を介して出力端子１７における電圧を迅速に上昇
させる。

第３Ｃ図は、第３Ａ図に示した基７１！電流源ブロック
３６の回路の詳細を示している。トランジスタＱ２４−
Ｑ２６の順方向バイアスしたベース・エミッタ接合が、
トランジスタＱ２６のエミッタ端子と接地との間に接続
されている抵抗を介して固定の基準電流ＩＲを形成する
。従って、トランジスタＱ２４を介して流れる電流はＩ
Ｒ／βである。トランジスタＱ２３は、カレントミラー
として、トランジスタＱ２４へ接続されている。トラン
ジスタＱ２３はトランジスタＱ２４のベース・エミッタ
接合面積の５倍のベース・エミッタ接合面積を持ってい
るので、トランジスタＱ２３のコレクタ端子からの電流
は５ＩＲ／βである。この電流は、コレクタ端子をＱ２
３のコレクタ端子へ接続しているトランジスタＱ２８を
介して流れる。

ノード５が低へバイアスされると、トランジスタＱ２８
のベース・エミッタ接合は順方向バイアスされ且つトラ
ンジスタＱ２３からの電流はトランジスタ０２８を介し
て流れる。トランジスタＱ２７はそのベース端子をトラ
ンジスタＱ２８のベース端子へ接続しており、又トラン
ジスタＱ２８のエミッタ端子とノード６５の間の抵抗値
と比較して、そのエミッタ端子とノード６５との間の抵
抗値は１／１０に過ぎない。従って、該トランジスタは
、トランジスタＱ２８の１０倍の電流を導通させる。

トランジスタＱ１８からの電流に関する制御は、ノード
６５へ接続されているライン２３Ａ上のイネーブル／デ
ィスエーブル部分１３からの信号によって行なわれる。

ライン２３Ａ上の信号が高であると、トランジスタＱ２
７．Ｑ２８は最早適切にバイアスされず、且つこれらの
トランジスタを介して電流は流れない。ダイオード０２
０−Ｄ２２及びＳ２０は、トランジスタＱ２３からの一
定電流に対するシャント経路を提供する。ノード６５が
ライン２３Ａ上の信号によって再度低ヘプルされる迄、
ＰＮＰトランジスタＱ１８によって電流が発生されるこ
とはない。

乗算された電流５０ＩＲ／βが、トランジスタＱ２７と
同一の電流経路上をトランジスタＱ１９を介して流れる
。その電流は、再度、ＰＮＰトランジスタＱ１８によっ
て乗算される（２倍）。トランジスタＱ１８は、トラン
ジスタＱ１９のベース・エミッタ接合面積の２倍のベー
ス・エミッタ接合面積を持っている。基準電流源ブロッ
ク３６は、ノード６５が低である時に、トランジスタＱ
１８から１００ＩＲ／βの電流を供給する。

この基準電流は、ドライバ部分１１の出力トランジスタ
Ｑ１４の電流利得βによって乗算される。

従って、部分１１は電流の大きさ１００ＩＲの源であり
、トランジスタＱ１４は少なくともその大きさの電流を
出力端子１７へ供給することが可能である。図示した実
施例において、その最小電流は２０ｍＡである。トラン
ジスタＱ１５によってトランジスタＱ１４のベースへよ
り一層の電流を供給して出力電流を増加させることが可
能である。

然し乍ら、この付加的な電流は、ＰＮＰ電流源トランジ
スタＱ１７がオンであるか否かに依存する。

後述する如く、種々の条件が、トランジスタＱ１７がオ
ンであるか否かを決定する。

本発明は、又、パワーがオフであるか又はオンであるか
に拘らず、−７Ｖから＋１２Ｖの共通モード範囲に渡っ
て高インピーダンスを維持することが可能である。

複数個のドライバ回路を信号ラインに接続した状態で、
出力端子１７．１８上で共通モード接地電位及びノイズ
が発生する。それがディスエーブル即ち脱勢される場合
に、各ドライバ回路において高インピーダンスが必要と
される。本発明は、出力端子１７．１８上に−７乃至＋
１２Ｖの範囲内でこの様な高インピーダンスを提供する
。例えば、ライントライバ回路をディスエーブルさせる
と、大きな正電圧が逆バイアスされたショットキーダイ
オードＳ６（第４Ｂ図に図示）又はＮＰＮトランジスタ
Ｑ１５及びＱ１４の逆バイアスされたベース・エミッタ
接合に遭遇する。同様に、ＰＮＰトランジスタＱ１８及
びＱ１７の逆バイアスされたベース・エミッタ接合は、
ショットキーダイオードＳ１９と共に大きなインピーダ
ンスを提供する。出力端子１７において低電圧である場
合、トランジスタＱ１５及びＱ１４はオフであり、ショ
ットキーダイオードＳ１６．Ｓ１７．Ｓ１８゜ＳＩＯも
その信号に対しての大きなインピーダンスに対して逆バ
イアスされている。

ライントライバ回路がターンオフされており且つ通常Ｖ
ｃｅ即ち＋５■である第１供給電圧が接地されていても
、本ドライバ回路はなおかつ−７乃至＋１２Ｖの間の範
囲内において出力端子１７及び１８における正及び負の
電圧に対して大きなインピーダンスを提供する。

イネーブル／ディスエーブル イネーブル／ディスエーブルセク″ジョン（付勢／脱勢
部分）１３の一般的な構成を第４Ａ図に示しである。こ
の部分１３は、可及的速やかに、ドライバ回路１１．１
２をターンオン及びターンオフさせる。ドライバライン
回路の全体的なデータ伝送速度を増加させている。イネ
ーブル／ディスエーブル入力端子１６上に高即ち「１」
信号があると、ドライバ回路１１．１２をターンオンさ
せ、入力端子１５上に低即ちｒＯＪ信号があると、ドラ
イバ回路１１．１２がターンオフされる。ライントライ
バ回路がディスエーブルされると、ライントライバ回路
は高インピーダンスを提供する。

イネーブル／ディスエーブル部分１３への入力端子１６
は、ＰＮＰディスエーブルブロック３２、ＰＮＰエンハ
ンスメントブロック３３、ドライバディスエーブルブロ
ック３４へ信号を発生する２つの増幅器３０．３１へ接
続されている。ＰＮＰディスエーブルブロック３２は、
ドライバ回路１１．１２において電流源として使用され
ているＰＮＰトランジスタをターンオンさせることを援
助する。同様に、ＰＮＰイネーブルブロック３３は、増
幅器３１と共に、これらのＰＮＰトランシタをターンオ
ンさせることを援助する。これらの援助は、本来的にス
イッチング動作が遅いＰ　Ｎ　Ｐ　ｌ−ランジスタに取
っては特に重要である。ドライバディスエーブルブロッ
ク３４は、ドライバ回路１１．１２におけるＮＰＮトラ
ンジスタのターンオフ動作を迅速化させる。

特に、ＰＮＰディスエーブルブロック３２からのライン
２３Ｄは、基準電流ブロック３６のＰＮＰトランジスタ
Ｑ１８−Ｑ２０をターンオフさせることを援助する（第
３Ｃ図に図示）。ＰＮＰディスエーブルブロック３２及
び増幅器ブロック３１からのライン２３Ｃは、同一のブ
ロック３６内のＰＮＰ　トランジスタＱ２１をターンオ
フ及びターンオンすることを援助する。同様に、ＰＮＰ
ディスエーブル及びイネーブルブロック３２．３３から
のライン２３Ｂは、ドライバ部分１１　（第３Ａ図に図
示）におけるＰＮＰ　トランジスタＱ１７のターンオン
及びターンオフ動作を高速化させることを援助し、一方
ライン２３Ａ上の増幅器ブロック３ｏからの信号は、基
準電流源ブロック３６をターンオン及びターンオフさせ
る。ドライバディスエーブルブロック３４からのライン
２３Ｅ及びブロック３４及びＰＮＰイネーブルブロック
３３からのライン２４は、ドライバ回路１１．１２にお
けるＮＰＮ　トランジスタをターンオフさせることを援
助する。

第４Ｂ図は、部分１３の詳細な回路構成を示している。

増幅器３０は２個のエミッタ結合したトランジスタＱ３
２．Ｑ３３を持っている。トランジスタＱ３３のベース
は、２つのダイオードを介して、ＰＮＰ　トランジスタ
Ｑ３０のエミッタ及びベース端子へ夫々接続されており
、該ＰＮＰ　トランジスタＱ３０のベースは接地接続さ
れている。

入力端子１６上の信号が低即ちディスエーブル（脱勢）
状態であると、トランジスタＱ３２はターンオフされる
。端子１６上に高即ちイネーブル信号があると、入力ト
ランジスタＱ３１をターンオンさせ且つ第２エミツタ結
合したトランジスタＱ３２のベースを高ヘプルされるこ
とを許容する。

トランジスタＱ３２はターンオンし且つその結果該トラ
ンジスタを流れる電流はＩＯＫΩ抵抗を横断して電圧を
発生させる。トランジスタＱ３５は、そのベース・エミ
ッタ接合を横断して抵抗が接続されており、ターンオン
される。同時に、トランジスタＱ３２を介しての電流は
トランジスタＱ３６のベース端子における電圧を低下さ
せる。トランジスタＱ３６は、トランジスタＱ３５のコ
レクタ端子へ接続されたエミッタ端子を持っており。

カットオフ即ち遮断状態とされる。

同様に、増幅器３１はエミッタ結合したトランジスタＱ
５１．Ｑ５２を持っており、それらは同一の態様で動作
する。トランジスタＱ５２は、そのベース端子をトラン
ジスタＱ５５のエミッタ端子へ接続しており、該トラン
ジスタＱ５５はそのベース端子を接地接続している。端
子１６上のイネーブル／ディスエーブル信号が低である
と、トランジスタＱ５１はオフである６　トランジスタ
Ｑ５４は、トランジスタＱ５４のベース端子とエミッタ
端子との間に接続されている抵抗を介してトランジスタ
Ｑ’５１のエミッタ端子からの電流を受け取ることはな
い。それはオフである。一方、該信号が高であると、ト
ランジスタＱ５１が、トランジスタＱ５４と共に、ター
ンオンする。

従って、端子１６への入力信号が低であると、増幅器ブ
ロック３０におけるトランジスタＱ３２及びＱ３５はオ
フである。トランジスタＱ３６は通常オンであるが、そ
のトランジスタＱ３５を介しての主電流経路はブロック
されているので、それは殆ど電流を引き出すことはない
。基準電流源ブロック３６内のラインＡ及びノード６５
上の信号は高である。第３Ｃ図に示した電流源ブロック
３６はオフ状態を維持する。

ＰＮＰディスエーブルブロック３２のＰＮＰ　トランジ
スタＱ３７−Ｑ３９は、それらのベース・エミッタ接合
が順方向バイアスされていないので、オフである。特に
、トランジスタＱ３８がオフであると、ライン２３Ｃ上
の信号は中間状態を維持する。ＰＮＰエンハンスメント
ブロック２２において、トランジスタＱ４２．Ｑ４３．
Ｑ４５はオン状態を維持し、ドライバ部分１１のＰＮＰ
Ｎ流源ト流源トランジスタム１フイン２３Ｂ上には何等
信号は発生しない（第３Ａ図参照）。増幅器ブロック３
１において、トランジスタＱ５１及びＱ５４もオフであ
る。

ＰＮＰトランジスタヘンハンスメント 端子１６上の信号はディスエーブルからイネーブルへ、
即ち低から高へ変化すると、トランジスタＱ３２．Ｑ３
５はターンオンする。従って、ライン２３Ａ上の電圧は
低であり、且っノード６５も同様に低である。基準電流
ブロック３６はターンオンされる。

トランジスタＱ３２．Ｑ３５に結合して、ＰＮＰエンハ
ンスメントブロック３３内にトランジスタＱ４２が設け
られている。　トランジスタＱ４２は、トランジスタＱ
３５がターンオンすると、ターンオフする。トランジス
タＱ４２のベース端子は、その電流及びＶｃｃ供給電圧
と現在導通状態にあるトランジスタＱ４０．Ｑ４１のベ
ース端子との間に接続されている１５にΩ抵抗を横断し
て得られる電圧降下によって、低ヘプルされる。トラン
ジスタＱ４２がオフであると、トランジスタＱ４５のベ
ース端子及びエミッタ端子の間に何の電流も電圧降下も
発生せず、トランジスタＱ４５のベース端子はトランジ
スタＱ４２のエミッタ端子へ接続されており且つ５にΩ
抵抗を介して接地接続されている。トランジスタＱ４５
がオフであり、且つトランジスタＱ４５のコレクタ端子
は、トランジスタＱ４３の置方向バイアスされているベ
ース・エミッタ接合によって段々と一層高くプルされ、
トランジスタＱ４３はそのベース端子をトランジスタＱ
４２のコレクタ端子及びＶｃｃ（ｉ抗及びショットキー
ダイオードを介して）へ接続している。

トランジスタＱ４４は、そのコレクタ端子極及びベース
電極を、トランジスタＱ４５のベース端子へ接続してお
り、且つそのエミッタ端子を同一のトランジスタのコレ
クタ端子へ接続して、コンデンサとして機能している。

トランジスタＱ４４は、蓄積した電荷をトランジスタＱ
４５のベース端子へ電流として帰還させ、且つ過渡的電
流はトランジスタＱ４５の電流利得によって乗算される
。瞬間的に、トランジスタＱ４５はターンオンし且つ大
きな電流サージがトランジスタＱ４３及びドライバ部分
１１．１２内のＰＮＰ　トランジスタＱ１７のベース端
子へ接続されている信号ライン２３Ｂを介して通過する
。この電流サージはＰＮＰ　トランジスタＱ１７をター
ンオンさせることを援助し、この電流サージが大きけれ
ば大きい程、該ＰＮＰトランジスタはそれだけ一層高速
でターンオンする。

同時に、端子１６上のイネーブル信号が増幅器３１内の
トランジスタＱ５１及びＱ５４をターンオンさせる。ラ
イン２３Ｃ上の電圧が低下され、且つ電流がＰＮＰトラ
ンジスタＱ２１のベース領域からライン２３Ｇを介して
引きだされる（第３Ｃ図参照）、このトランジスタＱ２
１を介しての電流は、ＰＮＰ　トランジスタＱ１８−Ｑ
２０をターンオンさせ、且つ基準電流源は完全にターン
オンされる。

この増幅器３１内のトランジスタＱ５４からの大きなベ
ース電流オーバードライブ（過剰駆動）は、しばらくの
後にトランジスタＱ２０によってターンオフされ、該ト
ランジスタＱ２０もトランジスタＱ５４によって発生さ
れる電流によって初期的にターンオンされる。トランジ
スタＱ２０のコレクタ端子からの電流はライン２３Ｆ上
を増幅器部分３１内のトランジスタＱ５６のベース端子
へフィードバックされる。トランジスタＱ５６がターン
オンする。２つのショットキーダイオードを介して、エ
ミッタ結合されたトランジスタＱ５１及びＱ５２のベー
ス端子が低ヘプルされて該トランジスタをターンオフさ
せる。ベース端子と接地との間のＩＯＫΩを横断する電
流がない場合、トランジスタＱ５４はターンオフされる
。トランジスタＱ２１に対する電流オーバードライブは
終了する。

然し乍ら、ノード６５が低であると、基準電流源ブロッ
ク３６内の全てのトランジスタはオン状態を維持する。

該トランジスタは、ディスエーブル信号が入力端子１６
上に与えられる迄、その状態を維持する。

注意すべきことであるが、このトランジスタを迅速にタ
ーンオンさせる為に初期的な電流サージを供給する技術
は、前述したコンデンサフィードバック技術とは異なる
。大きな電流オーバードライブがトランジスタＱ２１及
びトランジスタＱ１８−Ｑ２０を強制的にオンさせねば
ならない。最初にスイッチオンされ次いでＰＮＰ　トラ
ンジスタがターンオンされるや否やスイッチオフされる
トランジスタによって電流オーバードライブを発生する
この技術は、コンデンサフィードバック技術からの一層
制限された電流オーバードライブよりも一層好適である
。

ＰＮＰ　トランジスタディスエーブル 端子１６上の電圧が高から低となるとディスエーブル信
号が発生する。増幅器３０において、トランジスタＱ３
２及びＱ３５がターンオフする。

トランジスタＱ３５がターンオフすると、そのコレクタ
端子は、トランジスタＱ３６の順方向バイアスされたベ
ース・エミッタ接合によって段々と高ヘプルされる。ト
ランジスタＱ３４はそのコレクタ端子をトランジスタＱ
３５のベース端子へ接続しており、且つそのベース電極
及びエミッタ電極をトランジスタＱ３５のコレクタ端子
へ接続しており、コンデンサの如くに作用し、且つその
蓄積した電荷をトランジスタＱ３５のベース領域へ供給
する。このことは、トランジスタＱ３５を瞬間的にター
ンオンさせ、電流がトランジスタＱ３６を介して且つブ
ロック３２のトランジスタＱ３７−０３９のベース領域
から引き出されてこれらをターンオンさせる。

ＰＮＰトランジスタＱ３９は、ライン２３Ｄを介して、
基準電流ブロック３６のＰＮＰ　トランジスタＱ１８、
Ｑ２０のベース領域へ瞬間的な電流スパイクを供給する
。ＰＮＰトランジスタＱ２１も、トランジスタＱ３８か
らのライン２３Ｇを介しての電流スパイクによってター
ンオフされる。

ライン２３Ｂを介して、高速スイッチオフの為に。

トランジスタＱ１７のベース領域へトランジスタＱ３７
からも電流スパイクが供給される。

ＮＰＮトランジスタディスエーブル イネーブル／ディスエーブル部分１３は、又、該部分１
３がディスエーブル即ち脱勢されると、ドライバ部分１
１．１２のＮＰＮ）−ランジスタの高速スイッチオフを
与える。第３Ａ図及び第４Ｂ図に示した如く、ドライバ
部分１１のＮＰＮトランジスタＱ１４−Ｑ１６のベース
領域はライン２３Ｅによって部分１３へ接続されている
。ディスエーブル信号が端子１６上に現れると、増幅器
ブロック３０内のトランジスタＱ３２及びＱ３５はター
ンオフされ且つブロック３６内のノード６５が上昇する
。更に、ＰＮＰトランジスタＱ１８−０２１がターンオ
フし、且つライン２３Ｆ上のフィードバック電流がシャ
ットオフ即ち遮断される。

増幅器３１内のトランジスタＱ５６がターンオフする。

ＮＰＮトランジスタがブロック３４をディスエーブル即
ち脱勢させると、トランジスタＱ５８はトランジスタの
ベース端子上のＶｃｃ供給電圧からの高電圧によってタ
ーンオンされる。従って、１０にΩ抵抗及びトランジス
タＱ５９のベース領域を介してＶｃｃ／電圧供給源から
トランジスタＱ５８のコレクタ端子へ電流が流れる。該
抵抗及びトランジスタＱ５９のベース・エミッタ接合を
横断しての電圧はトランジスタＱ６１をカットオフ即ち
遮断状態とさせる。ライン２３Ｅが電圧供給源へ結合さ
れる。

然し乍ら、より低速度でスイッチングするＰＮＰトラン
ジスタ０１８−Ｑ２１がターンオフし且つトランジスタ
Ｑ５６への電流が終了する前に。

増幅器ブロック３０．ＰＮＰエンハンスメントブロック
３３、及びＮＰＮディスエーブルブロック３４が協働し
てライン２３Ｅ上の電圧を低ヘトライブし且つショット
キーダイオードＳ　１６−８１８を介してＮＰＮトラン
ジスタＱ１４−Ｑ１６のベース領域から電流を引き出す
。

イネーブル／ディスエーブル部分１３がディスエーブル
されると、増幅器ブロック３０内のトランジスタＱ３２
及びＱ３７がターンオフされる。

トランジスタＱ４０．Ｑ４１のエミッタ端子の電圧が上
昇する。トランジスタＱ４２のベース端子が高となり、
トランジスタＱ４５と共に、トランジスタＱ４２がター
ンオンされる。このことは。

実効的に、トランジスタＱ４５のコレクタ端子へ接続さ
れているライン２４を接地ヘクランプする。

ＮＰＮディスエーブルブロック３４において。

トランジスタＱ６２のベース・エミッタ接合は現在オン
へバイアスされており、トランジスタＱ６３のベース端
子上の電圧を低とさせる。トランジスタＱ６３がターン
オフする。トランジスタＱ６０を介してトランジスタＱ
６１のベース端子及びエミッタ端子上の電圧を実効的に
一緒にクランプしているトランジスタＱ６３がターンオ
フすると、そのトランジスタがターンオフすることが許
容される。従って、トランジスタＱ６１のコレクタへ接
続されているライン２３Ｅが低ヘプルされる。

ＰＮＰエンハンスメントブロック３３内のトランジスタ
Ｑ４５の作用によってライン２４が低へドライブされる
別の結果は、ドライバ部分１１（及び１２）内の他のＮ
ＰＮ）−ランジスタも迅速にターンオフされることであ
る。ライン２４は。

第２図に示した差動増幅器部分１０内のエミッタ結合し
たトランジスタＱ２．Ｑ３のコレクタ電極へ接続されて
いる。ライン２４上の電圧が低へ駆動される（ショット
キーダイオードＳ２を介して）と、トランジスタＱ７の
ベース領域も低へ駆動される。入力データ端子１５上の
論理状態がどんなものであろうと、トランジスタＱ７が
今やオフされる。ライン２１Ａ、２１Ｂを介して、トラ
ンジスタＱＩＯ，Ｑｌｌのベース領域が接地へ結合され
、且つトランジスタＱＩＯを介して電流が流れないので
、第２出力トランジスタＱ１２のベース領域も実効的に
接地へ結合される。これらのＮＰＮトランジスタはスイ
ッチオフされる。

里ｍ汰 ドライバ回路１１．１２が加熱することを防止する為に
、電流制限部分１４が設けられている。

部分１４の好適な構成の詳細を第５Ａ図に示しである。

電流は２つの態様で制限される。第１に、部分１４は、
信号ライン上の共通モード電圧が本回路から過剰な電流
を引き出す時にドライバ部分１１．１２からの電流を制
限する。第２に、部分１４は、本回路の温度が所定の動
作温度を越える場合にドライバ部分１１．１２を介して
の電流を完全にターンオフさせる。

第５Ａ図において、ドライバ部分１１（及び１２）と電
流制限部分１４との間の接続をより良く表す為にドライ
バ部分１１の一部を図示している。

ドライバ部分１１．１２は、出力トランジスタＱ１４の
コレクタ端子ヘノ−ドア１において並列に接続されてい
る。換言すると、第２ドライバ部分１２の対応する出力
トランジスタのコレクタ端子はノード７１へ接続されて
おり、且つ該２つの部分はショットキーダイオード１６
を共有している。

然し乍ら、各部分１１．１２は、それ自身のミラー動作
用トランジスタＱ６４、検知トランジスタＱ６５、Ｑ６
６、及びセット・リセットラッチ３５を有している。該
２つのラッチ３５の出力端子は、ライン２５Ａへ接続さ
れているノード６８において共通接続されている。ライ
ン２５Ａは第４Ｂ図のＰＮＰエンハンスメントブロック
３３内のトランジスタＱ４６のベース端子へ接続されて
いる。係合ないしは付勢されると、ラッチ３５のいずれ
か１つがライン２５Ａを低ヘプルすることが可能であり
、トランジスタＱ４６をターンオフさせる。トランジス
タＱ４６は、全体的なライントライバ回路がオンである
場合に、通常オンであり、即ち端子１６上の信号は高で
ある。トランジスタＱ４６がスイッチオフされると、供
給電圧Ｖｃｃは、ライン２３Ｂに接続されているノード
７３と共に、そのトランジスタＱ４６のコレクタ端子を
高ヘプルする。

第３Ａ図に示した如く、ライン２３ＢはＰＮＰ電流源ト
ランジスタＱ１７のベース端子へ接続されている。トラ
ンジスタＱ１７のベース領域上の高電圧はそのトランジ
スタをターンオフさせる。

電流ドライバ部分１１．１２内の出力トランジスタＱ１
４をドライブする為に使用可能な唯一の電流は基準電流
ブロック３６から得られる。

第５Ａ図に示した電流制限器部分１４内のミラー動作用
トランジスタＱ６４はそのベース端子及びエミッタ端子
を夫々出力トランジスタＱ１４のベース端子及びエミッ
タ端子へ直接的に接続している。出力トランジスタＱ１
４を介しての電流は、トランジスタＱ６４によって「ミ
ラー」動作されるが、該トランジスタ同士の寸法の差異
の為にその大きさは１／１２である。トランジスタＱ１
４を介しての電流（ミラー動作用トランジスタＱ６４を
介して）は、一対のＰＮＰ検知用トランジスタＱ６５．
Ｑ６６によってモニターされる。トランジスタＱ６６は
、そのエミッタを供給電圧Ｖｃｃへ接続しており、その
ベース端子を抵抗Ｒ１１を介してトランジスタＱ６５の
ベース端子へ接続している。トランジスタＱ６６のエミ
ッタはショットキーダイオードＳ２１を介して供給電圧
ＶＣＣへ接続されており、トランジスタＱ６５のベース
端子はミラー動作用トランジスタＱ６４のコレクタ端子
へ接続されている。抵抗ＲＩＯがダイオードＳ２１をト
ランジスタＱ６４のコレクタ端子ｌ＼接続している。

トランジスタＱ６５は、抵抗ＲＩＯを介しての電流によ
って出力トランジスタＱ１４を介しての電流の量を検知
する。トランジスタＱ１４を介しての電流が多ければ多
い程、抵抗ＲＩＯを介しての電流は一層多い。トランジ
スタＱ６５のベース・エミッタ接合は、抵抗ＲＩＯを介
しての電流の量に直接比例して順方向バイアスされる。

このことは、トランジスタＱ６５のコレクタ端子を介し
て一層多くの電流を出力させる。この電流は、３５内に
点線で包囲したセット・リセットラッチ３５に対しての
セット信号を供給する。

トランジスタＱ６６はラッチ３５ヘリセット信号を供給
する、トランジスタＱ６５の如く、トランジスタＱ６６
は、抵抗ＲＩＯを介しての電流の量に直接的に比例して
、そのコレクタ端子から電流を発生させる。

第５Ａ図に示したセット・リセットラッチ３５は６個の
ＮＰＮトランジスタＱ１００−Ｑｌ０５を持っており、
その各々はそのエミッタ端子を直接的に接地へ接続させ
ている。トランジスタＱ６６のコレクタ端子へそのベー
ス端子を接続させているトランジスタＱ１００は、その
コレクタ端子を、抵抗を介して、供給電圧Ｖｃｃへ接続
しており、且つトランジスタＱ１０１のベース端子へ接
続している。トランジスタＱ１０１のコレクタ端子はト
ランジスタＱ１０３のコレクタ端子へ接続されている。

その端子は、又、４０にΩ抵抗によって供給電圧へ接続
されている。ＩＫΩの別の抵抗を介して、トランジスタ
Ｑ１０３のコレクタ端子がトランジスタＱ１０４のベー
ス端子へ接続されており、それもそのコレクタ端子を４
０にΩ抵抗を介して供給電圧へ接続している。同様に、
トランジスタＱ１０３はそのコレクタ端子をＩＫΩ抵抗
を介してトランジスタＱ１０５のベース抵抗へ接続して
いる。トランジスタＱ１０５のコレクタ端子はライン２
５Ａへ接続されている。

検知用トランジスタＱ６５のコレクタ端子は、抵抗を介
してトランジスタＱ１０２のベース端子へ接続されてお
り、トランジスタＱ１０２のコレクタ端子は更にトラン
ジスタＱ１０３のベース端子へ接続されている。トラン
ジスタＱ１０３のベース端子もフィードバック経路によ
ってトランジスタＱ１０４のコレクタ端子へ接続されて
いる。

データ伝送の各サイクルの開始時において、出力トラン
ジスタＱ１４及び検知用トランジスタＱ６５、Ｑ６６を
介して電流は流れない。ラッチ３５内のトランジスタＱ
１００は、従って、オフであり、トランジスタＱＩＯ１
のベース端子上の電圧が高ヘプルされることを許容する
。トランジスタＱＩＯＩはオンであるこのことはトラン
ジスタＱ１０４のベース領域を低ヘプルして、トランジ
スタＱ１０４をターンオフさせ、且つトランジスタＱｌ
　０４のコレクタ端子は高ヘプルされる。トランジスタ
Ｑ１０３のベース領域へのフィードバック経路によって
、そのトランジスタはターンオンされる。検知用トラン
ジスタＱ６５がらの電流がないと、トランジスタＱ１０
２もオフである。

説明した回路は今やラッチされ、且つトランジスタＱ１
０５へのベース端子上の電圧は低である。

トランジスタＱ１０５はオフであり、且つノード６８は
接地へ結合されない。

検知用トランジスタＱ６６から電流が流れ初めてトラン
ジスタＱ１００をターンオンし且つトランジスタＱ１０
１をターンオフしても、トランジスタＱ１０３−Ｑｌ０
５の状態は不変のままである。これらのトランジスタは
、ドライバ部分１１．１２内の出力トランジスタＱ１４
を介しての電流の大きさが検知用トラン・ジスタＱ６５
によって十分な電流を発生させる迄、ラッチされたまま
となる。何故ならば、そのトランジスタのベース・エミ
ッタ接合は抵抗ＲＩＯを横断しての電圧によってバイア
スされるからである。所定の点において、トランジスタ
Ｑ１０２はターンオンされる。トランジスタＱ１０２が
オンであると、トランジスタＱ１０３がターンオフされ
、トランジスタＱＩＯ４をターンオンさせる。トランジ
スタＱ１０５のベース端子上の電圧が供給電圧によって
高ヘプルされると、トランジスタＱ１０５もターンオン
される。ノード６８及びライン２５Ａは今や低ヘプルさ
れ、ラッチ３５はセットされる。ドライバ部分１１．１
２内のＰＮＰ　トランジスタＱ１７がターンオフされる
。

検知用トランジスタＱ６６は、該リセット信号用の電流
を発生する。そのベース・エミッタ接合はショットキー
ダイオードＳ２１及び抵抗１０の両方によってバイアス
されるので、トランジスタＱ６６は通常電流を供給して
トランジスタＱ１００をオン状態に維持する。検知用ト
ランジスタＱ６は、該トランジスタがターンオフされ且
つトランジスタＱ１００へ電流が供給されない時に、リ
セット信号を発生する。このことは、入力端子１５（第
２図）におけるデータ信号が論理状態をスイッチする時
に、各データ遷移点において発生する。例えば、端子１
５における信号がドライバ部分１１から「１」即ち高信
号を発生させる場合、トランジスタＱ６６はオンである
。端子１５における信号がスイッチすると、ドライバ１
１がｒＯＪ即ち低信号を発生するとトランジスタＱ６６
はターンオフする。然し乍ら、注意すべきことであるが
、ドライバ部分１１から大きな電流を引き出させた条件
が相補的なドライバ部分１２からも大きな電流を引き出
す場合、その部分１２のセット・、リセットラッチはそ
のＰＮＰ電流源トランジスタＱ１７もターンオフさせる
。その電流は未だに制限されている。

過剰出力電流に対する保護の他に１本発明は熱保護ブロ
ック３９による過剰な温度に対する保護を持っている。

熱保護ブロック３９は、ドライバ回路が熱くなり過ぎる
とドライバ部分１１．１２をシャットダウン即ち停止さ
せる。ブロック３９は、信号経路２５の一部であるライ
ン２５Ｂ、２５Ｃ上を、イネーブル／ディスエーブル部
分１３へ信号を送って、ドライバ部分１１．１２をター
ンオフ（ディスエーブル）させる。

ブロック３９の詳細を第５Ｂ図に示しである。

ブロック３９において、一対のトランジスタＱ８４、Ｑ
８５がトランジスタＱ８７に関して配列されており、公
知の回路構成において温度に比例する電流を供給する。

並列且つダイオード接続されたトランジスタＱ８４、Ｑ
８５を介しての電流がＰＮＰトランジスタＱ８３を介し
て引き出される。

同一の量の電流が電流ミラー態様でトランジスタＱ８２
を介して引き出される。ショットキートランジスタＱ７
９−Ｑ８１はラッチを形成し、それは実際的にはヒステ
リシス増幅器であって、トランジスタＱ８２を介しての
電流に応答する。通常の動作において、トランジスタＱ
７４．Ｑ７５゜Ｑ７６は、トランジスタＱ７９−Ｑ８１
の状態に応じてターンオフ及びオンする。

検知用トランジスタＱ８４、Ｑ８５を介しての電流が所
定の大きさを越えると、トランジスタＱ７９−Ｑ８１は
ラッチされる。この時点において、トランジスタＱ８２
からの電流は、トランジスタＱ８１のベース・エミッタ
接合を順方向バイアスさせるのに十分である。トランジ
スタＱ８１がオンであると、トランジスタＱ８０はオフ
であり、且つトランジスタＱ７９はオンである。トラン
ジスタＱ７６はそのベース端子をトランジスタＱ７９の
コレクタ端子へ接続しており、そのベース端子が低ヘプ
ルされるのでターンオフする。これと対照的に、２つの
並列接続されたトランジスタＱ７４、Ｑ７５はそれらの
ベース端子を高ヘプルし且つ該トランジスタはターンオ
ンする。トランジスタＱ７４．Ｑ７５のコレクタ端子が
夫々信号ライン２５Ｂ、２５Ｇへ接続されているので、
ライン２５Ｂ、２５Ｃ上の電圧は低である。

第４Ｂ図から理解されるが、ライン２５Ｂ、２５Ｃは、
夫々、増幅器ブロック３０内のトランジスタＱ３５と増
幅器ブロック３１内のトランジスタＱ５４の夫々のベー
ス端子へ接続されている。

熱保護ブロック３９が、過剰な温度に応答して、これら
のライン２５Ｂ、２５Ｇを低へプルすると、両方のトラ
ンジスタＱ３５及びＱ５４がカットオフされる。従って
゛、ライン２３Ａは高となり、第３Ａ図に示し且つ第３
Ｃ図に詳細に示した電流源ブロック３６のＰＮＰ電流源
トランジスタＱ１８からの電流をターンオフさせる。Ｐ
ＮＰイネーブルブロック３３内のトランジスタＱ４６が
ターンオフされるので、ライン２３Ｂも高となる。従っ
て、ドライバ部分１１．１２のＰＮＰ電流源トランジス
タＱ１７もターンオフされる。ドライバ部分１１．１２
はディスエーブルされ、出力端子１７．１８を横断して
大きなインピーダンスのみが現れる。

熱保護ブロック３９を介してのトランジスタＱ７７、Ｑ
７８は、パワーがターンオンされる場合の過渡的な状態
の間、ドライバ部分１１．１２をディスエーブルさせた
ままとする。Ｖｃｃがその＋５ｖへ上昇すると、トラン
ジスタＱ７７のベース端子は、分圧器として機能する２
０にΩ及び６０にΩの２つの抵抗によって低へ維持され
る。トランジスタＱ７７がオフであると、該トランジス
タのコレクタ端子と供給電圧との間に接続されている４
０にΩ抵抗を介して電流が流れることはない。

トランジスタＱ７７のコレクタ端子へ接続されているト
ランジスタＱ７８のベース端子が高へプルされ、且つト
ランジスタＱ７８がターンオンされる。トランジスタＱ
７８はそのコレクタ端子をトランジスタＱ７６のベース
端子へ接続させる。従って、トランジスタＱ７６のベー
ス端子は、ターンオンされたトランジスタ０７８によっ
て低へプルされる。トランジスタＱ７６がオフであると
、供給電圧Ｖｃｃが１０にΩ抵抗を介してトランジスタ
Ｑ７４．Ｑ７５のベース端子を高ヘプルする。

トランジスタＱ７４．Ｑ７５がターンオンし、且つライ
ン２５Ｂ、２５Ｇが低ヘプルされて、前述した如く、ド
ライバ回路１１．１２をディスエーブルさせる。

Ｖｃｃが安定化し且つ完全に＋５ｖへ復帰する。と、ト
ランジスタＱ７７のベース端子上の電圧が十分に上昇し
て該トランジスタをターンオンさせる。

トランジスタ０７８がターンオフされ、Ｉ−ランジスタ
Ｑ７６がターンオンされる。その結果、ライン２５Ｂ、
２５ＣがトランジスタＱ７７．０７８の作用から解放さ
れる。本回路のその他の部分は干渉することなく動作す
る。

熱保護ブロック３９はＰＮＰ電流源トランジスタの１つ
のみ、即ちトランジスタＱ１７、をシャットダウンする
為に使用することが可能であるが。

ここにおける実施例においては、ドライバ部分１１．１
２を介しての全ての電流をシャットダウンさせる。この
ことは、１つを越えた数のドライバ回路が集積回路上に
組み込まれる場合に非常に有用である。複数個のドライ
バ回路（対応するドライバ部分１１．１２と共に）を介
しての電流が集積回路を過剰に加熱する場合、ドライバ
回路の各々のイネーブル／ディスエーブル部分１３によ
る全てのドライバ回路の完全なシャットダウンは集積回
路を熱によって損傷されることから保護することを確実
とする。

従来の熱保護構成はオシレーション即ち振動の問題があ
った。シャットダウンが発生しより少ない電力が散逸さ
れると、回路が所望により冷却する。次いで、該シャッ
トダウン回路が離隔されると、回路は加熱される。再度
、シャットダウンが発生し、同様の動作が繰返し行なわ
れる。

本発明の熱保護ブロック３９はこの振動を回避している
。トランジスタＱ７９はそのベース領域をトランジスタ
Ｑ８０のコレクタ端子へ接続しており、それは又トラン
ジスタ７９のベース端子へ接続されている。このフィー
ドバック構成はヒステリシス効果を発生させ、トランジ
スタＱ８１は、トランジスタＱ８２からの電流が当初ト
ランジスタＱ８１をターンオンさせたレベル未満に降下
した後においてもオン状態を維持する。トランジスタＱ
７９−Ｑ８１は、トランジスタＱ８２からの電流がトラ
ンジスタＱ８１をオン状態に維持することが不可能な程
度に低下する迄、ラッチされている。この点において、
トランジスタＱ８４−Ｑ８５によって検知される温度は
トリガ一温度よりもかなり低く、振動の発生は防止され
る。

同様に、セット・リセットラッチ３５及び検知用トラン
ジスタＱ６５、Ｑ６６を具備する前述した電流制限器回
路における振動も回避される。出力トランジスタＱ１４
を介しての電流は変動する場合があっても、データ遷移
点（又は回路がディスエーブルされる）でラッチ３５が
リセットされる迄、電流は制限される。

別の電流制限器部分１４を第６Ａ図に示しである。回路
内の要素が第５Ａ図の図面中のものと同一の機能を達成
するものは、同一の参照符号を付しである。

この別の電流制限器部分の場合、ドライバ部分１１（及
び１２）内の電流は直接的にモニターされる。抵抗ＲＩ
Ｏは、ショットキーダイオード８１６とノード７１との
間の出力トランジスタＱ１４を介しての電流の経路内に
直接存在している。

第５Ａ図のミラー動作用トランジスタＱ６４は必要では
なく、検知用トランジスタＱ６５．Ｑ６６はそれらのベ
ース・エミッタ接合を、夫々、抵抗ＲＩＯ１及び抵抗Ｒ
ＩＯとダイオード８１６を横断して接続させている。

注意すべきことであるが、相補的ドライバ部分１２の対
応する出力トランジスタは、第５Ａ図に関して説明した
如く、ドライバ部分１１の出力トランジスタＱ１４へ並
列接続されている。検知用トランジスタＱ６５．Ｑ６６
は、ドライバ部分１１．１２のいずれかを介しての出力
電流をモニターしているので、最初の電流制限器構成に
おけるセット・リセットラッチ３５に対して必要とされ
た二重回路構成は存在しない。

この別構成の電流制限器は、前述したものと同一の態様
で動作する。出力トランジスタ１４を介しての増加した
電流が、抵抗ＲＩＯを横断して増加し電圧を発生させ、
且つライン２２Ａ、２２Ｂ上の電圧差も増大する。電流
の増加が十分に大きいと、ＰＮＰ検知用トランジスタＱ
６５．Ｑ６６の両方がターンオンされる。次いで、ＮＰ
ＮトランジスタＱ６８、Ｑ７０が夫々ターンオンされ。

且つこれら２つのトランジスタを介しての合成電流がダ
イオード接続されたトランジスタＱ７１を介して通過す
る。トランジスタＱ７２は電流ミラー態様でトランジス
タＱ７１へ接続されており、従ってトランジスタＱ７１
と同一の量の電流がトランジスタＱ７２を介して引き出
される。トランジスタＱ７２からの電流はノード６６に
おいてヒステリシス増幅器３７へ供給される。図示した
如く、ノード６６における入力電圧が、トランジスタの
順方向バイアスされたベース・エミッタ接合を横断して
の電圧である基準電圧Ｖｂｅを越えると、増幅器３７は
ラッチする。

トランジスタＱ６５．Ｑ６６の両方がターンオンされる
と、ノード６６を介しての電流は十分に大きくなり、Ｖ
ｂｅよりも大きな電圧をＩＯＫΩ抵抗Ｒ５を横断して発
生させる。増幅器３７はオンにラッチし、それは１次い
で、トランジスタＱ７３のベース端子へ電流を供給する
。両方の検知用トランジスタがオフとなる迄、増幅器３
７はオン状態にラッチされたままである。増幅器３７は
。

増幅器３７への入力ツードロ６へ接続されているエツジ
パルス発生器３８からの各負パルスでアンラッチし且つ
それ自身を離脱させる。該発生器３８は、入力端子１５
におけるデータ信号の各遷移において負パルスを発生す
る。

一層オンすると、トランジスタＱ７３はライン２５上の
電圧を低ヘプルする。ライン２３Ｂ上の電圧は、その際
に、高となり、ドライバ部分１１．１２内のＰＮＰ電流
源トランジスタＱ１７をターンオフさせる。トランジス
タＱ１４を介しての出力電流としてより少ない電流が得
られ、且つ該電流は制限されている。

ヒステリシス増幅器３７をターンオンさせる為に２つの
検知用トランジスタの電流を必要とし且つ増幅器３７を
アンラッチさせる為に両方の検知用トランジスタを必要
とする構成は、高出力電流に関する前述した振動の問題
を回避している。引き出される出力電流は、出力電流を
増加させる為にＰＮＰ電流源トランジスタＱ１７が再度
ターンオンされる前に、増幅器３７のトリガ一点未満へ
かなり降下せねばならない。

ヒステリシス増幅器３７の詳細は第６Ｂ図に示しである
。エツジパルス発生器３８は、データ入力信号の各上昇
又は下降エツジで食肉パルスによって増幅器３７を解放
させる。エツジパルス発生器の詳細は第６Ｃ図に示しで
ある。ヒステリシス増幅器３７は、ドライバ部分１１．
１２をディスエーブルさせることによっても解放させる
ことが可能である。即ち、ゼロ出力電流は増幅器のラッ
チを解放させる。

第６Ｂ図におけるヒステリシス増幅器３７は、トランジ
スタＱ９０のベース端子へ接続されている入力ツードロ
６を持っている。トランジスタＱ９０及びトランジスタ
Ｑ９１は、それらのエミッタ端子を接地接続しており且
つそれらのコレクタ端子を２０にΩ抵抗を介してＶｃｃ
供給電圧へ接続している。トランジスタＱ９０のコレク
タ端子も、トランジスタＱ９１のベース端子へ直接的に
接続されており、且つトランジスタＱ９１のコレクタ端
子は抵抗を介してトランジスタＱ９０のベース端子へ帰
還して接続されている。増幅器は、ノード６６における
入力信号がＶｂｅよりも一層高い場合に、ターンオンし
且つラッチする。この様な電圧は、ベース端子と接地と
の間のＩＯＫΩ抵抗を横断して、２つの検知用トランジ
スタＱ６５．Ｑ６６からの合成電流によってトランジス
タＱ９０のベース端子において発生される。トランジス
タＱ９０はトランジスタＱ９１をターンオフさせる。

トランジスタＱ９１のコレクタ端子（ノード６７）にお
ける電圧は高であり、トランジスタＱ７３はターンオン
される。

ノード６７はトランジスタＱ９０のベース端子へ帰還し
て結合され、従って本回路は今やラッチされる。ノード
６６における当初の入力電圧は降下する場合が成るが、
フィードバック回路はトランジスタＱ９０のベース端子
を高状態に維持する。

フィードバック回路が入力電圧の降下に対する補償を行
なうことが不可能となる前に、入力信号がＶｂｅよりも
かなり下方へ降下せねばならない。次いで、トランジス
タＱ９０がターンオフし、且つ増幅器３７がアンラッチ
即ちラッチ解除される。

第６Ｃ図はエツジパルス発生器ブロック３８の回路図を
示している。トランジスタＱ９３、Ｑ９６のベース端子
はドライバ部分１１．１２の各々からライン２１Ａへ接
続されている。これらの部分１１．１２が論理状態をス
イッチすると、ブロック３８はノード６６において食面
パルスを発生する。

第６Ｄ図は、ブロック３８の動作回路の一部を示してい
る。ブロック３８の動作において積極的に使用されてい
る寄生コンデンサを点線で示しである。第６Ｅ図は、該
回路の種々のノードにおける電圧信号を示している。勿
論、トランジスタＱ９２のベース端子における正の電圧
スパイクは、トランジスタＱ９２がターンオフ及びオン
される場合にノード６６において対応する負のスパイク
を発生させる。

注意すべきことであるが、ドライバ部分１１．１２も、
出力端子１７が高ヘプルされると電流が制限される様に
構成されている。第３Ａ図に示した如く、トランジスタ
Ｑｌｌのベース端子は、トランジスタＱ１３、ショット
キーダイオードＳ１５、図示した抵抗からなる副回路に
よって、コレクタ端子上の電圧変動の影響から離脱され
る。従って、第２出力トランジスタＱ１２は、端子１７
上の高電圧とは独立的に、出力端子１７を介して一定の
出力電流を引き出す。

以上１本発明の具体的実施の態様に付いて詳細に説明し
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である６例えば、上の
説明においては、ＰＮＰトランジスタに対してバイポー
ラトランジスタを迅速にターンオン及びターンオフする
技術に付いて説明したが、本発明はＮＰＮトランジスタ
に関しても同様に適用可能であることは勿論である。更
に、上の説明においては、ライントライバ回路に適用し
た場合に付いて説明したが１本発明はその他の分野の装
置において使用することも可能である。更に、例えば抵
抗等の種々の回路要素に対しての特定の値は例示的なも
のであって、本発明の適用条件に応じて種々の値を取り
えるものであることを理解すべきである。

【図面の簡単な説明】

第１図は本発明の概略的な回路図を種々のセクション即
ち部分に分割した状態を示すブロック図。 第２図は本発明の差動増幅器部分を示した回路図。 第３Ａ図は本発明のドライバ部分を示した回路図。 第３Ｂ図はデータが伝送される場合のドライバ部分の種
々の点における電圧信号を“示した波形図、第３Ｃ図は
ドライバ部分内の基準電流源ブロックの詳細を示した回
路図、第４Ａ図は第１図に示したイネーブル／ディスエ
ーブル部分の概略構成を示したブロック図、第４Ｂ図は
第４Ａ図中の種々のブロックの詳細な構成を示した回路
図、第５Ａ図は第１図に示した回路制限器部分を示した
回路図、第５Ｂ図は第５Ａ図に示した熱停止ブロックの
詳細な構成を示した回路図、第６Ａ図は第１図に示した
電流制限器部分の別の構成を示した回路図、第６Ｂ図は
第６Ａ図に示したヒステリシス増幅器の詳細な構成を示
した回路図、第６Ｃ図は第６Ａ図に示したエツジパルス
ブロックの詳細な構成を示した回路図、第６Ｄ図はエツ
ジパルスブロックの動作特徴の幾つかを示した第６Ｃ図
の回路の詳細な構成を示した回路図、第６Ｅ図は第６Ｃ
図のブロックの種々の点においての電圧信号によるエツ
ジパルスブロックの動作を示した波形図。 である。 （符号の説明） １０：増幅器セクション １１．１２：ドライバセクション １４：電流制限器セクション １５．１６：入力端子 １７．１８：出力端子 特許出願人　　　　フェアチャイルド　セミコンダクタ
　コーポレーショ ン

Claims (1)

1. 【特許請求の範囲】 １、信号ラインへ接続する為の出力端子を具備すると共
   に前記出力端子へ接続したエミッタ端子と２つの電流源
   へ接続したベース端子と第１電圧供給源へ接続したコレ
   クタ端子とを持った出力トランジスタを具備する回路に
   おいて、前記出力トランジスタのコレクタ端子を介して
   の電流が第１限界を越える時にターンオンされる様な態
   様で前記出力トランジスタのコレクタ端子へ結合されて
   いる第１電流検知トランジスタ、前記出力トランジスタ
   のコレクタ端子を介しての電流が第２限界を越える時に
   ターンオンされる様な態様で前記出力トランジスタのコ
   レクタ端子へ結合されている第２電流検知トランジスタ
   、前記第１及び第２の検知トランジスタの両方がターン
   オンされた時に前記出力トランジスタのベース端子への
   電流の前記２つの電流源の一方がターンオフされその際
   に前記出力トランジスタを介しての電流を減少させる様
   に前記第１及び第２の検知トランジスタに応答する手段
   、を有することを特徴とする回路。 ２、特許請求の範囲第１項において、前記手段はラッチ
   を有しており、前記ラッチは、前記出力トランジスタの
   コレクタ端子を介しての前記電流が前記第１及び第２の
   限界より上であり且つ前記第１及び第２の両方の検知ト
   ランジスタがターンオンされている場合に、前記電流源
   をターンオフさせることを特徴とする回路。 ３、特許請求の範囲第２項において、前記ラッチはセッ
   ト・リセットラッチを有しており、前記ラッチは、前記
   第１及び第２のトランジスタの両方がターンオンされた
   時に、それ自身をセットし、且つ前記第１及び第２のト
   ランジスタの両方がターンオフされた時に、それ自身を
   リセットすることを特徴とする回路。 ４、特許請求の範囲第２項において、前記ラッチはヒス
   テリシス増幅器を有しており、前記増幅器がオンにラッ
   チされた時に前記増幅器が前記電流源をターンオフさせ
   ることを特徴とする回路。 ５、特許請求の範囲第４項において、前記出力トランジ
   スタを介して前記信号ラインへ伝送する為のデジタル信
   号を受け取る差動増幅器を有すると共に、伝送用に受け
   取られた前記デジタル信号に応答して出力信号を発生す
   る様に前記差動増幅器に接続されているエッジパルス発
   生器を有しており、前記デジタル信号の論理レベルが変
   化する毎に前記ヒステリシス増幅器がオフにリセットさ
   れる態様で前記ヒステリシス増幅器が前記エッジパルス
   発生器に接続されていることを特徴とする回路。 ６、トランジスタを介しての電流を制限する回路におい
   て、前記トランジスタは複数個の制御手段に応答するも
   のであって、前記トランジスタを介しての電流の量はタ
   ーンオンされるトランジスタ制御手段の数に比例するも
   のであって、前記電流が第１限界を越える場合にターン
   オンされる態様で前記電流に応答する第１電流検知トラ
   ンジスタと、前記電流が前記第１限界よりも大きな第２
   限界を越える場合にターンオンされる態様で前記電流に
   応答する第２電流検知トランジスタと、前記電流を制限
   する為に前記第１及び第２の電流検知トランジスタに応
   答して前記トランジスタ制御手段の少なくとも１つをタ
   ーンオフさせる手段とを有することを特徴とする回路。 ７、特許請求の範囲第６項において、前記ターンオフさ
   せる手段が、前記少なくとも１つのトランジスタ制御手
   段へ結合されているラッチを有しており、前記電流が前
   記第１及び第２の限界を越える時に前記ラッチが前記１
   つのトランジスタ制御手段をターンオフさせることを特
   徴とする回路。 ８、特許請求の範囲第７項において、前記ラッチはセッ
   ト・リセットラッチを有しており、両方の電流検知トラ
   ンジスタがターンオンされる時に前記１つのトランジス
   タ制御手段をターンオフさせる為に前記ラッチがそれ自
   身セットし、且つ両方の電流検知トランジスタがターン
   オフされる時にそれ自身リセットすることを特徴とする
   回路。 ９、特許請求の範囲第７項において、前記ラッチはヒス
   テリシス増幅器を有しており、前記増幅器がオンにラッ
   チされた時に前記増幅器が前記トランジスタ制御手段を
   ターンオフさせることを特徴とする回路。 １０、特許請求の範囲第９項において、差動増幅器が設
   けられており、前記増幅器は前記トランジスタを介して
   伝送する為のデジタル信号を受け取り、且つ前記デジタ
   ル信号に応答して出力信号を発生する様に前記差動増幅
   器に接続してエッジパルス発生器が設けられており、前
   記デジタルの論理レベルが変化する毎に前記ヒステリシ
   ス増幅器がオフへリセットされる態様で前記ヒステリシ
   ス増幅器が前記エッジパルス発生器へ接続されているこ
   とを特徴とする回路。 １１、特許請求の範囲第６項において、前記トランジス
   タ制御手段は、前記トランジスタのベース端子へ電流を
   供給する為に該端子へ接続した電流源を有することを特
   徴とする回路。 １２、特許請求の範囲第１１項において、前記電流源は
   複数個の電流源トランジスタを有しており、前記電流源
   トランジスタの少なくとも１つは前記ターンオン手段へ
   結合したベース端子を持っており、前記１つの電流源ト
   ランジスタはベース・エミッタ接合をオフにバイアスさ
   せることによってターンオフされることを特徴とする回
   路。 １３、特許請求の範囲第１２項において、前記電流源ト
   ランジスタはＰＮＰトランジスタを有していることを特
   徴とする回路。 １４、集積回路における温度検知回路において、温度に
   比例的な電流を発生する手段、前記電流に応答するラッ
   チ、を有しており、前記ラッチは、前記電流が第１所定
   量を越える時にそれ自身第１状態へセットし、且つ、前
   記電流が前記第１所定量よりも低い第２所定量以下に降
   下した時にそれ自身を第２状態へリセットすることを特
   徴とする回路。 １５、特許請求の範囲第１４項において、トランジスタ
   が設けられており、前記トランジスタは複数個のトラン
   ジスタ制御手段に応答し、前記トランジスタを介しての
   電流の量はターンオンされるトランジスタ制御手段の数
   に比例し、前記ラッチに応答して前記ラッチがセットさ
   れた時に前記トランジスタ制御手段の少なくとも１つを
   ターンオフさせ且つ前記ラッチがリセットされた時に前
   記１つのトランジスタ制御手段をターンオンさせる手段
   が設けられており、その際に所定の温度を越えた時に前
   記トランジスタを介しての電流の量が減少され、前記電
   流の減少は温度が前記所定の温度以下となる迄維持され
   ることを特徴とする回路。 １６、特許請求の範囲第１４項において、前記ラッチが
   、ベース及びエミッタ端子を横断しての電圧が前記電流
   に比例する様に前記電流発生手段に接続したベース及び
   エミッタ端子を具備すると共に第１インピーダンス手段
   を介して第１電圧供給源へ接続したコレクタ端子を具備
   する第１トランジスタと、前記第１トランジスタの前記
   コレクタ端子に接続したベース端子を具備し前記第２電
   圧供給源に接続したエミッタ端子を具備し且つ第２イン
   ピーダンス手段を介して前記第１電圧供給源へ接続した
   コレクタ端子を具備する第２トランジスタと、前記第２
   トランジスタの前記コレクタ端子へ接続したベース端子
   を具備し前記第２電圧供給源へ接続したエミッタ端子を
   具備し且つ第３インピーダンス手段を介して前記第１電
   圧供給源へ接続したコレクタ端子を具備した第３トラン
   ジスタと、前記第２トランジスタの前記コレクタ端子を
   前記第１トランジスタの前記ベース端子へ接続するフィ
   ードバック経路と、を有することを特徴とする回路。 １７、特許請求の範囲第１５項において、前記電流発生
   手段へ接続した第４インピーダンス手段を有しており、
   前記第４インピーダンス手段は更に前記第１トランジス
   タの前記ベース端子と前記エミッタ端子との間に接続さ
   れていることを特徴とする回路。 １８、特許請求の範囲第１４項において、前記フィード
   バック経路が第５インピーダンス手段を有することを特
   徴とする回路。 １９、特許請求の範囲第１５項において、前記第４イン
   ピーダンス手段と、第５インピーダンス手段と、前記電
   流の値は、前記第１及び第２の所定の量を設定するべく
   設定されていることを特徴とする回路。 ２０、特許請求の範囲第１６項において、前記第１、第
   ２、及び第３のトランジスタがＮＰＮトランジスタを有
   することを特徴とする回路。 ２１、特許請求の範囲第１５項において、前記所定の温
   度を越えた時に前記トランジスタ制御手段の全てがター
   ンオフされることを特徴とする回路。