JP2002064337A - 増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＥＰＰ増幅回路においてアイドリング電流
を迅速に安定化すること、及び無調整で設定することが
できなかった。 【解決手段】 第１及び第２の電源端子１、２間に第１
のトランジスタＱ1 と第１及び第２の抵抗Ｒ1 、Ｒ2 と
第２のトランジスタとの直列回路を接続する。第１及び
第２のトランジスタＱ1 、Ｑ2 に第３及び第４のトラン
ジスタＱ3 、Ｑ4をダーリントン接続する。第１の電源
端子１と第３のトランジスタＱ3 のベースとの間に第１
のバイアス回路５を接続する。第４のトランジスタＱ4
のベースと第２の電源端子２との間に第２のバイアス回
路６を接続する。第３及び第４のトランジスタＱ3 、Ｑ
4 のベース間に第３のバイアス回路７ｂを接続する。第
３のバイアス回路７ｂを第５及び第６のトランジスタＱ
5 、Ｑ6 と第３及び第４の抵抗Ｒ3 、Ｒ4 で構成する。
第５のトランジスタＱ5 のコレクタを第３のトランジス
タＱ3 のベースに接続し、このベースを第３のトランジ
スタＱ3 のエミッタに接続して負帰還回路を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーディオの出力
段の電力増幅に好適な増幅回路に関する。

【０００２】

【従来の技術】オーディオ装置の出力段電力増幅回路に
は、図１に示すコンプリメンタリＳＥＰＰ（シングル・
エンディット・プッシュプル）増幅回路が使用される。
このＳＥＰＰ増幅回路は、＋Ｖccで示されている正極電
源電圧を供給するための第１の電源端子１と、−Ｖccで
示されている負極電源電圧を供給するための第２の電源
端子２と、出力端子３と、グランド端子４と、出力段の
増幅素子としての第１、第２、第３及び第４のトランジ
スタと、第１、第２、第３及び第４のバイアス回路５、
６、７、８とを有している。

【０００３】出力段の第１の電流制御素子又は増幅素子
としてのＰＮＰ型の第１のトランジスタＱ1 のコレクタ
は第１の電源端子１に接続され、このエミッタは例えば
０．３Ωのように比較的に低いエミッタ抵抗から成る第
１の抵抗Ｒ1 を介して出力端子３に接続されている。出
力段の第２の電流制御素子又は増幅素子としてのＮＰＮ
型の第２のトランジスタＱ2 のコレクタは第２の電源端
子２に接続され、このエミッタは第１の抵抗Ｒ1 と同一
の値を有する第２の抵抗Ｒ2 を介して出力端子３に接続
されている。出力端子３とグランド端子４との間にはス
ピーカ等から成る負荷９が接続されている。なお、この
負荷９は出力トランスを有さない負荷である。第１の駆
動トランジスタとしてのＮＰＮ型のトランジスタＱ3 の
コレクタはダーリントン回路を構成するために第１のト
ランジスタＱ1 のコレクタに接続され、このエミッタは
第１のトランジスタＱ1 のベースに接続されている。第
２の駆動トランジスタとしてのＰＮＰ型の第４のトラン
ジスタＱ4 のコレクタはダーリントン回路を構成するた
めに第２のトランジスタＱ2 のコレクタに接続され、こ
のエミッタは第２のトランジスタＱ2 のベースに接続さ
れている。第１のバイアス回路５は抵抗Ｒa から成り、
第１の電源端子１と第３のトランジスタＱ3 のベースと
の間に接続されている。第２のバイアス回路６は、信号
入力回路とも呼ぶことができるものであって、抵抗Ｒb
、Ｒc 、Ｒd とＮＰＮ型トランジスタＱa とから成
る。トランジスタＱa のコレクタは第４のトランジスタ
Ｑ4 のベースに接続され、このエミッタは抵抗Ｒb を介
して第２の電源端子２に接続されている。抵抗Ｒc はグ
ランド３とトランジスタＱa のベースとの間に接続され
ている。抵抗Ｒd はトランジスタＱaのベースと第２の
電源端子２との間に接続されている。トランジスタＱa
のベースとグランドとの間には結合コンデンサＣ1 を介
して入力信号源ｅ１が接続されている。第３のバイアス
回路７は、抵抗Ｒe とここに直列に接続された温度補償
用ダイオードＤ1 、Ｄ2 、Ｄ3 とから成る。第４のバイ
アス回路８は第１及び第２のトランジスタＱ1 、Ｑ2 の
ベース間に接続された抵抗Ｒf から成る。

【０００４】周知のように信号源ｅ１の信号によってト
ランジスタＱa のインピーダンスが変化し、これにより
第３及び第４のトランジスタＱ3 、Ｑ4 のベース電流が
制御され、更に、第１及び第２のトランジスタＱ1 、Ｑ
2 の電流が制御され、負荷９に流れる電流が入力信号に
比例して変化する。即ち信号源ｅ１の交流信号の変化に
応じて第１の電源端子１と第１のトランジスタＱ1 と第
１の抵抗Ｒ1 と負荷９との経路によって第１の方向の電
流が流れ、また、グランド端子４と負荷９と第２の抵抗
Ｒ2 と第２のトランジスタＱ2 と第２の電源端子２の経
路によって第２の方向の電流が流れる。

【０００５】第１、第２及び第３のバイアス回路５、
６、７は、信号源ｅ１の交流入力信号が零の時即ち負荷
９に信号電流が流れていない時であっても、第１〜第４
のトランジスタＱ1 〜Ｑ4 に周知のアイドリング電流を
流すことができるように設定されている。今、無信号時
の第３のバイアス回路７の両端子間電圧をＶBB、第１、
第２、第３及び第４のトランジスタＱ1 、Ｑ2 、Ｑ3 、
Ｑ4 のベース・エミッタ間電圧をＶBE1 、ＶBE2 、ＶBE
3 、ＶBE4 とすれば、アイドリング電流Ｉidを次式で示
すことができる。 Ｉid＝｛ＶBB−（ＶBE1 ＋ＶBE2 ＋ＶBE3 ＋ＶBE4 ）｝
／（Ｒ1 ＋Ｒ2 ）

【０００６】信号のピークレベルよりも大幅に小さい微
小のアイドリング電流は、周知のようにＢ級増幅回路に
おいて０ボルト近辺で生じるスイッチング歪みの改善に
寄与する。

【０００７】今、第３のバイアス回路７によるバイアス
電圧ＶBBが温度変化に拘らず一定であるとすれば、第１
〜第４のトランジスタＱ1 〜Ｑ4 は、ほぼ−２ｍＶ／℃
の温度係数を有しているので、第１〜第４のトランジス
タＱ1 〜Ｑ4 の温度が上昇すると、アイドリング電流Ｉ
idが増大する。アイドリング電流Ｉidが増大すると、第
１〜第４のトランジスタＱ1 〜Ｑ4 の電力損失が増大
し、この温度が上昇する。この結果、再びアイドリング
電流が増大し、熱暴走によって第１〜第４のトランジス
タＱ1 〜Ｑ4 が破壊することがある。

【０００８】図１に示されている温度補償用ダイオード
Ｄ1 、Ｄ2 、Ｄ3 は上述の熱暴走を防止するものであ
る。このダイオードＤ1 、Ｄ2 、Ｄ3 は第１〜第４のト
ランジスタＱ1 〜Ｑ4 に熱結合されており、且つ第１〜
第４のトランジスタＱ1 〜Ｑ4と同様な温度係数を有す
る。従って、温度が上昇すると、バイアス電圧ＶBBが低
下し、アイドリング電流の増大が抑制される。

【０００９】

【発明が解決しようとする課題】ところで、第３のバイ
アス回路７のバイアス電圧ＶBBを最適値に設定するため
には例えば抵抗Ｒe の値を微調整することが必要にな
り、必然的に増幅回路のコストが高くなった。

【００１０】図１の回路の欠点を解決するために図２に
示す第３のバイアス回路７ａを設けることが考えられ
る。第３のバイアス回路７ａは、第３及び第４のトラン
ジスタＱ3 、Ｑ4 のベース間に接続された２つの抵抗Ｒ
e1、Ｒe2とバイアス用トランジスタＱb とから成る。図
２の回路ではバイアス用トランジスタＱb が第１〜第４
のトランジスタＱ1 〜Ｑ4 に熱結合されており、第１〜
第４のトランジスタＱ1〜Ｑ4 の温度上昇に応じてバイ
アス用トランジスタＱb のコレクタ・エミッタ間抵抗が
低下し、第３のバイアス回路７ａの合成抵抗値の低下に
よって第３のバイアス回路７ａによるバイアス電圧ＶBB
が低下し、アイドリング電流Ｉidの増大が抑えられる。

【００１１】今、トランジスタＱb のベース・エミッタ
間電圧をＶBEb と、第３のバイアス回路７ａの両端子間
電圧に相当するバイアス電圧をＶBBとすれば、次式が成
立する。 ＶBB＝ＶBE1 ＋ＶBE2 ＋ＶBE3 ＋ＶBE4 ＋Ｉid（Ｒ1 ＋
Ｒ2 ） ＶBB＝ＶBEb （Ｒe1＋Ｒe2）／Ｒe2 ここで、ＶBE＝ＶBE2 ＝ＶBE3 ＝ＶBE4 ＝ＶBEb ＝ＶBE
とすれば、次式が成立する。 ＶBE（Ｒe1＋Ｒe2）／Ｒe2＝４ＶBE＋Ｉid（Ｒ1 ＋Ｒ2 ） Ｉid（Ｒ1 ＋Ｒ2 ）＝｛ＶBE（Ｒe1＋Ｒe2）／Ｒe2｝−４ＶBE ＝ＶBE（Ｒe1−３Ｒe2）／Ｒe2 この式から明らかなように、抵抗Ｒe1の値を抵抗Ｒe2の
値の３倍に設定すると、アイドリング電流Ｉidを零にす
ることができ、第１〜第４のトランジスタＱ1〜Ｑ4 の
温度上昇によるアイドリング電流Ｉidの増大が発生せ
ず、第１〜第４のトランジスタＱ1 〜Ｑ4 が保護され
る。

【００１２】しかしながら、図２の増幅回路は次の問題
点を有する。 （１） 必要なアイドリング電流を得るためには、Ｒe1
又はＲe2のいずれかを半固定抵抗として調整する必要が
ある。何故ならば、Ｒe1＝３Ｒe2に設定すると、アイド
リング電流が零になり、Ｂ級増幅回路となってしまう。
Ｂ級増幅回路においては０Ｖ近辺でスイッチング歪みが
生じることは周知であり、このため、アイドリング電流
を僅かに流す必要がある。このアイドリング電流は、電
流増幅のトランジスタが熱暴走を起こさない程度で、尚
且つスイッチング歪みが生じないという、極めて微妙な
値に設定しなければならないため、調整工数の増大によ
るコストの上昇又は製造歩留りの低下によるコストの上
昇を招く。 （２） 電源を投入した直後はアイドリング電流が少な
く、所定の電流値に落ち着くまでの時間が長い。何故な
らば、前述の（１）に記したように、アイドリング電流
を極めて微妙な値に設定している故に、その電流値は熱
結合されたトランジスタ同士が、ある適当な温度に温ま
っている状態でバランスが保たれているように調整され
る。即ち、トランジスタの温度が上昇して、所定の温度
に到達しなければ、アイドリング電流が最終的な値に落
ち着いてくれない。

【００１３】以上、図１及び図２に示すＳＥＰＰ回路に
ついて述べたが、図１及び図２のプッシュプル回路に対
する入力信号源の接続方法、プッシュプルトランジスタ
の種類、電源回路の構成等を変えた場合、又はプッシュ
プル回路としないエミッタフォロワ回路においても熱暴
走の問題がある。

【００１４】そこで、本発明の目的は、電源投入直後に
電流の安定化を図ることができる増幅回路を提供するこ
とにある。

【００１５】

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、本発明に従う実施形態
を示す図面の符号を参照して説明すると、第1及び第2の
電源端子と、負荷を接続するための出力端子と、前記第
１の電源端子に接続された第１の主端子と前記出力端子
に接続された第2の主端子と前記第1及び第2の主端子間
の抵抗値を制御するための制御端子とを有している第1
の電流制御手段と、前記第２の電源端子に接続された第
１の主端子と前記出力端子に接続された第2の主端子と
前記第1及び第2の主端子間の抵抗値を制御するための制
御端子とを有している第2の電流制御手段と、を有して
いるＳＥＰＰ型増幅回路において、前記第1の電流制御
手段の前記制御端子に接続されたコレクタと前記第1の
電流制御手段の電流の変化に応じて変化するベ−ス電流
が流れるように前記第１の電流制御手段に接続されたベ
−スとを有している第1のバイアス用トランジスタ（Ｑ
5）と、前記第1のバイアス用トランジスタ（Ｑ5）のエ
ミッタにその一端が接続された第１の抵抗（Ｒ3）と、
前記第１の抵抗（Ｒ3）の他端と前記第2の電流制御手段
の前記制御端子との間に接続された第２の抵抗（Ｒ4）
と、前記第1の電流制御手段の前記制御端子に接続され
たコレクタと前記第2の電流制御手段の前記制御端子に
接続されたエミッタと前記第１及び第２の抵抗の相互接
続点に接続されたベ−スとを有している第2のバイアス
用トランジスタ（Ｑ6）とを備えていることを特徴とす
るＳＥＰＰ型増幅回路に係わるものである。

【００１６】なお、請求項２に示すように、第1及び第2
の電源端子と、負荷を接続するための出力端子と、前記
第１の電源端子に接続された第１の主端子と前記出力端
子に接続された第2の主端子と前記第1及び第2の主端子
間の抵抗値を制御するための制御端子とを有する第１の
電流制御手段と、前記第２の電源端子に接続された第１
の主端子と前記出力端子に接続された第2の主端子と前
記第1及び第2の主端子間の抵抗値を制御するための制御
端子とを有している第2の電流制御手段と、を有してい
るＳＥＰＰ型増幅回路において、前記第２の電流制御手
段の前記制御端子に接続されたコレクタと前記第２の電
流制御手段の電流の変化に応じて変化するベ−ス電流が
流れるように前記第２の電流制御手段に接続されたベ−
スとを有している第1のバイアス用トランジスタ（Ｑ5）
と、前記第1のバイアス用トランジスタ（Ｑ5）のエミッ
タにその一端が接続された第１の抵抗（Ｒ3）と、前記
第１の抵抗（Ｒ3）の他端と前記第１の電流制御手段の
前記制御端子との間に接続された第２の抵抗（Ｒ4）
と、前記第２の電流制御手段の前記制御端子に接続され
たコレクタと前記第１の電流制御手段の前記制御端子に
接続されたエミッタと前記第１及び第２の抵抗の相互接
続点に接続されたベ−スとを有している第2のバイアス
用トランジスタ（Ｑ6）とを設けることができる。ま
た、請求項３に示すように、第1及び第2の電源端子と、
負荷を接続するための出力端子と、前記第１の電源端子
に接続された第１の主端子と前記出力端子に接続された
第2の主端子と前記第1及び第2の主端子間の抵抗値を制
御するための制御端子とを有する第１の電流制御素子
と、前記第２の電源端子に接続された第１の主端子と前
記出力端子に接続された第2の主端子と前記第1及び第2
の主端子間の抵抗値を制御するための制御端子とを有し
ている第2の電流制御素子と、前記第1の電流制御素子の
前記第1の主端子に接続されたコレクタと前記第1の電流
制御素子の前記制御端子に接続されたエミッタとを有し
ている第1の駆動トランジスタ（Ｑ3）と、前記第2の電
流制御素子の前記第1の主端子に接続されたコレクタと
前記第2の電流制御素子の前記制御端子に接続されたエ
ミッタとを有している第2の駆動トランジスタ（Ｑ4）と
を有しているＳＥＰＰ型増幅回路において、前記第1の
駆動トランジスタのベ−スに接続されたコレクタと前記
第1の駆動トランジスタのエミッタ又は前記第１の電流
制御素子の第２の主端子に接続されたベ−スとを有して
いる第1のバイアス用トランジスタ（Ｑ5）と、前記第1
のバイアス用トランジスタ（Ｑ5）のエミッタにその一
端が接続された第１の抵抗（Ｒ3）と、前記第１の抵抗
（Ｒ3）の他端と前記第2の駆動トランジスタのベ−スと
の間に接続された第２の抵抗（Ｒ4）と、前記第１の駆
動トランジスタのベ−スに接続されたコレクタと前記第
2の駆動トランジスタのベ−スに接続されたエミッタと
前記第１及び第２の抵抗の相互接続点に接続されたベ−
スとを有している第2のバイアス用トランジスタ（Ｑ6）
とを設けることができる。また、請求項４に示すよう
に、第1及び第2の電源端子と、負荷を接続するための出
力端子と、前記第１の電源端子に接続された第１の主端
子と前記出力端子に接続された第2の主端子と前記第1及
び第2の主端子間の抵抗値を制御するための制御端子と
を有する第1の電流制御素子と、前記第２の電源端子に
接続された第１の主端子と前記出力端子に接続された第
2の主端子と前記第1及び第2の主端子間の抵抗値を制御
するための制御端子とを有している第2の電流制御素子
と、前記第1の電流制御素子の前記第1の主端子に接続さ
れたコレクタと前記第1の電流制御素子の前記制御端子
に接続されたエミッタとを有している第1の駆動トラン
ジスタ（Ｑ3）と、前記第2の電流制御素子の前記第1の
主端子に接続されたコレクタと前記第2の電流制御素子
の前記制御端子に接続されたエミッタとを有している第
2の駆動トランジスタ（Ｑ4）とを有しているＳＥＰＰ型
増幅回路において、前記第２の駆動トランジスタのベ−
スに接続されたコレクタと前記第２の駆動トランジスタ
のエミッタ又は前記第２の電流制御素子の第２の主端子
に接続されたベ−スとを有している第1のバイアス用ト
ランジスタ（Ｑ5）と、前記第1のバイアス用トランジス
タ（Ｑ5）のエミッタにその一端が接続された第１の抵
抗（Ｒ3）と、前記第１の抵抗（Ｒ3）の他端と前記第１
の駆動トランジスタのベ−スとの間に接続された第２の
抵抗（Ｒ4）と、前記第２の駆動トランジスタのベ−ス
に接続されたコレクタと前記第１の駆動トランジスタの
ベ−スに接続されたエミッタと前記第１及び第２の抵抗
の相互接続点に接続されたベ−スとを有している第2の
バイアス用トランジスタ（Ｑ6）とを設けることができ
る。また、請求項５に示すように、更に、前記第1の電
流制御手段又は電流制御素子の第２の主端子と前記出力
端子との間に接続された第３の抵抗（Ｒ1）と、前記第
２の電流制御手段又は電流制御素子の第２の主端子と前
記出力端子との間に接続された第４の抵抗（Ｒ2）とを
設けることができる。また、請求項6に示すように、
更に、前記第１の抵抗に直列に接続されたダイオ−ドを
設けることができる。また、請求項７に示すように、前
記第1の電源端子は正極性の電圧を供給する端子であ
り、前記第2の電源端子は前記正極性の電圧と同一の絶
対値を有する負極性の電圧を供給する端子であることが
望ましい。また、請求項８に示すように、前記第1の電
源端子は所定の電圧を供給する端子であり、前記第2の
電源端子はグランド端子であり、前記負荷は前記出力端
子と前記グランド端子との間にコンデンサ（Ｃ）を介し
て接続されるものであることができる。また、請求項９
に示すように、電源端子（1）と、グランド端子（２
ａ）と、負荷を接続するための出力端子（３）と、第1
及び第2の主端子と前記第1及び第2の主端子間の抵抗値
を制御するための制御端子とを有し且つ前記第1の主端
子が前記第1の電源端子に接続されている電流制御手段
（Ｑ１１、Ｑ１２）と、前記電流制御手段の前記第2の
主端子と前記グランド端子との間に接続された第1の抵
抗（Ｒ11）と、前記電源端子（１）と前記電流制御手段
の前記制御端子との間に接続されたバイアス回路（５
ｂ）と、前記電流制御手段の前記制御端子に接続された
コレクタと前記電流制御手段の電流の変化に応じて変化
するベ−ス電流が流れるように前記電流制御手段に接続
されたベ−スとを有している第1のバイアス用トランジ
スタ（Ｑ13）と、前記第1のバイアス用トランジスタ
（Ｑ13）のエミッタにその一端が接続された第2の抵抗
（Ｒ13）と、前記第2の抵抗（Ｒ13）の他端と前記グラ
ンド端子（2ａ）との間に接続された第3の抵抗（Ｒ14）
と、前記電流制御手段の前記制御端子に接続されたコレ
クタと前記グランド端子（２ａ）に接続されたエミッタ
と前記第2及び第3の抵抗（Ｒ13，Ｒ14）の相互接続点に
接続されたベ−スとを有している第2のバイアス用トラ
ンジスタ（Ｑ14）と有し、前記出力端子（３）とグラン
ド端子（２ａ）との間に負荷を接続し、前記電流制御手
段の前記制御端子の電位を信号によって変える構成の増
幅回路とすることができる。また、請求項１０に示すよ
うに、電源端子（1）と、 グランド端子（２ａ）と、
負荷を接続するための出力端子（３）と、第1及び第2の
主端子と前記第1及び第2の主端子間の抵抗値を制御する
ための制御端子とを有し且つ前記第1の主端子が前記第1
の電源端子に接続されている電流制御素子（Ｑ11）と、
前記電流制御素子（Ｑ11）と前記グランド端子との間に
接続された第1の抵抗（Ｒ11）と、前記電流制御素子
（Ｑ11）の前記第1の主端子に接続されたコレクタと前
記第1の電流制御素子（Ｑ11）の前記制御端子に接続さ
れたエミッタとを有している駆動トランジスタ（Ｑ12）
と、前記電源端子（1）と前記駆動トランジスタ（Ｑ1
2）のベ−スとの間に接続されたバイアス回路（５ｂ）
と、前記駆動トランジスタ（Ｑ12）のベ−スに接続され
たコレクタと前記駆動トランジスタ（Ｑ12）のエミッタ
又は前記電流制御素子（Ｑ１）の第２の主端子に接続さ
れたベ−スとを有している第1のバイアス用トランジス
タ（Ｑ13）と、前記第1のバイアス用トランジスタ（Ｑ1
3）のエミッタにその一端が接続された第2の抵抗（Ｒ1
3）と、前記第2の抵抗（Ｒ13）の他端と前記グランド端
子（２ａ）との間に接続された第3の抵抗（Ｒ14）と、
前記駆動トランジスタ（Ｑ12）のベ−スに接続されたコ
レクタと前記グランド端子（２ａ）に接続されたエミッ
タと前記第2及び第3の抵抗（Ｒ13，Ｒ14）の相互接続点
に接続されたベ−スとを有している第2のバイアス用ト
ランジスタ（Ｑ14）とを有し、前記出力端子（３）とグ
ランド端子（２ａ）との間に負荷を接続し、前記駆動ト
ランジスタ（Ｑ12）のベ−ス電位を信号によって変える
構成の増幅回路とすることができる。

【００１７】

【発明の効果】各請求項の発明によれば、次の効果が得
られる。 （１） 第１及び第２のバイアス用トランジスタＱ5 、
Ｑ6 の電流が、出力段の電流制御素子又は電流制御手段
の電流の増大に応じて増加し、電流制御素子又は電流制
御手段の制御電圧を負帰還制御する。このため、電流制
御素子又は電流制御手段の温度に追従した第１及び第２
のバイアス用トランジスタＱ5 、Ｑ6 等の温度変化を待
たずに、電流制御素子又は手段の電流抑制動作が得ら
れ、電流制御素子又は手段の電流の安定化を迅速に図る
ことができる。 （２） 第１のバイアス用トランジスタＱ5 に直列に接
続される２つの抵抗（例えばＲ3 、Ｒ4 ）の値を同一に
することによってアイドリング電流が温度によって変化
しなくなる。この結果、抵抗値の調整によるアイドリン
グ電流の調整工程が不要になり、増幅回路のコストの低
減を図ることができる。また、請求項６に示すようにダ
イオードを付加すると、これによる温度補償効果を得る
ことができる。

【００１８】

【実施形態】次に、図３〜図１１を参照して本発明の実
施形態を説明する。但し、図３〜図１１において、図１
及び図２と実質的に同一の部分及び相互に同一の部分に
は同一の符号を付してその説明を省略する。

【００１９】

【第１の実施形態】図３に示す第１の実施形態のオーデ
ィオ回路のスピーカ用のＳＥＰＰ電力増幅回路は、図１
及び図２の第３のバイアス回路７、７ａを変形した第３
のバイアス回路７ｂを設け、この他は図１及び図２と同
一に構成したものである。第１及び第２のトランジスタ
Ｑ1 、Ｑ2 は、第１及び第２の電流制御素子又は増幅素
子として機能するものであって、第１の主端子としての
コレクタと、第２の主端子としてのエミッタと、制御端
子としてのベースとをそれぞれ有している。第３及び第
４のトランジスタＱ3 、Ｑ4 は、第１及び第２の駆動ト
ランジスタであって第１及び第２のトランジスタＱ1 、
Ｑ2 にダーリントン接続されている。ダーリントン接続
された第１及び第３のトランジスタＱ1 、Ｑ3 は、これ
等の組み合せによって１つのＮＰＮトランジスタと等価
な第１の電流制御手段又は第１の電流増幅手段を構成し
ている。第１及び第３のトランジスタＱ1 、Ｑ3 の組み
合せから成る第１の電流制御手段の第１の主端子は第１
のトランジスタＱ1 のコレクタであり、第２の主端子は
第１のトランジスタＱ1 のエミッタであり、制御端子は
第３のトランジスタＱ3 のベースである。ダーリントン
接続された第２及び第４のトランジスタＱ2 、Ｑ4 は、
これ等の組み合せによって１つのＰＮＰトランジスタと
等価な第２の電流制御手段又は第２の電流増幅手段を構
成している。第２及び第４のトランジスタＱ2 、Ｑ4 の
組み合せから成る第２の電流制御手段の第１の主端子は
第２のトランジスタＱ2 のコレクタであり、第２の主端
子は第２のトランジスタＱ2 のエミッタであり、制御端
子は第４のトランジスタＱ4 のベースである。

【００２０】変形された第３のバイアス回路７ｂはＮＰ
Ｎ型の第５及び第６のトランジスタＱ5 ，Ｑ6 と第３及
び第４の抵抗Ｒ3 、Ｒ4 とから成る。第５及び第６のト
ランジスタＱ5 、Ｑ6 はヒートシンクによって第１〜第
４のトランジスタＱ1 〜Ｑ4の全部又はこれ等から選択
されたものに熱結合されている。なお、第５及び第６の
トランジスタＱ5 、Ｑ6 を少なくとも第１のトランジス
タＱ1 又は第２のトランジスタＱ2 に熱結合させること
が望ましい。第１のバイアス用トランジスタとしての第
５のトランジスタＱ5 のコレクタは、第１の駆動トラン
ジスタとしての第３のトランジスタＱ3 のベースに接続
され、このベースは第３のトランジスタＱ3 のエミッタ
に接続されている。第３の抵抗Ｒ3 の一端は第５のトラ
ンジスタＱ5 のエミッタに接続されている。第４の抵抗
Ｒ4 は第３の抵抗Ｒ3 の他端と第２の駆動トランジスタ
としての第４のトランジスタＱ4 のベースとの間に接続
されている。第２のバイアス用トランジスタとしての第
６のトランジスタＱ6 のコレクタは第３のトランジスタ
Ｑ3 のベースに接続され、このエミッタは第２の駆動ト
ランジスタとしての第４のトランジスタＱ4 のベースに
接続され、このベースは第３及び第４の抵抗Ｒ3 、Ｒ4
の相互接続点Ｐ1 に接続されている。

【００２１】図３において、第３のバイアス回路７ｂ以
外の第１及び第２の電源端子１、２、第１〜第４のトラ
ンジスタＱ1 〜Ｑ4 、第１及び第２の抵抗Ｒ1 、Ｒ2 、
第１、第２及び第４のバイアス回路５、６、８は図１及
び図２と同一に構成されている。

【００２２】図３において、例えば、第１の電源端子１
の電圧を＋９．４Ｖ、第２の電源端子２の電圧を−９．
４Ｖ、第１及び第２の抵抗Ｒ1 、Ｒ2 はそれぞれ同一の
０．２２Ω、負荷９のスピーカの抵抗を４〜８Ω、第３
及び第４の抵抗Ｒ3 、Ｒ4 をそれぞれ同一の１．８ｋ
Ω、第４のバイアス回路８の抵抗Ｒf を３３０Ωとする
ことができる。なお、第３及び第４のトランジスタＱ3
、Ｑ4 は、第１及び第２のトランジスタＱ1 、Ｑ2 よ
りも高いトランジション周波数ｆT を有することが望ま
しい。

【００２３】図３のＳＥＰＰ電力増幅回路の増幅動作
は、図１及び図２の増幅回路と同様に、信号源ｅ１の交
流信号の変化に応じて第２のバイアス回路６のトランジ
スタＱa のインピーダンスが変化し、交流信号の正の半
波の時に第２及び第４のトランジスタＱ2 、Ｑ4 に電流
が流れ、負の半波の時に第１及び第３のトランジスタＱ
1 、Ｑ3 が流れる。即ち、グランド端子４と負荷９と第
２の抵抗Ｒ2 と第２のトランジスタＱ2 と第２の電源端
子２とから成る経路で第１の方向の電流が流れ、第１の
電源端子１と第１のトランジスタＱ1 と第１の抵抗Ｒ1
と負荷９とグランド端子４とから成る経路で第２の方向
の電流が流れる。

【００２４】既に説明したようにＳＥＰＰ増幅回路では
微小なアイドリング電流Ｉidが要求される。図３の第３
のバイアス回路７ｂは、第１〜第４のトランジスタＱ1
〜Ｑ4 の熱暴走を防いで微小のバイアス電流を迅速に供
給するように機能する。第１及び第２の電源端子１、２
に対する電力供給が開始すると、第１のバイアス回路５
の抵抗Ｒa を介して第３のトランジスタＱ3 のベース電
流が流れる。電源投入直後においては、第５及び第６の
トランジスタＱ5 、Ｑ6 がオフであるので、第３のバイ
アス回路７ｂの等価抵抗値は無限大である。従って、第
３及び第４のトランジスタＱ3 、Ｑ4 のベース・エミッ
タ間に印加されるそれぞれのバイアス電圧は、第１、第
２及び第４のバイアス回路５、６、８の抵抗値に依存し
て決定される。この電源投入直後には第３のバイアス回
路７ｂの抵抗値が大きいので、第３のトランジスタＱ3
のベース電位が高くなり、また、第４のトランジスタＱ
4のベース電位が低くなり、第３及び第４のトランジス
タＱ3 、Ｑ4 に比較的大きなベース電流が流れる。ま
た、第３及び第４のトランジスタＱ3 、Ｑ4 を介して第
１及び第２のトランジスタＱ1 、Ｑ2 のベース電流が流
れる。この時、第３及び第４のトランジスタＱ3 、Ｑ4
は第１及び第２のトランジスタＱ1 ，Ｑ2 のバイアス抵
抗のように機能する。これと同時に第３のトランジスタ
Ｑ3 を介して第５のトランジスタＱ5 のベース電流が供
給される。第５のトランジスタＱ5 にベース電流が流れ
ると、このコレクタ・エミッタ間抵抗が急激に小さくな
り、第３及び第４の抵抗Ｒ3 、Ｒ4 の相互接続点Ｐ1 の
電位が高くなり、第６のトランジスタＱ6 のベース電流
が流れ、このコレクタ・エミッタ間抵抗が低下し、結果
として第３のバイアス回路７ｂ全体の抵抗値が小さくな
る。第３のバイアス回路７ｂの抵抗即ち第３及び第４の
トランジスタＱ3 、Ｑ4 のベース相互間の抵抗値が小さ
くなると、第３のトランジスタＱ3 のベース電位が低下
し、第３のトランジスタＱ3 のベース電流及び第１のト
ランジスタＱ1 のベース電流及びコレクタ電流が減少す
る。また、第４のトランジスタＱ4 のベース電位が高く
なり、第４及び第２のトランジスタＱ4 、Ｑ2 のベース
電流及びコレクタ電流が減少する。従って、第３のバイ
アス回路７ｂは、第３及び第４のトランジスタＱ3 、Ｑ
4 のコレクタ電流を負帰還制御するように機能する。こ
の結果、第１〜第４のトランジスタＱ1 〜Ｑ4 が温度上
昇してここに流れる電流が増大しようとすると、これに
熱結合された第３のバイアス回路７ｂの第５及び第６の
トランジスタＱ5 、Ｑ6の温度上昇を待たずに第３のバ
イアス回路７ｂの抵抗値が低下し、第１〜第４のトラン
ジスタＱ1 〜Ｑ4 の電流抑制動作が生じる。従って、電
源投入と同時に第１〜第４のトランジスタＱ1 〜Ｑ4 の
アイドリング電流が安定化される。また、回路素子の特
性のバラツキ等のために、第１〜第４のトランジスタＱ
1〜Ｑ4 の温度上昇が生じても、ここを流れる電流が第
３のバイアス回路７ｂの負帰還作用によって抑制される
ので、第１〜第４のトランジスタＱ1 〜Ｑ4 が熱暴走し
て破壊することがない。

【００２５】図３の回路において、第３のバイアス回路
７ｂの両端の電圧をＶBB、第１、第２、第３、第４、第
５及び第６のトランジスタＱ1 、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ
5 、Ｑ6 のベース・エミッタ間電圧をＶBE1 、ＶBE2 、
ＶBE3 、ＶBE4 、ＶBE5 、ＶBE6 、アイドリング電流を
Ｉidとすれば、次の各式が成立する。 ＶBB＝ＶBE1 ＋ＶBE2 ＋ＶBE3 ＋ＶBE4 ＋Ｉid（Ｒ1 ＋
Ｒ2 ） ＶBB＝ＶBE3 ＋ＶBE5 ＋Ｒ3 （ＶBE6 ／Ｒ4 ）＋ＶBE6 Ｉid＝｛ＶBE5 ＋Ｒ3 （ＶBE6 ／Ｒ4 ）＋ＶBE6 −（Ｖ
BE1 ＋ＶBE2 ＋ＶBE4）｝／（Ｒ1 ＋Ｒ2 ） ここで、ＶBE1 、ＶBE2 、ＶBE4 、ＶBE5 、ＶBE6 はほ
ぼ同一であるので、これ等の全てをＶBEと仮定すると、 Ｉid＝｛Ｒ3 （ＶBE／Ｒ4 ）−ＶBE｝／（Ｒ1 ＋Ｒ2 ） ＝ＶBE（Ｒ3 −Ｒ4 ）／｛（Ｒ1 ＋Ｒ2 ）Ｒ5 ｝ トランジスタＱ1 〜Ｑ6 の温度係数を−２ｍＶ／℃とす
れば、アイドリング電流Ｉidの温度係数ΔＩid／ΔＴは
次式で表わされる。 ΔＩid／ΔＴ＝［（Ｒ3 −Ｒ4 ）／｛（Ｒ1 ＋Ｒ2 ）Ｒ
4 ｝］×（−２ｍＶ／℃） この式から明らかなようにＲ3 ＝Ｒ4 に設定すれば、ア
イドリング電流Ｉidは温度によって変化しなくなる。こ
のためアイドリング電流の設定を、固定抵抗を使用して
無調整に行うことができ、増幅回路のコストの低減を図
ることができる。なお、第５及び第６のトランジスタＱ
5 、Ｑ6 が第１及び第２のトランジスタＱ1 、Ｑ2 の一
方又は両方に熱結合されているので、温度上昇によって
第１及び第２のトランジスタＱ1 、Ｑ2 の電流が増大し
ようとすると、第５及び第６のトランジスタＱ5 、Ｑ6
の電流も増大し、第１及び第２のトランジスタＱ1 、Ｑ
2の電流の増大を抑制する。従って、Ｒ3 ＝Ｒ4 の設定
が正確に達成されていない場合であっても、第１及び第
２のトランジスタＱ1 ，Ｑ2 の熱暴走が防止される。要
するに、本実施形態では、負帰還作用と第５及び第６の
トランジスタＱ5 、Ｑ6 の温度補償機能との両方によっ
て第１及び第２のトランジスタＱ1 、Ｑ2 の熱暴走を確
実に防ぐことができる。

【００２６】

【第２の実施形態】図４に示す第２の実施形態の電力増
幅回路は、図３の第３のバイアス回路７ｂにダイオード
Ｄを付加した第３のバイアス回路７ｃを設け、この他は
図３と同一に構成したものである。ダイオードＤは、第
５及び第６のトランジスタＱ5 、Ｑ6 と同様に第１〜第
４のトランジスタＱ1 〜Ｑ4 の全部又は少なくとも１つ
に熱結合され、第１〜第６のトランジスタＱ1 〜Ｑ6 と
ほぼ同一の温度係数を有する。従って、ダイオードＤは
第５及び第６のトランジスタＱ5 、Ｑ6 と同様に第１〜
第４のトランジスタＱ1 〜Ｑ4 の温度補償用素子として
機能し、第３のバイアス回路７ｃの温度補償作用が更に
高くなる。なお、第２の実施形態は、第１の実施形態と
同一の効果も有する。

【００２７】

【第３の実施形態】図５に示す第３の実施形態の電力増
幅回路は、図３の第３のバイアス回路７ｂを変形した第
３のバイアス回路７ｄを設け、この他は図３と同一に構
成したものである。図５の第３のバイアス回路７ｄは第
１及び第２のバイアス用トランジスタとしてのＰＮＰ型
の第５及び第６のトランジスタＱ5 、Ｑ6 と第３及び第
４の抵抗Ｒ3 、Ｒ4 とを有している。図５において、Ｐ
ＮＰ型の第５のトランジスタＱ5 のコレクタは第４のト
ランジスタＱ4 のベースに接続され、このベースは第４
のトランジスタＱ4 のエミッタに接続されている。第３
の抵抗Ｒ3 の一端は第５のトランジスタＱ5 のエミッタ
に接続されている。第４の抵抗Ｒ4 は第３の抵抗Ｒ3 の
他端と第３のトランジスタＱ3 のベースとの間に接続さ
れている。ＰＮＰ型の第６のトランジスタＱ6 のエミッ
タは第３のトランジスタＱ3 のベースに接続され、この
コレクタは第４のトランジスタＱ4 のベースに接続さ
れ、このベースは第３及び第４の抵抗Ｒ3 、Ｒ4 の相互
接続点Ｐ1 に接続されている。

【００２８】図５の第３のバイアス回路７ｄの動作は図
３のバイアス回路７ｂの動作と本質的に同一である。即
ち、第１〜第４のトランジスタＱ1 〜Ｑ4 の電流の増大
に伴なって第４のトランジスタＱ4 の抵抗値が低下する
と、第５のトランジスタＱ5の電流が増大し、更に第６
のトランジスタＱ6 の電流も増大し、第３のバイアス回
路７ｄの抵抗値が低下し、第１〜第４のトランジスタＱ
1 〜Ｑ4 の電流が低下し、第１〜第４のトランジスタＱ
1 〜Ｑ4 の熱暴走が防止される。従って、図５の電力増
幅回路は図３の電力増幅回路と同一の効果を有する。

【００２９】

【第４の実施形態】図６の第４の実施形態の電力増幅回
路は、図５の第３のバイアス回路７ｄにダイオードＤを
付加した第３のバイアス回路７ｅを設け、この他は図５
と同一に構成したものである。図６の第３のバイアス回
路７ｅのダイオードＤは図４のダイオードＤと同一の目
的で設けられたものである。従って、図６の第４の実施
形態は図４の第２の実施形態と同一の効果を有する。

【００３０】

【第５の実施形態】図７の第５の実施形態は、図３の電
力増幅回路の第１のバイアス回路５を変形した第１のバ
イアス回路５ａを設け、更に第２の信号源ｅ2 と第２の
結合コンデンサＣ2 を付加し、この他は図３と同一に構
成したものである。図７の第１のバイアス回路５ａは３
つの抵抗Ｒa 、Ｒg 、Ｒh と１つのトランジスタＱc と
から成る。ＰＮＰ型トランジスタＱc のエミッタは抵抗
Ｒa を介して第１の電源端子１に接続され、このコレク
タは第３のトランジスタＱ3 のベースに接続されてい
る。抵抗Ｒg は第１の電源端子１とトランジスタＱc の
ベースとの間に接続されている。抵抗Ｒh はトランジス
タＱc のベースとグランドとの間に接続されている。第
２の信号源ｅ2 は第１の信号源ｅ1 と同相の信号を供給
するものであって、第２の結合コンデンサＣ2 を介して
トランジスタＱc のベースに接続されている。第１及び
第２のバイアス回路５ａ、６は互いに逆に動作する。こ
れにより、第１及び第２のトランジスタＱ1 、Ｑ2 に信
号源ｅ1 、ｅ2 の信号に応じた電流が流れる。

【００３１】図７の電力増幅回路は、信号源の接続形態
を変えた他は図３の回路と同一であるので、図３の第１
の実施形態と同一の効果を得ることができる。

【００３２】

【第６の実施形態】図８に示す第６の実施形態の電力増
幅回路は、図３の第４のバイアス回路８を変形した第４
のバイアス回路８ａを設け、この他は図３と同一に構成
したものである。図８の第４のバイアス回路８ａは２つ
の抵抗Ｒf1、Ｒf2から成る。抵抗Ｒｆ1 は第１のトラン
ジスタＱ1 のベースと出力端子３との間に接続され、抵
抗Ｒf2は出力端子３と第２のトランジスタＱ2 のベース
との間に接続されている。図８の電力増幅回路は図３の
電力増幅回路と実質的に同一に動作し、同一の効果を得
ることができる。

【００３３】

【第７の実施形態】図９に示す第７の実施形態の電力増
幅回路は、図３の電流制御素子としての第１及び第２の
トランジスタＱ1 、Ｑ2 を第１及び第２の電界効果トラ
ンジスタＱ1a、Ｑ1bに置き換え、この他は図３と同様に
構成したものである。Ｎチャネル型の第１の電界効果ト
ランジスタの第１の主端子としてのドレインは第１の電
源端子１に接続され、この第２の主端子としてのソース
は第１の抵抗Ｒ1 に接続され、この制御素子としてのゲ
ートは第３のトランジスタＱ3 のエミッタに接続されて
いる。Ｐチャネルの第２の電界効果トランジスタＱ2aの
第１の主力端子としてのドレインは第２の電源端子２に
接続され、この第２の主端子としてのソースは第２の抵
抗Ｒ2 に接続され、この制御端子としてのゲートは第４
のトランジスタＱ4 のエミッタに接続されている。

【００３４】第１及び第２の電界効果トランジスタＱ1
a、Ｑ2aは第３及び第４のトランジスタＱ3 、Ｑ4 によ
って制御される。即ち、第１及び第２の電界効果トラン
ジスタＱ1a、Ｑ2aの抵抗値は第３及び第４のトランジス
タＱ3 、Ｑ4 の抵抗値に比例して変化する。従って、図
９の電力増幅回路は図３の電力増幅回路と同様に動作
し、同様な効果を得ることができる。なお、図９では出
力段の電界効果トランジスタＱ1a、Ｑ1bと駆動トランジ
スタＱ3 、Ｑ4 との組み合せによって第１及び第２の電
流制御手段が構成されている。

【００３５】

【第８の実施形態】図１０の第８の実施形態の電力増幅
回路は、図３の電力増幅回路の第２の電源端子２をグラ
ンド端子４に接続し、且つ出力端子３とグランドとの間
において負荷９に直列になるようにコンデンサＣを接続
して単一電源型に変形したものである。この図１０に示
すように第２の電源端子２ａをグランド端子としても、
コンデンサＣを設けることによって負荷９に図３と同様
に交流電流を供給することができる。従って、図１０の
第８の実施形態によっても図３の第１の実施形態と同一
の効果を得ることができる。なお、抵抗Ｒｃはトランジ
スタＱａのコレクタとベ−スとの間に接続されている。
この抵抗Ｒｃを破線で示すように、出力端子３とトラン
ジスタＱａのベ−スとの間に接続することもできる。

【００３６】

【第９の実施形態】図１１に示す第９の実施形態の電力
増幅回路は、プッシュプル回路としないエミッタフォロ
ワの増幅回路である。出力段の電流制御素子又は増幅素
子としてのＮＰＮ型の第１のトランジスタＱ11のコレク
タは第１の電源端子１に接続され、このエミッタは出力
端子３と第１の抵抗Ｒ11 を介して第２の電源端子即ち
グランド端子２ａに接続されている。負荷９はコンデン
サＣを介して第１の抵抗Ｒ11に並列に接続されている。
駆動トランジスタとしてのＮＰＮ型の第２のトランジス
タＱ12のコレクタは第１の電源端子１に接続され、この
エミッタは第１のトランジスタＱ11のベースに接続され
ている。従って、２つのトランジスタＱ11、Ｑ12は図３
の２つのトランジスタＱ1 、Ｑ3 と同様にダーリントン
接続されている。第１のバイアス回路５ｂを形成する第
２の抵抗Ｒ12は第１の電源端子１と第２のトランジスタ
Ｑ12のベースとの間に接続されている。図１１の第２の
バイアス回路７ｆはＮＰＮ型の第３及び第４のトランジ
スタＱ13、Ｑ14と第３及び第４の抵抗Ｒ13、Ｒ14とから
成り、図３の第３のバイアス回路７ｂと同一に形成され
ている。但し、図１１のバイアス回路７ｆの第４の抵抗
Ｒ14及びトランジスタＱ14は、グランド端子２ａに接続
されている。第５の抵抗Ｒ15は第１のトランジスタＱ11
のベースとグランド端子２ａとの間に接続されている。
信号入力用としてのＮＰＮ型の第５のトランジスタＱ15
のコレクタは第２のトランジスタＱ12のベースに接続さ
れ、このエミッタは第６の抵抗Ｒ16を介してグランド端
子２ａに接続されている。第７の抵抗Ｒ17は電源端子１
とトランジスタＱ15のベースとの間に接続され、抵抗Ｒ
18はトランジスタＱ15のベースとグランド端子２ａとの
間に接続されている。信号源ｅ1 は結合コンデンサＣ1
を介してトランジスタＱ15のベースに接続されている。
ダーリントン接続された２つのトランジスタＱ11、Ｑ12
の組み合せ回路は等価的に１つのＮＰＮトランジスタ又
は電流制御手段として機能する。この電流制御手段の第
１の主端子はトランジスタＱ11のコレクタであり、第２
の主端子はトランジスタＱ11のエミッタであり、制御素
子はトランジスタＱ12のベースである。

【００３７】図１１の回路の第１、第２、第３、第４及
び第５のトランジスタＱ11、Ｑ12、Ｑ13、Ｑ14、Ｑ15は
図３の回路の第１、第３、第５、第６及び信号入力用の
トランジスタＱ1 、Ｑ3 、Ｑ5 、Ｑ6 、Ｑa と実質的に
同一に形成されており且つ同一に動作し、図１１の抵抗
Ｒ11、Ｒ12、Ｒ13、Ｒ14、Ｒ15、Ｒ16、Ｒ17は図３の抵
抗Ｒ1 、Ｒa 、Ｒ3 、Ｒ4 、Ｒf 、Ｒb 、Ｒc 、Ｒd と
実質的に同一に形成されており且つ同一に動作する。従
って、図１１のバイアス回路７ｅは第１のトランジスタ
Ｑ11の電流を負帰還制御し、第１のトランジスタＱ11の
熱暴走の防止に寄与する。

【００３８】

【変形例】本発明は、上述の実施形態に限定されるもの
でなく、例えば次の変形が可能なものである。 （１） 図７に示す２つの信号源ｅ1 、ｅ2 を設ける方
式を、図４、図５、図６、図８、図９及び図１０の増幅
回路にも適用することができる。 （２） 図４、図５、図６、図７、図９及び図１０にお
いて、第４のバイアス回路８を図８に示す第４のバイア
ス回路８ａと同一にすることができる。 （３） 図４、図５、図６、図７、図９及び図１０にお
いて、抵抗Ｒｆによるバイアス回路８の代りに、図８の
抵抗Ｒｆ1、Ｒｆ2のバイアス回路８ａを設けることがで
きる。 （４） 図９に示す電界効果トランジスタＱ1a、Ｑ2a
を、図４、図５、図６、図７，図８、図１０の増幅回路
のトランジスタＱ1 、Ｑ2 の代りに使用することができ
る。また、図１１のトランジスタＱ11を電界効果トラン
ジスタに置き換えることができる。 （５） 図１０に示す単一電源方式を図４、図５、図
６、図７、図８及び図９の増幅回路にも適用することが
できる。 （６） ＳＥＰＰ増幅回路に対する信号の入力方法を種
々変形することができる。 （７） 図３、図４、図７〜図１０で破線２０で示すよ
うに第１のバイアス用トランジスタＱ5 のベースを第３
のトランジスタＱ3のエミッタに接続する代りに、第１
のトランジスタＱ1 又はＱ1aのエミッタ又はソースに接
続することができる。即ち、第１のバイアス用トランジ
スタＱ５のベ−スは、２つのトランジスタＱ１、Ｑ３を
含む第１の電流制御手段の電流の変化に応じてベース電
流が変化する場所であればどこに接続してもよい。ま
た、図５及び図６の回路でトランジスタＱ5 のベースを
第４のトランジスタＱ4のエミッタに接続する代りに、
破線２０で示すように第２のトランジスタＱ2 のエミッ
タに接続することができる。即ち、第１のバイアス用ト
ランジスタＱ５のベ−スは、２つのトランジスタＱ２、
Ｑ４を含む第２の電流制御手段の電流の変化に応じてベ
−ス電流が変化する場所であればどこに接続してもよ
い。また、図１１においても破線２０で示すように第３
のトランジスタＱ13のベースを第２のトランジスタＱ12
のエミッタに接続する代りに、第１のトランジスタＱ11
の第２の主端子としてのエミッタに接続することができ
る。破線２０の接続の場合には、Ｑ1 とＱ3 から成る第
１のダーリントントランジスタ回路、Ｑ2 とＱ4 から成
る第２のダーリントントランジスタ回路又はＱ11とＱ12
から成るグダ‐リントントランジスタ回路を１つのトラ
ンジスタにそれぞれ置き換えることができる。要する
に、この場合には第３及び第４のトランジスタＱ3、Ｑ4
又はＱ12を省くことができる。なお、出力段を非ダーリ
ントン構成にする場合には、出力段トランジスタのベー
ス又は制御素子を第１のバイアス回路５又は５ａ又は５
ｂに接続する。 （８） 第１及び第２の抵抗Ｒ１、Ｒ２を省くことがで
きる。 （９） 図７、図８、図９及び図１０の回路においても
第３のバイアス回路７ｂを図５の第３のバイアス回路７
ｄと同様な回路に変形することができる。 （１０） 図７、図８、図９、図１０及び図１１におい
ても破線で示すようにダイオードＤを抵抗Ｒ3 又はＲ13
に直列に接続することができる。 （１１） トランジスタＱ1、Ｑ3及びＱ2、Ｑ4及びＱ1
1、Ｑ12の電流増幅手段を、２段よりも多いトランジス
タから成る３段以上のダーリントン回路に構成すること
ができる。この場合にはダーリントン回路の任意の段の
エミッタをトランジスタＱ5又はＱ13のベースに接続す
る。

【図面の簡単な説明】

【図１】従来のＳＥＰＰ増幅回路を示す回路図である。

【図２】従来の別のＳＥＰＰ増幅回路を示す回路図であ
る。

【図３】第１の実施形態のＳＥＰＰ増幅回路を示す回路
図である。

【図４】第２の実施形態のＳＥＰＰ増幅回路を示す回路
図である。

【図５】第３の実施形態のＳＥＰＰ増幅回路を示す回路
図である。

【図６】第４の実施形態のＳＥＰＰ増幅回路を示す回路
図である。

【図７】第５の実施形態のＳＥＰＰ増幅回路を示す回路
図である。

【図８】第６の実施形態のＳＥＰＰ増幅回路を示す回路
図である。

【図９】第７の実施形態のＳＥＰＰ増幅回路を示す回路
図である。

【図１０】第８の実施形態のＳＥＰＰ増幅回路を示す回
路図である。

【図１１】第９の実施形態のエミッタフォロワ増幅回路
を示す回路図である。

【符号の説明】

Ｑ1 〜Ｑ6 第１〜第６のトランジスタ Ｒ1 〜Ｒ4 第１〜第４の抵抗 ５ 第１のバイアス回路 ６ 第２のバイアス回路 ７〜７ｆ 第３のバイアス回路 ８ 第４のバイアス回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J090 AA02 AA18 AA41 CA02 CA48 CA81 CA87 CN01 FA04 FA17 FN06 FN10 HA08 HA09 HA17 HA18 HA19 HA25 HA32 KA12 MA01 MA06 MA13 MA24 SA05 5J091 AA02 AA18 AA41 CA02 CA48 CA81 CA87 FA04 FA17 HA08 HA09 HA17 HA18 HA19 HA25 HA32 KA12 MA01 MA06 MA13 MA24 SA05 UW09 5J092 AA02 AA18 AA41 CA02 CA48 CA81 CA87 FA04 FA17 FR07 HA08 HA09 HA17 HA18 HA19 HA25 HA32 KA12 MA01 MA06 MA13 MA24 SA05 VL06 VL08

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第1及び第2の電源端子と、 負荷を接続するための出力端子と、 前記第１の電源端子に接続された第１の主端子と前記出
   力端子に接続された第2の主端子と前記第1及び第2の主
   端子間の抵抗値を制御するための制御端子とを有してい
   る第1の電流制御手段と、 前記第２の電源端子に接続された第１の主端子と前記出
   力端子に接続された第2の主端子と前記第1及び第2の主
   端子間の抵抗値を制御するための制御端子とを有してい
   る第2の電流制御手段と、を有しているＳＥＰＰ型増幅
   回路において、 前記第1の電流制御手段の前記制御端子に接続されたコ
   レクタと前記第1の電流制御手段の電流の変化に応じて
   変化するベ−ス電流が流れるように前記第１の電流制御
   手段に接続されたベ−スとを有している第1のバイアス
   用トランジスタ（Ｑ5）と、 前記第1のバイアス用トランジスタ（Ｑ5）のエミッタに
   その一端が接続された第１の抵抗（Ｒ3）と、 前記第１の抵抗（Ｒ3）の他端と前記第2の電流制御手段
   の前記制御端子との間に接続された第２の抵抗（Ｒ4）
   と、 前記第1の電流制御手段の前記制御端子に接続されたコ
   レクタと前記第2の電流制御手段の前記制御端子に接続
   されたエミッタと前記第１及び第２の抵抗の相互接続点
   に接続されたベ−スとを有している第2のバイアス用ト
   ランジスタ（Ｑ6）とを備えていることを特徴とするＳ
   ＥＰＰ型増幅回路。
2. 【請求項２】 第1及び第2の電源端子と、 負荷を接続するための出力端子と、 前記第１の電源端子に接続された第１の主端子と前記出
   力端子に接続された第2の主端子と前記第1及び第2の主
   端子間の抵抗値を制御するための制御端子とを有する第
   １の電流制御手段と、 前記第２の電源端子に接続された第１の主端子と前記出
   力端子に接続された第2の主端子と前記第1及び第2の主
   端子間の抵抗値を制御するための制御端子とを有してい
   る第2の電流制御手段と、 を有しているＳＥＰＰ型増幅回路において、 前記第２の電流制御手段の前記制御端子に接続されたコ
   レクタと前記第２の電流制御手段の電流の変化に応じて
   変化するベ−ス電流が流れるように前記第２の電流制御
   手段に接続されたベ−スとを有している第1のバイアス
   用トランジスタ（Ｑ5）と、 前記第1のバイアス用トランジスタ（Ｑ5）のエミッタに
   その一端が接続された第１の抵抗（Ｒ3）と、 前記第１の抵抗（Ｒ3）の他端と前記第１の電流制御手
   段の前記制御端子との間に接続された第２の抵抗（Ｒ
   4）と、 前記第２の電流制御手段の前記制御端子に接続されたコ
   レクタと前記第１の電流制御手段の前記制御端子に接続
   されたエミッタと前記第１及び第２の抵抗の相互接続点
   に接続されたベ−スとを有している第2のバイアス用ト
   ランジスタ（Ｑ6）とを備えていることを特徴とするＳ
   ＥＰＰ型増幅回路。
3. 【請求項３】 第1及び第2の電源端子と、 負荷を接続するための出力端子と、 前記第１の電源端子に接続された第１の主端子と前記出
   力端子に接続された第2の主端子と前記第1及び第2の主
   端子間の抵抗値を制御するための制御端子とを有する第
   １の電流制御素子と、 前記第２の電源端子に接続された第１の主端子と前記出
   力端子に接続された第2の主端子と前記第1及び第2の主
   端子間の抵抗値を制御するための制御端子とを有してい
   る第2の電流制御素子と、 前記第1の電流制御素子の前記第1の主端子に接続された
   コレクタと前記第1の電流制御素子の前記制御端子に接
   続されたエミッタとを有している第1の駆動トランジス
   タ（Ｑ3）と、 前記第2の電流制御素子の前記第1の主端子に接続された
   コレクタと前記第2の電流制御素子の前記制御端子に接
   続されたエミッタとを有している第2の駆動トランジス
   タ（Ｑ4）と、 を有しているＳＥＰＰ型増幅回路において、 前記第1の駆動トランジスタのベ−スに接続されたコレ
   クタと前記第1の駆動トランジスタのエミッタ又は前記
   第１の電流制御素子の第２の主端子に接続されたベ−ス
   とを有している第1のバイアス用トランジスタ（Ｑ5）
   と、 前記第1のバイアス用トランジスタ（Ｑ5）のエミッタに
   その一端が接続された第１の抵抗（Ｒ3）と、 前記第１の抵抗（Ｒ3）の他端と前記第2の駆動トランジ
   スタのベ−スとの間に接続された第２の抵抗（Ｒ4）
   と、 前記第１の駆動トランジスタのベ−スに接続されたコレ
   クタと前記第2の駆動トランジスタのベ−スに接続され
   たエミッタと前記第１及び第２の抵抗の相互接続点に接
   続されたベ−スとを有している第2のバイアス用トラン
   ジスタ（Ｑ6）とを備えていることを特徴とするＳＥＰ
   Ｐ型増幅回路。
4. 【請求項４】第1及び第2の電源端子と、 負荷を接続するための出力端子と、 前記第１の電源端子に接続された第１の主端子と前記出
   力端子に接続された第2の主端子と前記第1及び第2の主
   端子間の抵抗値を制御するための制御端子とを有する第
   １の電流制御素子と、 前記第２の電源端子に接続された第１の主端子と前記出
   力端子に接続された第2の主端子と前記第1及び第2の主
   端子間の抵抗値を制御するための制御端子とを有してい
   る第2の電流制御素子と、 前記第1の電流制御素子の前記第1の主端子に接続された
   コレクタと前記第1の電流制御素子の前記制御端子に接
   続されたエミッタとを有している第1の駆動トランジス
   タ（Ｑ3）と、 前記第2の電流制御素子の前記第1の主端子に接続された
   コレクタと前記第2の電流制御素子の前記制御端子に接
   続されたエミッタとを有している第2の駆動トランジス
   タ（Ｑ4）と、 を有しているＳＥＰＰ型増幅回路において、 前記第２の駆動トランジスタのベ−スに接続されたコレ
   クタと前記第２の駆動トランジスタのエミッタ又は前記
   第２の電流制御素子の第２の主端子に接続されたベ−ス
   とを有している第1のバイアス用トランジスタ（Ｑ5）
   と、 前記第1のバイアス用トランジスタ（Ｑ5）のエミッタに
   その一端が接続された第１の抵抗（Ｒ3）と、 前記第１の抵抗（Ｒ3）の他端と前記第１の駆動トラン
   ジスタのベ−スとの間に接続された第２の抵抗（Ｒ4）
   と、 前記第２の駆動トランジスタのベ−スに接続されたコレ
   クタと前記第１の駆動トランジスタのベ−スに接続され
   たエミッタと前記第１及び第２の抵抗の相互接続点に接
   続されたベ−スとを有している第2のバイアス用トラン
   ジスタ（Ｑ6）とを備えていることを特徴とするＳＥＰ
   Ｐ型増幅回路。
5. 【請求項５】 更に、前記第1の電流制御手段又は電流
   制御素子の第２の主端子と前記出力端子との間に接続さ
   れた第３の抵抗（Ｒ1）と、前記第２の電流制御手段又
   は電流制御素子の第２の主端子と前記出力端子との間に
   接続された第４の抵抗（Ｒ2）を有していることを特徴
   とする請求項１又は２又は３又は４記載のＳＥＰＰ型増
   幅回路。
6. 【請求項6】 更に、前記第１の抵抗に直列に接続され
   たダイオ−ドを有していることを特徴とする請求項1乃
   至5のいずれかに記載のＳＥＰＰ型増幅回路。
7. 【請求項７】 前記第1の電源端子は正極性の電圧を供
   給する端子であり、前記第2の電源端子は前記正極性の
   電圧と同一の絶対値を有する負極性の電圧を供給する端
   子であることを特徴とする請求項1乃至６のいずれかに
   記載のＳＥＰＰ型増幅回路。
8. 【請求項８】 前記第1の電源端子は所定の電圧を供給
   する端子であり、前記第2の電源端子はグランド端子で
   あり、前記負荷は前記出力端子と前記グランド端子との
   間にコンデンサ（Ｃ）を介して接続されるものである請
   求項1乃至6のいずれかに記載のＳＥＰＰ型増幅回路。
9. 【請求項９】 電源端子（1）と、 グランド端子（２ａ）と、 負荷を接続するための出力端子（３）と、 第1及び第2の主端子と前記第1及び第2の主端子間の抵抗
   値を制御するための制御端子とを有し且つ前記第1の主
   端子が前記第1の電源端子に接続されている電流制御手
   段（Ｑ１１、Ｑ１２）と、 前記電流制御手段の前記第2の主端子と前記グランド端
   子との間に接続された第1の抵抗（Ｒ11）と、 前記電源端子（１）と前記電流制御手段の前記制御端子
   との間に接続されたバイアス回路（５ｂ）と、 前記電流制御手段の前記制御端子に接続されたコレクタ
   と前記電流制御手段の電流の変化に応じて変化するベ−
   ス電流が流れるように前記電流制御手段に接続されたベ
   −スとを有している第1のバイアス用トランジスタ（Ｑ1
   3）と、 前記第1のバイアス用トランジスタ（Ｑ13）のエミッタ
   にその一端が接続された第2の抵抗（Ｒ13）と、 前記第2の抵抗（Ｒ13）の他端と前記グランド端子（2
   ａ）との間に接続された第3の抵抗（Ｒ14）と、 前記電流制御手段の前記制御端子に接続されたコレクタ
   と前記グランド端子（２ａ）に接続されたエミッタと前
   記第2及び第3の抵抗（Ｒ13，Ｒ14）の相互接続点に接続
   されたベ−スとを有している第2のバイアス用トランジ
   スタ（Ｑ14）と、を有し、前記出力端子（３）とグラン
   ド端子（２ａ）との間に負荷を接続し、前記電流制御手
   段の前記制御端子の電位を信号によって変える構成の増
   幅回路。
10. 【請求項１０】 電源端子（1）とグランド端子（２
    ａ）と、 負荷を接続するための出力端子（３）と、 第1及び第2の主端子と前記第1及び第2の主端子間の抵抗
    値を制御するための制御端子とを有し且つ前記第1の主
    端子が前記第1の電源端子に接続されている電流制御素
    子（Ｑ11）と、 前記電流制御素子（Ｑ11）と前記グランド端子との間に
    接続された第1の抵抗（Ｒ11）と、 前記電流制御素子（Ｑ11）の前記第1の主端子に接続さ
    れたコレクタと前記第1の電流制御素子（Ｑ11）の前記
    制御端子に接続されたエミッタとを有している駆動トラ
    ンジスタ（Ｑ12）と、 前記電源端子（1）と前記駆動トランジスタ（Ｑ12）の
    ベ−スとの間に接続されたバイアス回路（５ｂ）と、 前記駆動トランジスタ（Ｑ12）のベ−スに接続されたコ
    レクタと前記駆動トランジスタ（Ｑ12）のエミッタ又は
    前記電流制御素子（Ｑ１）の第２の主端子に接続された
    ベ−スとを有している第1のバイアス用トランジスタ
    （Ｑ13）と、 前記第1のバイアス用トランジスタ（Ｑ13）のエミッタ
    にその一端が接続された第2の抵抗（Ｒ13）と、 前記第2の抵抗（Ｒ13）の他端と前記グランド端子（２
    ａ）との間に接続された第3の抵抗（Ｒ14）と、 前記駆動トランジスタ（Ｑ12）のベ−スに接続されたコ
    レクタと前記グランド端子（２ａ）に接続されたエミッ
    タと前記第2及び第3の抵抗（Ｒ13，Ｒ14）の相互接続点
    に接続されたベ−スとを有している第2のバイアス用ト
    ランジスタ（Ｑ14）と、を有し、前記出力端子（３）と
    グランド端子（２ａ）との間に負荷を接続し、前記駆動
    トランジスタ（Ｑ12）のベ−ス電位を信号によって変え
    る構成の増幅回路。