JPH0589409A - 磁気ヘツドドライブ回路 - Google Patents
磁気ヘツドドライブ回路Info
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- JPH0589409A JPH0589409A JP3248680A JP24868091A JPH0589409A JP H0589409 A JPH0589409 A JP H0589409A JP 3248680 A JP3248680 A JP 3248680A JP 24868091 A JP24868091 A JP 24868091A JP H0589409 A JPH0589409 A JP H0589409A
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- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/022—H-Bridge head driver circuit, the "H" configuration allowing to inverse the current direction in the head
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- G—PHYSICS
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/661—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals
- H03K17/662—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals each output circuit comprising more than one controlled bipolar transistor
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Abstract
(57)【要約】
【構成】入力端子ＶＩＮ１，ＶＩＮ２にそれぞれベース
を接続した第１，第２のＮＰＮトランジスタＱ１，Ｑ２
と、コレクタをそれぞれトランジスタＱ１，Ｑ２のエミ
ッタに接続した第３，第４のＮＰＮトランジスタＱ３，
Ｑ４と、定電流源５と、入力端子ＶＩＮ１，ＶＩＮ２お
よび第４，第３のトランジスタＱ４，Ｑ３のベース間に
それぞれ接続した遅延回路１，２とを有する。また、ヘ
ッド３とサージ吸収抵抗４は第１，第２のトランジスタ
Ｑ１，Ｑ２を反転させ、その後に第３，第４のトランジ
スタＱ３，Ｑ４を反転させる。 【効果】サージ吸収抵抗４を大きくしてヘッド３のサー
ジ電圧を高くしても、第１のトランジスタＱ１のエミッ
タ・ベース間に印加される逆バイアス電圧を耐圧以下に
抑えられるので、トランジスタＱ２の劣化を抑制できる
とともに、ヘッド電流のスイッチング時間を短かくする
ことができる。
を接続した第１，第２のＮＰＮトランジスタＱ１，Ｑ２
と、コレクタをそれぞれトランジスタＱ１，Ｑ２のエミ
ッタに接続した第３，第４のＮＰＮトランジスタＱ３，
Ｑ４と、定電流源５と、入力端子ＶＩＮ１，ＶＩＮ２お
よび第４，第３のトランジスタＱ４，Ｑ３のベース間に
それぞれ接続した遅延回路１，２とを有する。また、ヘ
ッド３とサージ吸収抵抗４は第１，第２のトランジスタ
Ｑ１，Ｑ２を反転させ、その後に第３，第４のトランジ
スタＱ３，Ｑ４を反転させる。 【効果】サージ吸収抵抗４を大きくしてヘッド３のサー
ジ電圧を高くしても、第１のトランジスタＱ１のエミッ
タ・ベース間に印加される逆バイアス電圧を耐圧以下に
抑えられるので、トランジスタＱ２の劣化を抑制できる
とともに、ヘッド電流のスイッチング時間を短かくする
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は磁気ヘッドドライブ回路
に関し、特に磁気ヘッドのスイッチングタイムを改善す
る磁気ヘッドドライブ回路に関する。
に関し、特に磁気ヘッドのスイッチングタイムを改善す
る磁気ヘッドドライブ回路に関する。
【０００２】
【従来の技術】従来の磁気ヘッドドライブ回路は、入力
信号に基づいて磁気ヘッドを切換える２組のトランジス
タと、サージ電圧を吸収する抵抗素子等から構成されて
いる。
信号に基づいて磁気ヘッドを切換える２組のトランジス
タと、サージ電圧を吸収する抵抗素子等から構成されて
いる。
【０００３】図４は従来の一例を示す磁気ヘッドドライ
ブ回路図である。図４に示すように、従来の磁気ヘッド
ドライブ回路は、コレクタに電源電圧Ｖｃｃを供給され
る第１および第２のＮＰＮトランジスタＱ１，Ｑ２と、
コレクタをこれら第１および第２のＮＰＮトランジスタ
Ｑ１，Ｑ２のエミッタに接続した第３および第４のＮＰ
ＮトランジスタＱ３，Ｑ４とを有する。また、これら第
１および第２のＮＰＮトランジスタＱ１，Ｑ２のエミッ
タには磁気ヘッド３が接続され、その磁気ヘッド３にサ
ージ吸収抵抗４ａが並列接続される。更に、第３および
第４のＮＰＮトランジスタＱ３，Ｑ４のエミッタは共通
の定電流源５に接続される。かかる素子により構成され
た回路は、Ｈブリッジ回路となっている。尚、第１，第
４のＮＰＮトランジスタＱ１，Ｑ４のベースは、それぞ
れ入力信号端子ＶＩＮ１，ＶＩＮ２に接続され、また第
２，第３のＮＰＮトランジスタＱ２，Ｑ３のベースはそ
れぞれ入力信号端子ＶＩＮ１反転，ＶＩＮ２反転に接続
される。
ブ回路図である。図４に示すように、従来の磁気ヘッド
ドライブ回路は、コレクタに電源電圧Ｖｃｃを供給され
る第１および第２のＮＰＮトランジスタＱ１，Ｑ２と、
コレクタをこれら第１および第２のＮＰＮトランジスタ
Ｑ１，Ｑ２のエミッタに接続した第３および第４のＮＰ
ＮトランジスタＱ３，Ｑ４とを有する。また、これら第
１および第２のＮＰＮトランジスタＱ１，Ｑ２のエミッ
タには磁気ヘッド３が接続され、その磁気ヘッド３にサ
ージ吸収抵抗４ａが並列接続される。更に、第３および
第４のＮＰＮトランジスタＱ３，Ｑ４のエミッタは共通
の定電流源５に接続される。かかる素子により構成され
た回路は、Ｈブリッジ回路となっている。尚、第１，第
４のＮＰＮトランジスタＱ１，Ｑ４のベースは、それぞ
れ入力信号端子ＶＩＮ１，ＶＩＮ２に接続され、また第
２，第３のＮＰＮトランジスタＱ２，Ｑ３のベースはそ
れぞれ入力信号端子ＶＩＮ１反転，ＶＩＮ２反転に接続
される。
【０００４】この磁気ヘッドドライブ回路において、入
力信号ＶＩＮ１とＶＩＮ２がハイのとき、ＮＰＮトラン
ジスタＱ１とＱ４がＯＮとなり、ヘッド３には右向きに
電流が流れる。また逆に、入力信号ＶＩＮ１とＶＩＮ２
がロウのとき、ＮＰＮトランジスタＱ２とＱ３がＯＮと
なり、ヘッド３には左向きに電流が流れる。かかるヘッ
ド３の電流が右向きから左向きに反転するとき、ＶＩＮ
１とＶＩＮ２の信号が同時に反転する。この反転の瞬間
にヘッド３から発生するサージ電圧は、サージ吸収抵抗
４ａによって制限され、電流ＩＥ×サージ吸収抵抗ＲＤ
＝３０ｍＡ×５００Ω＝１．５Ｖの電圧となる。一方、
ヘッド３での時定数は、ヘッド３のインダクタンスＬ／
サージ吸収抵抗ＲＤ＝５μＨ／５００Ω＝１０ｎｓｅｃ
になっている。このときのＮＰＮトランジスタＱ１のベ
ース・エミッタ間の逆バイアス電圧は、ピークで１Ｖ位
になっている。
力信号ＶＩＮ１とＶＩＮ２がハイのとき、ＮＰＮトラン
ジスタＱ１とＱ４がＯＮとなり、ヘッド３には右向きに
電流が流れる。また逆に、入力信号ＶＩＮ１とＶＩＮ２
がロウのとき、ＮＰＮトランジスタＱ２とＱ３がＯＮと
なり、ヘッド３には左向きに電流が流れる。かかるヘッ
ド３の電流が右向きから左向きに反転するとき、ＶＩＮ
１とＶＩＮ２の信号が同時に反転する。この反転の瞬間
にヘッド３から発生するサージ電圧は、サージ吸収抵抗
４ａによって制限され、電流ＩＥ×サージ吸収抵抗ＲＤ
＝３０ｍＡ×５００Ω＝１．５Ｖの電圧となる。一方、
ヘッド３での時定数は、ヘッド３のインダクタンスＬ／
サージ吸収抵抗ＲＤ＝５μＨ／５００Ω＝１０ｎｓｅｃ
になっている。このときのＮＰＮトランジスタＱ１のベ
ース・エミッタ間の逆バイアス電圧は、ピークで１Ｖ位
になっている。
【０００５】このドライブ回路において、ＮＰＮトラン
ジスタＱ１のベースにＶＩＮ１＝４．５Ｖのハイ信号、
ＮＰＮトランジスタＱ２のベースにＶＩＮ１反転＝３．
５Ｖのロウ信号、ＮＰＮトランジスタＱ３のベースにＶ
ＩＮ２反転＝１Ｖのロウ信号、ＮＰＮトランジスタＱ４
のベースにＶＩＮ２＝２Ｖのハイ信号が入力されている
時、ＶＩＮ１とＶＩＮ２と信号が完全に且つ同時にロウ
に反転すればよいが、ＶＩＮ１の信号のハイからロウへ
の反転が少しでも遅れると、ｂ点の電位は、ＮＰＮトラ
ンジスタＥ１のベース電位（４．５Ｖ）−ＮＰＮトラン
ジスタＱ１のＶＢＥ（０．７Ｖ）＋サージ電圧（５００
Ω×３０ｍＡ＝１．５Ｖ）＝５．３Ｖとなる。しかる
に、ＮＰＮトランジスタＱ２のベース電位はロウの状態
での電位３．５Ｖであるので、ＮＰＮトランジスタＱ２
のベース・エミッタ間の逆バイアス電圧が約２Ｖ近くま
で達することになる。
ジスタＱ１のベースにＶＩＮ１＝４．５Ｖのハイ信号、
ＮＰＮトランジスタＱ２のベースにＶＩＮ１反転＝３．
５Ｖのロウ信号、ＮＰＮトランジスタＱ３のベースにＶ
ＩＮ２反転＝１Ｖのロウ信号、ＮＰＮトランジスタＱ４
のベースにＶＩＮ２＝２Ｖのハイ信号が入力されている
時、ＶＩＮ１とＶＩＮ２と信号が完全に且つ同時にロウ
に反転すればよいが、ＶＩＮ１の信号のハイからロウへ
の反転が少しでも遅れると、ｂ点の電位は、ＮＰＮトラ
ンジスタＥ１のベース電位（４．５Ｖ）−ＮＰＮトラン
ジスタＱ１のＶＢＥ（０．７Ｖ）＋サージ電圧（５００
Ω×３０ｍＡ＝１．５Ｖ）＝５．３Ｖとなる。しかる
に、ＮＰＮトランジスタＱ２のベース電位はロウの状態
での電位３．５Ｖであるので、ＮＰＮトランジスタＱ２
のベース・エミッタ間の逆バイアス電圧が約２Ｖ近くま
で達することになる。
【０００６】
【発明が解決しようとする課題】最近のＩＣ化における
素子の高密度化や高速化に伴ない、トランジスタの耐圧
は低下してきており、特にベース・エミッタ間の逆バイ
アス耐圧は、従来の５Ｖ位から１．５Ｖ位まで下がって
きている。従って、上述した従来の磁気ヘッドドライブ
回路はＮＰＮトランジスタＱ２の特性（例えば、ｈＦ
Ｅ）を劣化させてしまう欠点がある。また、このＮＰＮ
トランジスタはベース・エミッタ間の逆バイアス耐圧に
余裕がないため、サージ吸収抵抗をさらに大きくしてヘ
ッド電流のスイッチング時間を短かくすることができな
いという欠点がある。
素子の高密度化や高速化に伴ない、トランジスタの耐圧
は低下してきており、特にベース・エミッタ間の逆バイ
アス耐圧は、従来の５Ｖ位から１．５Ｖ位まで下がって
きている。従って、上述した従来の磁気ヘッドドライブ
回路はＮＰＮトランジスタＱ２の特性（例えば、ｈＦ
Ｅ）を劣化させてしまう欠点がある。また、このＮＰＮ
トランジスタはベース・エミッタ間の逆バイアス耐圧に
余裕がないため、サージ吸収抵抗をさらに大きくしてヘ
ッド電流のスイッチング時間を短かくすることができな
いという欠点がある。
【０００７】本発明の目的は、かかるトランジスタを保
護するとともに、ヘッド電流のスイッチング時間を短縮
することのできる磁気ヘッドドライブ回路を提供するこ
とにある。
護するとともに、ヘッド電流のスイッチング時間を短縮
することのできる磁気ヘッドドライブ回路を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明の磁気ヘッドドラ
イブ回路は、それぞれ入力信号端子にベースを接続し且
つ共にコレクタへ電源電圧を供給される第１および第２
のＮＰＮトランジスタと、コレクタをそれぞれ前記第１
および第２のＮＰＮトランジスタのエミッタへ接続する
第３および第４のＮＰＮトランジスタと、前記第３およ
び第４のＮＰＮトランジスタのエミッタに共通に接続す
る定電流源と、前記第１および第２のＮＰＮトランジス
タのエミッタ間に並列接続する磁気ヘッドおよびサージ
吸収抵抗と、前記第１および第４のＮＰＮトランジスタ
のベース間並びに前記第２および第３のＮＰＮトランジ
スタのベース間にそれぞれ接続した遅延回路とを有して
構成される。
イブ回路は、それぞれ入力信号端子にベースを接続し且
つ共にコレクタへ電源電圧を供給される第１および第２
のＮＰＮトランジスタと、コレクタをそれぞれ前記第１
および第２のＮＰＮトランジスタのエミッタへ接続する
第３および第４のＮＰＮトランジスタと、前記第３およ
び第４のＮＰＮトランジスタのエミッタに共通に接続す
る定電流源と、前記第１および第２のＮＰＮトランジス
タのエミッタ間に並列接続する磁気ヘッドおよびサージ
吸収抵抗と、前記第１および第４のＮＰＮトランジスタ
のベース間並びに前記第２および第３のＮＰＮトランジ
スタのベース間にそれぞれ接続した遅延回路とを有して
構成される。
【０００９】また、本発明の磁気ヘッドドライブ回路
は、共にコレクタへ電源電圧を供給される第１および第
２のＮＰＮトランジスタと、コレクタをそれぞれ前記第
１および第２のトランジスタのエミッタへ接続する第３
および第４のＮＰＮトランジスタと、前記第３および第
４のＮＰＮトランジスタのエミッタに共通に接続する定
電流源と、前記第１および第２のＮＰＮトランジスタの
エミッタ間に並列接続する磁気ヘッドおよびサージ吸収
抵抗と、信号入力端子と前記第１および第２のＮＰＮト
ランジスタのベース間に接続する第１のアンプと、前記
第１のアンプの出力端子と前記第３および第４のＮＰＮ
トランジスタのベース間に接続する第２のアンプとを有
して構成される。
は、共にコレクタへ電源電圧を供給される第１および第
２のＮＰＮトランジスタと、コレクタをそれぞれ前記第
１および第２のトランジスタのエミッタへ接続する第３
および第４のＮＰＮトランジスタと、前記第３および第
４のＮＰＮトランジスタのエミッタに共通に接続する定
電流源と、前記第１および第２のＮＰＮトランジスタの
エミッタ間に並列接続する磁気ヘッドおよびサージ吸収
抵抗と、信号入力端子と前記第１および第２のＮＰＮト
ランジスタのベース間に接続する第１のアンプと、前記
第１のアンプの出力端子と前記第３および第４のＮＰＮ
トランジスタのベース間に接続する第２のアンプとを有
して構成される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例を示す磁気ヘッド
ドライブ回路図である。図１に示すように、本実施例の
ドライブ回路は、前述した図４の従来例の回路におい
て、入力端子ＶＩＮ１と第４のＮＰＮトランジスタＱ４
のベース間および入力端子ＶＩＮ２と第３のＮＰＮトラ
ンジスタＱ３のベース間にそれぞれレベルシフトを兼ね
た遅延回路１，２を付加し、しかもサージ吸収抵抗４を
１ＫΩにしている。これら遅延回路１，２はＮＰＮトラ
ンジスタ，ダイオードおよび抵抗で構成されている。そ
の他の構成、ＮＰＮトランジスタＱ１〜Ｑ４，ヘッド３
および定電流源５については、図４と同様である。
ドライブ回路図である。図１に示すように、本実施例の
ドライブ回路は、前述した図４の従来例の回路におい
て、入力端子ＶＩＮ１と第４のＮＰＮトランジスタＱ４
のベース間および入力端子ＶＩＮ２と第３のＮＰＮトラ
ンジスタＱ３のベース間にそれぞれレベルシフトを兼ね
た遅延回路１，２を付加し、しかもサージ吸収抵抗４を
１ＫΩにしている。これら遅延回路１，２はＮＰＮトラ
ンジスタ，ダイオードおよび抵抗で構成されている。そ
の他の構成、ＮＰＮトランジスタＱ１〜Ｑ４，ヘッド３
および定電流源５については、図４と同様である。
【００１２】かかるドライブ回路の動作にあたっては、
入力端子ＶＩＮ１，ＶＩＮ２から信号を入力し、ＮＰＮ
トランジスタＱ１，Ｑ２を反転させ、その後、ＮＰＮト
ランジスタＱ３，Ｑ４を反転させる。それ故、ヘッドか
らサージ電圧が発生するときには、すでにＮＰＮトラン
ジスタＱ１，Ｑ２が反転しているか、又は反転の途中で
あっても、ＮＰＮトランジスタＱ１のベース電位に対
し、ＮＰＮトランジスタＱ２のベース電位は十分高くな
っている。このように、サージ吸収抵抗４を従来よりも
大きくすることができ、ヘッド３のスイッチングタイム
を短くすることができる。
入力端子ＶＩＮ１，ＶＩＮ２から信号を入力し、ＮＰＮ
トランジスタＱ１，Ｑ２を反転させ、その後、ＮＰＮト
ランジスタＱ３，Ｑ４を反転させる。それ故、ヘッドか
らサージ電圧が発生するときには、すでにＮＰＮトラン
ジスタＱ１，Ｑ２が反転しているか、又は反転の途中で
あっても、ＮＰＮトランジスタＱ１のベース電位に対
し、ＮＰＮトランジスタＱ２のベース電位は十分高くな
っている。このように、サージ吸収抵抗４を従来よりも
大きくすることができ、ヘッド３のスイッチングタイム
を短くすることができる。
【００１３】図２は図１に示す遅延回路の構成図であ
る。図２に示すように、この遅延回路１はＮＰＮトラン
ジスタＱ５，ダイオードＤおよび抵抗Ｒから構成され、
定電流源６を介して電源Ｖｃｃと接地間に接続される。
入力端子ＶＩＮ１からトランジスタＱ５のベースに入力
された信号は出力端子ＶＯＵＴから遅延されて取り出さ
れる。
る。図２に示すように、この遅延回路１はＮＰＮトラン
ジスタＱ５，ダイオードＤおよび抵抗Ｒから構成され、
定電流源６を介して電源Ｖｃｃと接地間に接続される。
入力端子ＶＩＮ１からトランジスタＱ５のベースに入力
された信号は出力端子ＶＯＵＴから遅延されて取り出さ
れる。
【００１４】要するに、本実施例は磁気記録密度を上げ
るため、できるだけ短かいスイッチングタイムでヘッド
３の電流の方向を反転させるにあたり、２つの遅延回路
１，２を設けた。これにより、ヘッド３からサージ電圧
が発生するときには、すでにトランジスタＱ１とＱ２が
反転しているか、又は反転の途中であっても、トランジ
スタＱ１のベース電位に対しトランジスタＱ２のベース
電位が十分高くなっている。従って、サージ吸収抵抗４
を大きくしてヘッド３のサージ電圧を高くしても、トラ
ンジスタＱ１のエミッタ・ベース間に印加される逆バイ
アス電圧は、耐圧以下に抑えられているので、ヘッド電
流のスイッチング時間を短かくすることができる。
るため、できるだけ短かいスイッチングタイムでヘッド
３の電流の方向を反転させるにあたり、２つの遅延回路
１，２を設けた。これにより、ヘッド３からサージ電圧
が発生するときには、すでにトランジスタＱ１とＱ２が
反転しているか、又は反転の途中であっても、トランジ
スタＱ１のベース電位に対しトランジスタＱ２のベース
電位が十分高くなっている。従って、サージ吸収抵抗４
を大きくしてヘッド３のサージ電圧を高くしても、トラ
ンジスタＱ１のエミッタ・ベース間に印加される逆バイ
アス電圧は、耐圧以下に抑えられているので、ヘッド電
流のスイッチング時間を短かくすることができる。
【００１５】図３は本発明の他の実施例を示す磁気ヘッ
ドドライブ回路図である。図３に示すように、本実施例
は前述した一実施例の遅延回路に替えて、２つのアンプ
７，８を使用し、入力端子ＶＩＮを１つにしたことにあ
る。すなわち、サージ吸収抵抗４を大きくし、ヘッド３
のスイッチングタイムを短くするために、信号入力端子
ＶＩＮとＮＰＮトランジスタＱ１，Ｑ２のベース間に第
１のアンプ７を接続し、しかも第１のアンプ７の出力端
子とＮＰＮトランジスタＱ３，Ｑ４のベース間に第２の
アンプ８を接続している。本実施例も先にＮＰＮトラン
ジスタＱ１，Ｑ２を反転させ、その後ＮＰＮトランジス
タＱ３，Ｑ４を反転させる。ヘッド３からサージ電圧が
発生するときには、すでにＮＰＮトランジスタＱ１，Ｑ
２が反転しているか、又は反転の途中であっても、ＮＰ
ＮトランジスタＱ１のベース電位に対しＮＰＮトランジ
スタＱ２のベース電位が十分高くなっている。従って、
本実施例においても、サージ吸収抵抗４を大きくしてヘ
ッド３のサージ電圧を高くしてもトランジスタＱ１のエ
ミッタ・ベース間に印加される逆バイアス電圧は、耐圧
以下に抑えられているので、ヘッド電流のスイッチング
時間を短かくすることができる。
ドドライブ回路図である。図３に示すように、本実施例
は前述した一実施例の遅延回路に替えて、２つのアンプ
７，８を使用し、入力端子ＶＩＮを１つにしたことにあ
る。すなわち、サージ吸収抵抗４を大きくし、ヘッド３
のスイッチングタイムを短くするために、信号入力端子
ＶＩＮとＮＰＮトランジスタＱ１，Ｑ２のベース間に第
１のアンプ７を接続し、しかも第１のアンプ７の出力端
子とＮＰＮトランジスタＱ３，Ｑ４のベース間に第２の
アンプ８を接続している。本実施例も先にＮＰＮトラン
ジスタＱ１，Ｑ２を反転させ、その後ＮＰＮトランジス
タＱ３，Ｑ４を反転させる。ヘッド３からサージ電圧が
発生するときには、すでにＮＰＮトランジスタＱ１，Ｑ
２が反転しているか、又は反転の途中であっても、ＮＰ
ＮトランジスタＱ１のベース電位に対しＮＰＮトランジ
スタＱ２のベース電位が十分高くなっている。従って、
本実施例においても、サージ吸収抵抗４を大きくしてヘ
ッド３のサージ電圧を高くしてもトランジスタＱ１のエ
ミッタ・ベース間に印加される逆バイアス電圧は、耐圧
以下に抑えられているので、ヘッド電流のスイッチング
時間を短かくすることができる。
【００１６】上述した実施例において、サージ吸収抵抗
４を１ＫΩとしたとき、ヘッド３で電流が反転するスイ
ッチング時間は５μＨ／１ＫΩ＝５ｎｓｅｃとなり、従
来の半分になる。
４を１ＫΩとしたとき、ヘッド３で電流が反転するスイ
ッチング時間は５μＨ／１ＫΩ＝５ｎｓｅｃとなり、従
来の半分になる。
【００１７】
【発明の効果】以上説明したように、本発明の磁気ヘッ
ドドライブ回路は、サージ吸収抵抗を大きくしヘッドの
サージ電圧を高くしても、第１のＮＰＮトランジスタの
エミッタ・ベース間に印加される逆バイアス電圧を耐圧
以下に抑えられるので、ヘッド電流のスイッチング時間
を短かくすることができるという効果がある。
ドドライブ回路は、サージ吸収抵抗を大きくしヘッドの
サージ電圧を高くしても、第１のＮＰＮトランジスタの
エミッタ・ベース間に印加される逆バイアス電圧を耐圧
以下に抑えられるので、ヘッド電流のスイッチング時間
を短かくすることができるという効果がある。
【図１】本発明の一実施例を示す磁気ヘッドドライブ回
路図である。
路図である。
【図２】図１に示す遅延回路の構成図である。
【図３】本発明の他の実施例を示す磁気ヘッドドライブ
回路図である。
回路図である。
【図４】従来の一例を示す磁気ヘッドドライブ回路図で
ある。
ある。
１，２ 遅延回路 ３ ヘッド ４ サージ吸収抵抗 ５，６ 定電流源 ７，８ アンプ Ｑ１〜Ｑ５ ＮＰＮトランジスタ Ｄ ダイオード Ｒ 抵抗 ＶＩＮ１，ＶＩＮ２，ＶＩＮ 信号入力端子
Claims (3)
- 【請求項１】 それぞれ入力信号端子にベースを接続し
且つ共にコレクタへ電源電圧を供給される第１および第
２のＮＰＮトランジスタと、コレクタをそれぞれ前記第
１および第２のＮＰＮトランジスタのエミッタへ接続す
る第３および第４のＮＰＮトランジスタと、前記第３お
よび第４のＮＰＮトランジスタのエミッタに共通に接続
する定電流源と、前記第１および第２のＮＰＮトランジ
スタのエミッタ間に並列接続する磁気ヘッドおよびサー
ジ吸収抵抗と、前記第１および第４のＮＰＮトランジス
タのベース間並びに前記第２および第３のＮＰＮトラン
ジスタのベース間にそれぞれ接続した遅延回路とを有す
ることを特徴とする磁気ヘッドドライブ回路。 - 【請求項２】 前記遅延回路は、ＮＰＮトランジスタ，
ダイオードおよび抵抗で構成したことを特徴とする請求
項１記載の磁気ヘッドドライブ回路。 - 【請求項３】 共にコレクタへ電源電圧を供給される第
１および第２のＮＰＮトランジスタと、コレクタをそれ
ぞれ前記第１および第２のトランジスタのエミッタへ接
続する第３および第４のＮＰＮトランジスタと、前記第
３および第４のＮＰＮトランジスタのエミッタに共通に
接続する定電流源と、前記第１および第２のＮＰＮトラ
ンジスタのエミッタ間に並列接続する磁気ヘッドおよび
サージ吸収抵抗と、信号入力端子と前記第１および第２
のＮＰＮトランジスタのベース間に接続する第１のアン
プと、前記第１のアンプの出力端子と前記第３および第
４のＮＰＮトランジスタのベース間に接続する第２のア
ンプとを有することを特徴とする磁気ヘッドドライブ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248680A JP2990889B2 (ja) | 1991-09-27 | 1991-09-27 | 磁気ヘッドドライブ回路 |
| US07/952,605 US5333081A (en) | 1991-09-27 | 1992-09-28 | Magnetic head driving circuit with delay elements between the switching components |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248680A JP2990889B2 (ja) | 1991-09-27 | 1991-09-27 | 磁気ヘッドドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0589409A true JPH0589409A (ja) | 1993-04-09 |
| JP2990889B2 JP2990889B2 (ja) | 1999-12-13 |
Family
ID=17181738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3248680A Expired - Fee Related JP2990889B2 (ja) | 1991-09-27 | 1991-09-27 | 磁気ヘッドドライブ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5333081A (ja) |
| JP (1) | JP2990889B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546030A (en) * | 1994-12-30 | 1996-08-13 | Sgs-Thomson Microelectronics, Inc. | Differential high speed inductive driver with a bidirectional current limiting output stage |
| US5550502A (en) * | 1995-05-23 | 1996-08-27 | Gec Plessey Semiconductors, Inc. | Control circuit and method for thin film head writed river |
| US5598040A (en) * | 1995-05-31 | 1997-01-28 | Eastman Kodak Company | Laser writer having high speed high current laser driver |
| KR0183824B1 (ko) * | 1995-08-16 | 1999-04-15 | 김광호 | 자기기록장치 및 방법 |
| US5757215A (en) * | 1997-03-10 | 1998-05-26 | Vtc Inc. | Common-gate pre-driver for disc drive write circuit |
| US6040954A (en) * | 1997-04-17 | 2000-03-21 | International Business Machines Corporation | High speed write driver for magnetic inductive write head using a half-switched H-driver |
| JPH10340410A (ja) * | 1997-06-06 | 1998-12-22 | Mitsubishi Electric Corp | リード・ライト用半導体集積回路装置 |
| US5966042A (en) * | 1997-09-29 | 1999-10-12 | Lucent Technologies Inc. | Current steering output circuit with switchable shunt resistor |
| EP0959470B1 (en) * | 1998-05-19 | 2005-07-27 | Hewlett-Packard Company, A Delaware Corporation | Calibrating write pre-equalisation in a data storage device |
| EP0959468A1 (en) | 1998-05-19 | 1999-11-24 | Hewlett-Packard Company | Double pulse write driver |
| EP0959469A1 (en) * | 1998-05-19 | 1999-11-24 | Hewlett-Packard Company | Double pulse write driver |
| EP0965989A1 (en) | 1998-05-19 | 1999-12-22 | Hewlett-Packard Company | Calibrating write compensation in a data storage device |
| US6201653B1 (en) | 1998-06-12 | 2001-03-13 | International Business Machines Corporation | By-pass write drivers for high-performance data recording |
| US6128146A (en) * | 1998-07-07 | 2000-10-03 | Lucent Technologies Inc. | Undershoot active damping circuit for write drivers |
| US6185057B1 (en) * | 1998-10-21 | 2001-02-06 | International Business Machines Corporation | Method and apparatus for increasing the speed of write driver circuitry |
| US6545514B2 (en) * | 1999-04-26 | 2003-04-08 | Stmicroelectronics N.V. | Drive circuit for inductive loads |
| JP2001084505A (ja) * | 1999-09-17 | 2001-03-30 | Fujitsu Ltd | 電流ドライバ回路 |
| DE10002037C1 (de) * | 2000-01-19 | 2001-08-23 | Elmos Semiconductor Ag | Schaltungsanordnung zum Betreiben einer Last über zwei Transistoren |
| US7006336B2 (en) * | 2002-08-06 | 2006-02-28 | International Business Machines Corporation | Magnetic head having a heater circuit for thermally-assisted writing |
| US6798271B2 (en) * | 2002-11-18 | 2004-09-28 | Texas Instruments Incorporated | Clamping circuit and method for DMOS drivers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3618119A (en) * | 1970-03-13 | 1971-11-02 | Storage Technology Corp | Compensation in a magentic write circuit |
| US4795916A (en) * | 1987-01-23 | 1989-01-03 | The Grass Valley Group, Inc. | Low power differential ECL line driver |
| JPH02158903A (ja) * | 1988-12-09 | 1990-06-19 | Mitsubishi Electric Corp | ヘッドドライバー |
| US5121369A (en) * | 1989-05-25 | 1992-06-09 | International Business Machines Corporation | Method and apparatus for direct overwriting information on a magneto-optical recording medium using constant laser beam modulated magnetic field generator |
| US5132852A (en) * | 1990-06-28 | 1992-07-21 | Vtc Bipolar Corporation | Read/write preamplifier with head isolation |
-
1991
- 1991-09-27 JP JP3248680A patent/JP2990889B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-28 US US07/952,605 patent/US5333081A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5333081A (en) | 1994-07-26 |
| JP2990889B2 (ja) | 1999-12-13 |
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| JPH0786895A (ja) | 出力回路 |
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|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |