JPH02161818A - 傾斜電流出力を有する論理バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は一般的には論理回路に関し、特定的には出力電
圧遷移中の改良された性能を有するトランジスタ・トラ
ンジス、り論理（ＴＴＬ）バッファ回路に関する。

〔発明の背景〕

一般的に’Ｊ’　Ｔ　Ｌ成分は、出力電圧が一方の状態
に遷移する時に、電源スパイク即し“バウンス”を生じ
やすいことは周知である。この問題は、全てのＴＴＬ出
力が同一遷移（即ち低から高、或は高から低）を行う時
に最も有害である。これらの電源スパイクは、ＩＣパッ
ケージ内の電力供給導体の固有インダクタンスを流れる
電流の変化速度が比較的急速であることが原因である。

ＴＴＬ集積回路が高速になまにつれて出力遷移時間は短
縮され、出力トランジスタが急速に導通するために電源
バウンスが増大するに至１．：）だ。

電源バウンスを制御する従来の試みは、ＴＴＬ回路出力
に制御された電圧傾斜を得る技術に集中していた。しか
しながら、出力電流は出力電圧の変化速度に比例し、従
ってＯから有限値まで極めて急速に変化するため、この
解決策は所望の結果を達成する上であるとは言い難い。

その結果としては、遷移電流変化速度は大きくなり、従
って大きい電源バウンスが発生する。

出力において制御された電流傾斜を与えることによって
電源バウンスを部分的に制御する先行技術によるＭＯ３
回路の一例が、オランダ国特許出願８６０１５５８号に
記載されている。、電源バウンス問題及びこの問題を最
低にする従来の試みに関する背景説明がこの出願の中で
詳細になされている。

ＦＥＴ回路における出力電流の変化速度を制御するため
の実質的に異なる回路の例が１９８４年６月の”１８Ｍ
テクニカル　ディスクロージャプレティン”２７巻第１
Ａ号１３〜１４ページに示されており、一方トランジス
タのベース電位を引下げて出力電圧の遷移時間の変化を
制限するようにダーリントン接続されたトランジスタを
組入れた回路が日本国特許公開６．１−１７０．１２７
号に示されている。

理想的には、遷移中に出力電流（電圧ではなく）が時間
と共に線形に増加し、電源バウンスが比較的低い且つ一
定のレベルに留まるようにすることが望ましい。このよ
・うにすれば遷移期間の大部分に亘って放物線電圧出力
波形が得られる。更に、伝播遅延時間を大巾に増加させ
ることなく、或は回路の安定状態の動作に影古を与える
ことなく電源バウンスを減少させることも望ましい。

〔発明の目的〕

従、って本発明の目的は、出力電圧レベル遷移中の電源
スパイク即ちバウンスを制限する論理バッファ回路を提
供することである。

本発明の別の目的は、伝播遅延時間と大巾に増加させた
り、或は回路の安定状態動作に影響を与えることなく電
源バウンスを低下させることである。

〔発明の概要〕

本発明によればこれらの目的は、周知の技術による制御
回路、出力プルアップ駆動回路及び出力プルダウン駆動
回路を含む新規な論理バッファ回路によって達成する。

本発明による改良は、高から低へ及び低から高への両方
の出力レベル遷移に対して傾斜した電流出力を発生する
付加的な回路によって提供される。この回路は、制御回
路と接地の如き参照電圧の源との間に接続された第１の
電流増巾器回路、及び制御回路と論理バッファ回路の出
力端子との間に接続された第２の電流増巾器を含む。

これらの電流増巾器の目的は、所与の出力状態変化中に
何れの出力駆動回路が動作しても適切なトランジスタの
ベース・エミック電圧のオーバーシュートを制御するこ
とである。この電圧オーバーシュートを制御することに
よって、出力電流の急速な増加によって生ずる内部電源
バウンスが制限され、従ってより信鎖できる回路及びシ
ステム動作を得ることができる。

２つの電流増巾器回路は、高から低へ及び低から高への
両方の遷移を制御するように使用される。

一方の電流増巾器回路は低がら高への遷移中に活動し、
他方の電流増巾器回路は高から低への遷移中に活動する
か、両回路は安定状態においては無活動となることで電
流消費を増大させたり、或は出力レベルを変更すること
はない。

本発明は添付図面に基く以下の説明からより完全に理解
できよう。

〔実施例〕

従来技術による論理バッファ回路１０の回路図を第１図
に示す、この回路は入力端子ＩＮに接続されたダイオー
ドＤ１、トランジスタＱ１及びＱ２、及び附属する受動
成分からなる制御回路を含む、制御回路はトランジスタ
Ｑ２のコレクタにおいて出力プルアップ駆動回路に結合
されている。

この出力プルアップ駆動回路はダーリントン接続された
トランジスタＱ３及びＱ４を有している。

一方トランジスタＱ２のエミッタは、出力プルダウン回
路の能動成分であるトランジスタＱ５のベースに接続さ
れている。トランジスタＱ４のエミッタはトランジスタ
Ｑ５のコレクタに接続され、この共通接続点が論理バッ
ファ回路１０の出力端子ｌＮを形成している。前述の如
く、この一般的な型の回路は周知であり、これ以上の説
明は省略する。

第１図に示す如き従来回路に付随する１つの問題は、出
力遷移中に大きい電源スパイク即ちバウンスが存在する
ことである。これらの大きい電源スパイクは出力トラン
ジスタの急速な導通に起因するものであり、この急速な
導通はスイッチングオンする出力トランジスタのベース
に供給される電流の増加によって発生し、それによって
出力に大きいサージ電流が流れて大きい電源スパイクを
発生させるのである。これらの大きいスパイクは、同じ
電源バスに接続されている関連論理回路の信転できる動
作に干渉しかねないので、明らかに望ましくない。

動作を説明する。入力端子ＩＮに印加された信号はダイ
オードＤ１及びトランジスタＱ１及びＱ２を通して出力
駆動回路に供給される。低から高への出力レベル遷移の
場合は、正に向う信号がトランジスタＱ２のコレクタか
らダーリントン増巾器Ｑ３、Ｑ４のトランジスタＱ３の
ベースに印加される。この正に向う信号はトランジスタ
Ｑ３及びＱ４を導通せしめ、それによって出力端子ＯＵ
Ｔに低から高への遷移が発生する。高から低へ遷移する
場合には、正に向う信号はトランジスタＱ２のエミッタ
からトランジスタＱ５のベースへ転送され、それによっ
てトランジスタＱ５が導通せしめられるので出力端子Ｏ
ＵＴに高から低への遷移が得られる。トランジスタＱ５
が導通ずる時はトランジスタＱ４は遮断され、その逆も
また真である。

この従来回、路に付随する問題は、スイッチング遷移中
にトランジスタＱ３及びＱ５のベースに現われる導通信
号がオーバーシュートを有し、このオーバーシュートに
よってこれらのトランジスタへの入力電流が静止値を超
え、その結果出力回路に大きいサージ電流を発生させる
ことである。これらのサージ電流は電源リード内の固有
インダクタンスをも通って流れ、電源スパイク即ちバウ
ンスを発生させる。あるインダクタンスにまたがって現
われる電圧は、そのインダクタンスを通る電流の変化の
時間的割合いに比例するから、近代的なｆｆｌ積回路内
の急速なスイッチング時間が増大した電源スパイクをも
たらし、これらのスパイクが同Ｑ電源ラインを使用する
関連ＴＴＬ回路に信頼できない動作をもたらすことにな
る。

電源スパイク即ちバウンスを制御しようとする従来の試
みは、回路出力に？１ｉｌＪ御された電圧傾斜を発生さ
せる方策を採用していた。しかしこの解決策は完全に効
果的ではない。何故ならば、出力電流は出力電圧の変化
の時間的割合に比例するので、このようにしても未だ出
力電流はＯからある有限値まで極めて急速に変化して電
流に大きい瞬時変化率をもたらし大きい電源スパイクを
発生させるからである。従って、この問題に対するより
理想、的な解決策は、遷移中に出力電流が時間と共に線
形に増加し、それによって電源バウンスを比較的低い且
つ一定のレベルに保つような回路を提供することであろ
う。これは遷移の大部分に亘って抛物線電圧出力波形を
発生させる。理想的には、このような出力波形は、伝播
遅延時間の増加を最小に抑え且つ安定状態の回路の動作
に影響を与えることなく発生させるべきである。

これらの諸口的を達成するために、本発明による改良さ
れた論理バッファ回路には、電源バウンスを望ましく減
少させるための付加的な回路を設けである。第２図に示
すように、改良された論理バッファ回路２０は、第１＠
に示す回路と同一の基本的制御回路、出力プルアップ駆
動回路及び出力プルダウン駆動回路を有し、この回路の
これらの部分の成分には同一の参照文字を用いて分りや
すくしである。

本発明の主要成分には、トランジスタＱ６及びＱ７、及
びＱ８及びＱ９からなる電流増巾皿回路が含まれる。こ
れらの電流増巾器の目的は、これらの電流用ｌｊ器を設
けなければスイッチング遷移中にトランジスタＱ２及び
Ｑ３へ入力されるベース電圧のオーバーシュートに起因
してこれらのトランジスタのベースに供給されてしまう
増加電流の一部を分流することである０本発明の回路の
付加的な長所は、これらの電流増巾器回路がスイッチン
グ遷移中間中にのみ動作し、他の時間には静止している
ため回路の直流性能には影響を与えないことである。

本発明のこの付加的な回路は出力プルアップ駆動回路及
び出力プルダウン駆動回路から過剰電流を分流するよう
に残余の回路に接続されている２つの電流増巾器を含み
、それによってこれらの駆動回路の入力において初期オ
ーバ・−シュートを減少させ、電源バウンス問題を大巾
に低下せしめてでいる。詳述すれば、第１の電流増巾器
はダーリントン接続されたトランジスタＱ８及びＱ９を
含み、トランジスタＱ８のコレクタは制御回路のトラン
ジスタＱ１のエミッタとトランジスタＱ２のベースとの
接合点に接続され、トランジスタＱ８のベースはダイオ
ードＤ７或は第２図に示すようにコンデンサＣ１に並列
接続されたダイオードＤ７の何れかを通して同じ接合点
に接続されている。この電流増ｌｌ器のトランジスタＱ
９のエミッタは接地されているので、トランジスタＱ２
のベースにおけるオーバーシュートによって発生する電
流は接地へ分流される。この電流増巾器によって得られ
る信号分流の大きさは、望むならばトランジスタＱ９の
ベースと接地との間に接続された直列接続の抵抗ＲＩＯ
及びダイオードＤ８を付加することによって、“微調整
”することができる。

同様に、第２の電流用ｌｊ器はトランジスタＱ６及びＱ
７を含み、トランジスタＱ６のベースはダイオードＤ４
を通してトランジスタＱ２のベースに、またダイオード
Ｄ５を通して］・ランジスタＱ２のコレクタに接続され
ている。変形として、トランジスタＱ２のコレクタとト
ランジスタＱ６のベースを結合するのにコンデンサを使
用することができる。トランジスタＱ６のコレクタはト
ランジスタＱ３のベースに直接接続され、またトランジ
スタＱ２のコレクタに直接或は第２図に示すように抵抗
Ｒ８を通して接続することができる。

トランジスタＱ６のエミッタに得られる電流出力はトラ
ンジスタＱ７のベースに供給され、トランジスタＱ７の
エミッタは出力端子ＯＵＴであるトランジスタＱ４のエ
ミッタに接続されている。第１の電流増［１］器の場合
と同様に、随意ではあるがトランジスタＱ６のエミッタ
とトランジスタＱ７のエミッタとの間に抵抗Ｒ９及びダ
イオードＤ６の直列回路を接続して電流分流機能をより
精密に制御することができる。

以上に説明した２つの電流増巾器は同じように動作する
ので簡潔化を図るため一諸に説明する。

これら２つの電流増巾皿回路の動作の違いは、トランジ
スタＱ６及びＱ７を含む第２の回路が低から高への出力
レベル遷移時に動作するのに対して、トランジスタＱ８
及びＱ９を含む第１の回路が高から低への出力レベル遷
移時に動作することである。両電流増ｌ】器回路共、遷
移の前は電流増１）器の入力トランジスタ（Ｑ６或はＱ
Ｂ）のベースがトランジスタＱ１のエミッタに接続され
ているダイオード（Ｄ４或はＤ？）によって適切なバイ
アス電圧に保たれている。出力トランジスタ（Ｑ４或は
Ｑ５）を駆動するトランジスタ（Ｑ３或はＱ２）のベー
ス電圧が上昇すると、ダイオードＤ５、ダイオードＤ７
及びコンデンサＣＩのような結合成分によってそれぞれ
の電流増巾器回路の第１のトランジスタ（Ｑ６或はＱＢ
）のベースに電荷が供給される。この電荷は第１のトラ
ンジスタ（Ｑ６或はＱ８）の利得計数によって増倍され
、電流増巾器の第２トランジスタ（Ｑ７成はＱ９）に結
合されて更に増倍される。第１の電流増巾器回路の場合
には、サージ電流はトランジスタＱ２のベースからトラ
ンジスタＱ８及びＱ９を通して接地へ分流される。第２
の電流増巾器回路においては、トランジスタＱ３及びト
ランジスタＱ４の両トランジスタのベースにおけるサー
ジ電流はそれぞれトランジスタＱ６及びＱ７のコレクタ
を通して出力端子ＯＵＴへ分流される０両電流増巾器回
路の正味の効果は、電流増巾器が接続されているトラン
ジスタのベースにおける信号オーバーシュートを実質的
に減少させ、それによって論理バッファ回路の出力レベ
ル遷移中の出力電流をより線形に傾斜させて電源スパイ
ク即ちバウンスを実質的に減少させることである。遷移
期間の間の安定状態動作中には両電流増ｒｉ器は不活動
となり、回路の直流性能には何等の効果も及ぼさない。

更に、本発明の電流増［１）器回路は回路内の伝播遅延
の増加を最低にしながら電源スパイクを減少させている
。

以上に本発明をその若干の好ましい実施例に関して説明
したが、当業者ならば本発明の思想及び範囲から逸脱す
ることなく形状及び細部に種々の変更を行い得ることを
理解されたい。

【図面の簡単な説明】

第１図は従来の論理バッファ回路の回路図、及び 第２図は本発明による論理バッファ回路の回路図。 １０・・・従来の論理バッファ回路 ２０・・・本発明による論理バッファ回路Ｃ・・・コン
デンサ Ｄ・・・ダイオード ＩＮ・・・入力端子 ＯＵＴ・・・出力端子 Ｑ・・・トランジスタ Ｒ・・・抵抗

Claims (5)

【特許請求の範囲】
1. （１）入力端子及び出力端子を有する論理バッファ回路
   であって： 前記入力端子に結合されている制御回路手段；前記制御
   回路手段に結合されている入力と前記出力端子に結合さ
   れている出力とを有し、動作中に電源電圧に結合される
   出力プルアップ駆動回路手段； 前記制御回路手段に結合されている入力と前記出力端子
   に結合されている出力とを有し、動作中に参照電圧に結
   合される出力プルダウン駆動回路手段； 前記制御回路手段と前記参照電圧との間に結合されてい
   る第１の電流増巾器手段と、前記制御回路手段と前記出
   力端子との間に結合されている第２の電流増巾器手段と
   を含み、動作中の高から低へ及び低から高への両出力レ
   ベル遷移に対して前記出力端子に傾斜した電流出力を発
   生させる手段 を具備する論理バッファ回路。
2. （２）制御回路手段は第１のバイポーラ出力トランジス
   タを備え、 出力プルアップ駆動回路手段はバイポーラ入力トランジ
   スタと第２のバイポーラ出力トランジスタとを有する第
   １のダーリントン増巾器を備え、 第１の電流増巾器手段は前記第１のバイポーラ出力トラ
   ンジスタのベースと参照電圧との間に結合されていて前
   記第１のバイポーラ出力トランジスタから制御信号を受
   け、 第２の電流増巾器手段は前記ダーリントン増巾器と出力
   端子との間に接続されていて前記第１のバイポーラ出力
   トランジスタのコレクタから制御信号を受け、 出力プルダウン駆動回路手段は第３のバイポーラ出力ト
   ランジスタを備え、該トランジスタのベースは前記第１
   のバイポーラ出力トランジスタのエミッタに、コレクタ
   は前記出力端子に、またエミッタは前記参照電圧にそれ
   ぞれ接続されている請求項（１）記載の論理バッファ回
   路。
3. （３）第１及び第２の電流増巾器手段は出力レベル遷移
   中のみ動作し、安定状態の下では静止している請求項（
   １）記載の論理バッファ回路。
4. （４）第１の電流増巾器手段は、 第１のバイポーラ出力トランジスタのベースに結合され
   ている共通コレクタ端子と、参照電圧に結合されている
   出力エミッタ端子と、エミッタ・ベース中間端子とを有
   する第２のダーリントン増巾器、及び 前記第１のバイポーラ出力トランジスタのベースと前記
   第２のダーリントン増巾器のベース入力端子との間に接
   続されている第１のダイオードを備え； 第２の電流増巾器は、 前記第１のバイポーラ出力トランジスタのベースに結合
   されている第１の端子と、 第２の端子とを有する第２のダイオード、 前記第２のダイオードと同一の極性で該ダイオードと直
   列に接続されるようにある共通接合点において該ダイオ
   ードの前記第２の端子に接続されている第１の端子と、 バイポーラ入力トランジスタのベースと前記第１のバイ
   ポーラ出力トランジスタのコレクタとに結合されている
   第２の端子とを有する第３のダイオード、 前記共通接合点に接続されているベースと、前記バイポ
   ーラ入力トランジスタのベースに接続されているコレク
   タとを有する第３のバイポーラトランジスタ、及び 前記第３のバイポーラトランジスタのエミッタに接続さ
   れているベースと、前記バイポーラ入力トランジスタの
   エミッタに接続されているコレクタと、第２のバイポー
   ラ出力トランジスタのエミッタに接続されているエミッ
   タとを有する第４のバイポーラトランジスタを備えてい
   る請求項（２）記載の論理バッファ回路。
5. （５）第１の電流増巾器は、 第２のダーリントン増巾器のベース入力端子と共通コレ
   クタ端子との間に接続されている第１のコンデンサ、及
   び 前記第２のダーリントン増巾器の中間端子とエミッタ端
   子との間に接続されている第１の抵抗と前記第２のダー
   リントン増巾器のベース・エミッタ接合と同一の極性に
   配向されている第４のダイオードとの直列回路をも備え
   ；、 第２の電流増巾器は、 第３のトランジスタのエミッタと第４のトランジスタの
   エミッタとの間に接続されている第２の抵抗と前記第４
   のトランジスタのベース・エミッタ接合と同一の極性に
   配向されている第５のダイオードとの直列回路、及び 第３のダイオードの第２の端子とバイポーラ入力トラン
   ジスタのベースとの間に接続されている第３の抵抗をも
   具備する請求項（４）記載の論理バッファ回路。