KR930008312B1 - 반도체 메모리의 등화 발생회로 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 등화 발생회로의 회로도.
제 2 도는 제 1 도의 각 부분의 신호파형도.
제 3 도는 본 발명에 의한 등화발생회로의 회로도.
제 4 도는 제 3 도의 각 부분의 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 자기 복귀부 P1,P1 : P채널 MOSFET
N1 내지 Nn+1 : n채널 MOSFET
INV2 내지 INV7 : 인버터 G4,G5 : NOR 게이트
본 발명은 반도체 메모리에 있어서, 각각의 어드레스로부터 발생된 ATD(Address Transition Detector)신호를 조합하여 단일의 펄스를 발생시키는 등화발생회로에 관한 것이다.
최근 반도체 메모리 장치에서는 고속 저전력 소모를 위해 ATD를 이용하여 어드레스 변화에 따를 펄스를 만들어 내부 회로를 동작시킨다.
종래의 등화발생회로는 제 1 도에 도시한 바와 같이 칩선택신호를 게이트 입력으로 하는 P채널 MOSFET(P1)의 드레인(A)에 각 어드레스로부터 발생되어 입력되는 ATD 신호(A1 내지 An)를 게이트 입력으로 하는 n채널 MOSFET(N2 내지 Nn+1)의 드레인을 연결하고, 상기 P채널 MOSFET(P1)의 드레인(A)에 인버터(INV2)를 연결하여 구성한다.
칩선택 신호가 로우로 갈때, 즉 칩이 동작상태에 있을때 P채널 MOSFET(P1)는 항상 온(ON) 상태를 유지하게 되고 ATD(A1 내지 An)가 변화하면 노드(A)는 어느 일정기간 로우(Low) 상태를 유지한다.
상기 종래의 등화발생회로는 칩이 동작상태에 있고 ATD 신호(A1 내지 An)가 로우(Low)에서 하이로 올라가고 노드(A)가 하이에서 로우로 떨어지는 동안(제 2 도 PDW) 전원(Vcc)으로부터 P채널 MOSFET(P1)와 n채널 MOSFET(N2 내지 Nn+1)를 통해 접지로 계속 전류가 흐르게 되어 전력 소모가 증가하고 P채널 MOSFET(P1)이 온되므로 인해 노드(A)가 로우상태로 충분히 떨어지지 않게 되므로 그만큼 구동능력이 떨어지는 문제점이 있었다.
상기 문제점을 제거하기 위해 안출된 본 발명은 반도체 메모리 장치에 있어서, 불필요한 전류 소모를 막고 안전된 동작을 하는 등화 발생회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제 3 도는 본 발명에 의한 등화발생회로의 회로도, 제 4 도는 제 3 도의 각 부분의 신호파형도로, 1은 자기복귀부, P2는 P채널 MOSFET, N1 내지 Nn+1은 n채널 MOSFET, INV3 내지 INV7은 인버터, G4,G5는 NOR 게이트를 각각 나타낸다.
본 발명에 의한 등화 발생회로는 제 3 도에 도시한 바와 같이 n채널 MOSFET(N1)의 게이트에 칩선택신호를 입력시키고 ATD신호(A1 내지 An)를 게이트 입력으로 하는 n채널 MOSFET(N2 내지 Nn+1)의 드레인에 상기 n채널 MOSFET(N1)의 드레인을 연결하고, 상기 n채널 MOSFET(N1)의 드레인에 인버터(INV3)와 자기 복귀부(1)의 입력단을 연결하고, 상기 n채널 MOSFET(N1)의 드레인에 P채널 MOSFET(P2)의 드레인을 연결하고 자기복귀부(1)의 출력단에 게이트를 연결하여 구성한다.
상기 자기 복귀부(1)는 상기 n채널 MOSFET(N1)의 드레인의 노드(A)에 반전 및 지연기능을 하는 인버터(INV4 내지 INV6)를 직렬 연결하고, 상기 인버터(INV6)의 출력단과 상기 노드(A)에 NOR 게이트(G4)를 연결하고, 상기 NOR 게이트(G4)와 칩선택신호의 출력단에 NOR 게이트(G5)를 연결하고 상기 NOR 게이트(G5)의 출력단에 인버터(INV7)를 연결하여 구성한다.
상기와 같이 구성된 등화발생회로의 동작을 제 4 도를 참조하여 설명하면 다음과 같다.
칩선택신호가 하이상태에서 로우상태로 가는 동작상태가 되면 노드(A)가 로우에서 하이로 변하게 된다. 이 상태에서 어드레스가 변하면 ATD신호(A1 내지 An)가 입력되게 되고 ATD 신호(A1 내지 An)가 로우상태에서 하이상태로 천이하면 노드(A)의 전하가 n채널 MOSFET(N2 내지 Nn+1)을 통해 방전되게 되므로 노드(A)는 로우로 천이한다.
노드(A)가 로우로 되면 NOR 게이트(G4)의 출력이 로우에서 하이로 올라간다. 또한 NOR 게이트(G5)의 출력은 하이에서 로우로 되고 인버터(G7)의 출력은 로우에서 하이로 되어 노드(C)가 하이로 되므로 전원(Vcc)에 소오스가 연결된 P채널 MOSFET(P2)가 오프된다.
로우로 떨어진 노드(A)가 인버터(INV4, INV5, INV6)의 지연을 거친후 다시 하이 상태로 올라가면 NOR 게이트(G4)의 출력은 로우가 되고 NOR 게이트(G5)의 출력은 하이로 되고 노드(C)가 로우로 되어 P채널 MOSFET(P2)가 온된다.
다시 ATD신호(A1 내지 An)가 로우로 바뀌었을 경우 SPW 폭만큼 전류의 소모를 감소시킬 수 있다.
상기와 같이 구성되어 작동하는 본 발명은 사이클 시간이 70ns일 경우 종래의 등화발생회로에 비해 전체 전류는 30mA, 평균전류는 0.5mA가 줄어들게 된다.
Claims (2)
- ATD(Address Transition Detector) 신호(A1 내지 An)를 게이트 입력으로 하는 다수의 n채널 MOSFET(N2 내지 Nn+1), 및 상기 다수의 n채널 MOSFET(N2 내지 Nn+1)의 드레인에 입력단이 연결된 제 1 반전수단(INV3)을 포함하여 구성된 등화 발생회로에 있어서 ; 상기 다수의 n채널 MOSFET(N2 내지 Nn+1)의 드레인에 드레인이 연결되고 칩선택신호를 게이트 입력으로 하는 n채널 MOSFET(N1), 상기 다수의 n채널 MOSFET(N2 내지 Nn+1)의 드레인에 입력단이 연결된 자기복귀수단(1), 및 상기 자기복귀수단(1)의 출력단에 게이트가 연결되고 전원(Vcc)에 소오스가 연결되고 상기 다수의 n채널 MOSFET(N2 내지 Nn+1)의 드레인에 드레인이 연결된 P채널 MOSFET(P2)를 부가하여 구성되는 것을 특징으로 하는 등화발생회로.
- 제 1 항에 있어서, 상기 자기복귀수단(1)은 상기 다수의 n채널 MOSFET(N2 내지 Nn+1)의 드레인에 입력단이 연결되어 지연 및 반전 기능을 하는 제 2 반전수단(INV4 내지 INV6), 상기 다수의 n채널 MOSFET(N2 내지 Nn+1)의 드레인과 상기 제 2 반전수단(INV4 내지 INV6)의 출력단에 입력단이 연결된 제 1 부정논리합수단(G4), 상기 칩선택신호와 부정논리합수단(G4)의 출력단에 입력단이 연결된 제 2 부정논리합수단(G5), 및 상기 제 2 부정논리합수단(G5)의 출력단에 입력단이 연결된 반전수단(INV7)으로 구성되는 것을 특징으로 하는 등화발생회로.
Priority Applications (1)
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| KR1019900022781A KR930008312B1 (ko) | 1990-12-31 | 1990-12-31 | 반도체 메모리의 등화 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019900022781A KR930008312B1 (ko) | 1990-12-31 | 1990-12-31 | 반도체 메모리의 등화 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920013461A KR920013461A (ko) | 1992-07-29 |
| KR930008312B1 true KR930008312B1 (ko) | 1993-08-27 |
Family
ID=19309197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019900022781A KR930008312B1 (ko) | 1990-12-31 | 1990-12-31 | 반도체 메모리의 등화 발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930008312B1 (ko) |
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1990
- 1990-12-31 KR KR1019900022781A patent/KR930008312B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920013461A (ko) | 1992-07-29 |
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