JPH0322560A - チャージポンプ - Google Patents
チャージポンプInfo
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- JPH0322560A JPH0322560A JP1158587A JP15858789A JPH0322560A JP H0322560 A JPH0322560 A JP H0322560A JP 1158587 A JP1158587 A JP 1158587A JP 15858789 A JP15858789 A JP 15858789A JP H0322560 A JPH0322560 A JP H0322560A
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- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- Dc-Dc Converters (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に関し、特にＭＯＳ集積回路で用い
られるチャージボンブに関する。
られるチャージボンブに関する。
従来、チャージポンプは第６図に示したように、出力端
子とドレイン及びゲートが電源電圧端子（Ｖｃｃ）に、
ソースがチャージアップ回路の出力（Ｓ＋＋）に接続さ
れたＮチャネル型エンハンスメントＭＯＳ ＦＥＴ
（Ｎｏ ：以降Ｎ１，と記す）で構成されるチャージア
ップ回路と、ドレインに容量素子（ＣＩ２）を介してク
ロック信号（φ）が印加され、ゲートがドレインに接続
されると共に、ドレインが押し上げ回路の入力（ＤＩ■
）に、ソースが押し上げ回路の出力（ＳＨ）に接続され
たＮチャネル型エンハンスメン｝ ＭＯ Ｓ ’ Ｆ
Ｅ Ｔ （Ｎｌ２ ：以降Ｎｌ２と記す）で構成される
押し上げ回路より或り、チャージアップ回路の出力（Ｓ
＋＋）と出力端子間に押し上げ回路を１段接続して、
構成されている。
子とドレイン及びゲートが電源電圧端子（Ｖｃｃ）に、
ソースがチャージアップ回路の出力（Ｓ＋＋）に接続さ
れたＮチャネル型エンハンスメントＭＯＳ ＦＥＴ
（Ｎｏ ：以降Ｎ１，と記す）で構成されるチャージア
ップ回路と、ドレインに容量素子（ＣＩ２）を介してク
ロック信号（φ）が印加され、ゲートがドレインに接続
されると共に、ドレインが押し上げ回路の入力（ＤＩ■
）に、ソースが押し上げ回路の出力（ＳＨ）に接続され
たＮチャネル型エンハンスメン｝ ＭＯ Ｓ ’ Ｆ
Ｅ Ｔ （Ｎｌ２ ：以降Ｎｌ２と記す）で構成される
押し上げ回路より或り、チャージアップ回路の出力（Ｓ
＋＋）と出力端子間に押し上げ回路を１段接続して、
構成されている。
？に第７図も参照しながら動作の説明をする。
クロック信号（φ）がロウとなっている’Ｉ’ｌ１の期
間チャージアップ回路を構成するＮｌ１により押し上げ
回路の入力（Ｄ Ｈ）が（ＶＣＣ ＶＴ）Ｉ ： Ｎ
チャネル型エンハンスメントＭＯＳ−ＦＥＴのしきい値
電圧）までチャージアップされ、この時点でＮｌｌはカ
ットオフする。次にクロック信号（φ）がノ１イとなる
ＴＩ２の期間、容量素子（Ｃ＋■）により押し上げ回路
の入力（Ｄ＋２）が（ Ｖ ｃｃ Ｖ Ｔ）Ｉ ＋Ｖ
＊ ：クロック信号（φ）の振幅）まで押し上げられ
、この押し上げられた電位がＮｌ２を介して出力端子か
ら出力される為、出力電圧：■。わ，′は次式で与られ
る。
間チャージアップ回路を構成するＮｌ１により押し上げ
回路の入力（Ｄ Ｈ）が（ＶＣＣ ＶＴ）Ｉ ： Ｎ
チャネル型エンハンスメントＭＯＳ−ＦＥＴのしきい値
電圧）までチャージアップされ、この時点でＮｌｌはカ
ットオフする。次にクロック信号（φ）がノ１イとなる
ＴＩ２の期間、容量素子（Ｃ＋■）により押し上げ回路
の入力（Ｄ＋２）が（ Ｖ ｃｃ Ｖ Ｔ）Ｉ ＋Ｖ
＊ ：クロック信号（φ）の振幅）まで押し上げられ
、この押し上げられた電位がＮｌ２を介して出力端子か
ら出力される為、出力電圧：■。わ，′は次式で与られ
る。
Ｖｏｔ＋Ｔ’ ＝ （ＶＯＣ ＶＴＮ） ＋ （Ｖφ
ＶＴＮ）・・・・・・（１式） 又、さらに高電圧を得る方法として、前述したチャージ
アップ回路の出力（Ｓ ＋＋）と出力端子間に押し上げ
回路を複数段縦続接続すると共に偶数段の押し上げ回路
に印加されたクロック信号（φ）を反転されたクロック
信号（Ｔ）に変えてチャージポンプを構成するという従
来の実施例があり、第８図に第２の従来の実施例として
押し上げ回路を３段（押し上げ回路１，２及び３）縦続
接続した場合の回路図を示しておく。第８図において、
チャージ７′ツプ回路は第６図に示されたチャージアッ
プ回路と同様、Ｎチャネル型エンハンスメントＭＯＳ−
ＦＥＴ （Ｎｌｌ）で、又押し上げ回路１，２及び３は
第６図に示された押し上げ回路と同様の回路構成で、Ｎ
チャネル型エンハンスメントＭ Ｏ Ｓ Ｆ Ｅ Ｔ
（ Ｎ ｌ ２ ， Ｎ １３及びＮ１４）と容量素
子（Ｃ１２， ＣＩ３及びＣ１４）で構成されており、
偶数段の押し上げ回路（押し上げ回路２）には反転され
たクロック信号（Ｔ）が印加されている。次に動作を簡
単に説明しておく。チャージアップ回路及び押し上げ回
路１は第６図に示された従来のチャージポンプと全く同
様であるので、押し上げ回路２０入力（Ｄｌ３）は反転
されたクロック信号（Ｔ）がロウの期間（１式）に示さ
れたまうに｛（Ｖｃｃ ＶＴＮ） ＋ （■＃ Ｖ
ＴＮ））までチャージアップされ、反転されたクロック
信号５ （？）がノ・イになると同時に容量素子（Ｃｐ３）によ
り押し上げ回路２の入力（Ｄｌ３）が｛（Ｖ。。−ＶＴ
Ｎ）＋ （Ｖ＃ ＶＴＮ）＋Ｖ＃｝まで押し上げられ
、この押し上げられた電位がＮ１３を介して押し上げ回
路３の入力（ＤＩ４）に印加されるので、押し上げ回路
３０入力（Ｄ＋ｓ）は｛（ＶＣＣ−ＶＴＮ）＋ （ｖφ
−ＶＴＮ）＋ＶユーＶＴＮ）｝までチャージアップされ
、同様に押し上げ回路３でも押し上げられるので第８図
に示したチャージポンプの出力端子から出力される電圧
：Ｖｏｔｒｒ’は ＶｏｕＴ’ ＝ （Ｖｃｃ ＶＴＮ） ＋３Ｘ （Ｖ
＃ ＶＴＮ）・・・・・・（２式） で与えられる。
ＶＴＮ）・・・・・・（１式） 又、さらに高電圧を得る方法として、前述したチャージ
アップ回路の出力（Ｓ ＋＋）と出力端子間に押し上げ
回路を複数段縦続接続すると共に偶数段の押し上げ回路
に印加されたクロック信号（φ）を反転されたクロック
信号（Ｔ）に変えてチャージポンプを構成するという従
来の実施例があり、第８図に第２の従来の実施例として
押し上げ回路を３段（押し上げ回路１，２及び３）縦続
接続した場合の回路図を示しておく。第８図において、
チャージ７′ツプ回路は第６図に示されたチャージアッ
プ回路と同様、Ｎチャネル型エンハンスメントＭＯＳ−
ＦＥＴ （Ｎｌｌ）で、又押し上げ回路１，２及び３は
第６図に示された押し上げ回路と同様の回路構成で、Ｎ
チャネル型エンハンスメントＭ Ｏ Ｓ Ｆ Ｅ Ｔ
（ Ｎ ｌ ２ ， Ｎ １３及びＮ１４）と容量素
子（Ｃ１２， ＣＩ３及びＣ１４）で構成されており、
偶数段の押し上げ回路（押し上げ回路２）には反転され
たクロック信号（Ｔ）が印加されている。次に動作を簡
単に説明しておく。チャージアップ回路及び押し上げ回
路１は第６図に示された従来のチャージポンプと全く同
様であるので、押し上げ回路２０入力（Ｄｌ３）は反転
されたクロック信号（Ｔ）がロウの期間（１式）に示さ
れたまうに｛（Ｖｃｃ ＶＴＮ） ＋ （■＃ Ｖ
ＴＮ））までチャージアップされ、反転されたクロック
信号５ （？）がノ・イになると同時に容量素子（Ｃｐ３）によ
り押し上げ回路２の入力（Ｄｌ３）が｛（Ｖ。。−ＶＴ
Ｎ）＋ （Ｖ＃ ＶＴＮ）＋Ｖ＃｝まで押し上げられ
、この押し上げられた電位がＮ１３を介して押し上げ回
路３の入力（ＤＩ４）に印加されるので、押し上げ回路
３０入力（Ｄ＋ｓ）は｛（ＶＣＣ−ＶＴＮ）＋ （ｖφ
−ＶＴＮ）＋ＶユーＶＴＮ）｝までチャージアップされ
、同様に押し上げ回路３でも押し上げられるので第８図
に示したチャージポンプの出力端子から出力される電圧
：Ｖｏｔｒｒ’は ＶｏｕＴ’ ＝ （Ｖｃｃ ＶＴＮ） ＋３Ｘ （Ｖ
＃ ＶＴＮ）・・・・・・（２式） で与えられる。
以上説明したように、チャージアップ回路と縦続接続さ
れたｎ′段の押し上げ回路で構成された従来のチャージ
ポンプの出力電圧：■。ワ，′は次式で与えられる。
れたｎ′段の押し上げ回路で構成された従来のチャージ
ポンプの出力電圧：■。ワ，′は次式で与えられる。
ＶｏｕＴ’ ＝ （Ｖｃｃ ＶＴＮ） ＋ｎ’ Ｘ
（ＶＩ ＶＴＮ）・・・・・・（３式） 〔発明が解決しようとする課題〕 −６ 上述した従来のチャージポンプは、チャージアップ回路
及び押し上げ回路でＶＴＨの電圧降下が生じる為、（■
。。≦ＶＴＮ）の場合はチャージアップ回路が、（■φ
≦ＶＴ）Ｉ）の場合は押し上げ回路が動作せず、何れの
場合もチャージポンプは動作不能となるという欠点があ
る。
（ＶＩ ＶＴＮ）・・・・・・（３式） 〔発明が解決しようとする課題〕 −６ 上述した従来のチャージポンプは、チャージアップ回路
及び押し上げ回路でＶＴＨの電圧降下が生じる為、（■
。。≦ＶＴＮ）の場合はチャージアップ回路が、（■φ
≦ＶＴ）Ｉ）の場合は押し上げ回路が動作せず、何れの
場合もチャージポンプは動作不能となるという欠点があ
る。
又、（ Ｖ ｃｃ ＞ Ｖ ＴＮ ）且つ（■φ＞ＶＴ
Ｎ）の場合でも、低電源電圧下で動作させた場合、Ｖ
ＣＯ ｒ Ｖ ＃の値が小さいので、高電位の出力電圧
を得る為には押し上げ回路の段数を非常に大きく設定し
なければならず、チャージポンプを構成する為に非常に
大きな面積を必要とすると言う欠点もある。たとえばＶ
ｃｃ＝Ｖ＊＝１．５Ｖ，ＶＴＮ＝１．ＯＶでＶＯＵＴ＝
１５■を得る為には、（３式）よりｎ ＝２９となり、
２９段の押し上げ回路を縦続接続して構成する必要があ
る。
Ｎ）の場合でも、低電源電圧下で動作させた場合、Ｖ
ＣＯ ｒ Ｖ ＃の値が小さいので、高電位の出力電圧
を得る為には押し上げ回路の段数を非常に大きく設定し
なければならず、チャージポンプを構成する為に非常に
大きな面積を必要とすると言う欠点もある。たとえばＶ
ｃｃ＝Ｖ＊＝１．５Ｖ，ＶＴＮ＝１．ＯＶでＶＯＵＴ＝
１５■を得る為には、（３式）よりｎ ＝２９となり、
２９段の押し上げ回路を縦続接続して構成する必要があ
る。
本発明のチャージポンプは、出力端子と、ゲートに第１
の抵抗素子を介して第１のクロック信号と第１の容量素
子を介して第２のクロック信号が印加され、ドレインが
電源電圧端子に、ソースがチャージアップ回路の出力に
接続された第１のエンハンスメントＭＯＳ−ＦＥＴで構
成されるチャージアップ回路と、ドレインに第２の容量
素子を介して第３のクロック信号が又ゲートに第３の容
量素子を介して第４のクロック信号が印加され、ドレイ
ンとゲートが第２の抵抗素子を介して接続されると共に
、ドレインが押し上げ回路の入力に、ソースが押し上げ
回路の出力に接続された第２のエンハンスメントＭＯＳ
−ＦＥＴで構成サれる押し上げ回路より或り、チャージ
アップ回路の出力と出力端子間に押し上げ回路を１段接
続するか、若しくはチャージアップ回路の出力と出力端
子間に押し上げ回路を複数段縦続接続すると共に偶数段
の押し上げ回路に印加された第３のクロック信号を第１
のクロック信号に、第４のクロック信号を第２のクロッ
ク信号に変えて構成されている。
の抵抗素子を介して第１のクロック信号と第１の容量素
子を介して第２のクロック信号が印加され、ドレインが
電源電圧端子に、ソースがチャージアップ回路の出力に
接続された第１のエンハンスメントＭＯＳ−ＦＥＴで構
成されるチャージアップ回路と、ドレインに第２の容量
素子を介して第３のクロック信号が又ゲートに第３の容
量素子を介して第４のクロック信号が印加され、ドレイ
ンとゲートが第２の抵抗素子を介して接続されると共に
、ドレインが押し上げ回路の入力に、ソースが押し上げ
回路の出力に接続された第２のエンハンスメントＭＯＳ
−ＦＥＴで構成サれる押し上げ回路より或り、チャージ
アップ回路の出力と出力端子間に押し上げ回路を１段接
続するか、若しくはチャージアップ回路の出力と出力端
子間に押し上げ回路を複数段縦続接続すると共に偶数段
の押し上げ回路に印加された第３のクロック信号を第１
のクロック信号に、第４のクロック信号を第２のクロッ
ク信号に変えて構成されている。
したがって、チャージポンプを構成するＮチャネル型エ
ンハンスメントＭＯＳ−ＦＥＴのしきい値電圧：ＶＴＮ
よりも電源電圧が低くても動作し、又低電源電圧下で動
作させた場合でも少ない押し上げ回路の段数で高電圧を
得ることが可能で、小さい面積でチャージポンプが形戒
できる。
ンハンスメントＭＯＳ−ＦＥＴのしきい値電圧：ＶＴＮ
よりも電源電圧が低くても動作し、又低電源電圧下で動
作させた場合でも少ない押し上げ回路の段数で高電圧を
得ることが可能で、小さい面積でチャージポンプが形戒
できる。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図であり、出
力端子と、ゲートに第１の抵抗素子（Ｒ１）を介して第
１のクロック信号（φ１：以降φ１と記す）と第１の容
量素子（ＣＧ＋）を介して第２のクロック信号（φ２：
以降φ２と記す）が印加され、ドレインが電源電圧端子
（ＶＣＣ）に、ソースがチャージアップ回路の出力（Ｓ
１）に接続された第１のＮチャネル型エンハンスメント
ＭＯＳ−ＦＥ Ｔ （Ｎ １：以降Ｎ１と記す）で構成
されるチャージアップ回路と、ドレインに第２の容量素
子（Ｃ２）を介して第３のクロック信号（φ３：以降φ
３と記す）が又ゲートに第３の容量素子（ＣＧ２）を介
して第４のクロック信号（φ４：以降φ４と記す）が印
加され、ドレインとゲートが第２の抵抗素子９一 （Ｒ２）を介して接続されると共に、ドレインが押し上
げ回路の入力（Ｄ２）に、ソースが押し上げ回路の出力
（Ｓ２）に接続された第２のＮチャネル型ＭＯＳ Ｆ
ＥＴ （Ｎ２：以降Ｎ２と記す）で構成される押し上げ
回路より戒り、チャージアップ回路の出力（Ｓ１）と出
力端子間に押し上げ回路をｌ段接続して構成されている
。
力端子と、ゲートに第１の抵抗素子（Ｒ１）を介して第
１のクロック信号（φ１：以降φ１と記す）と第１の容
量素子（ＣＧ＋）を介して第２のクロック信号（φ２：
以降φ２と記す）が印加され、ドレインが電源電圧端子
（ＶＣＣ）に、ソースがチャージアップ回路の出力（Ｓ
１）に接続された第１のＮチャネル型エンハンスメント
ＭＯＳ−ＦＥ Ｔ （Ｎ １：以降Ｎ１と記す）で構成
されるチャージアップ回路と、ドレインに第２の容量素
子（Ｃ２）を介して第３のクロック信号（φ３：以降φ
３と記す）が又ゲートに第３の容量素子（ＣＧ２）を介
して第４のクロック信号（φ４：以降φ４と記す）が印
加され、ドレインとゲートが第２の抵抗素子９一 （Ｒ２）を介して接続されると共に、ドレインが押し上
げ回路の入力（Ｄ２）に、ソースが押し上げ回路の出力
（Ｓ２）に接続された第２のＮチャネル型ＭＯＳ Ｆ
ＥＴ （Ｎ２：以降Ｎ２と記す）で構成される押し上げ
回路より戒り、チャージアップ回路の出力（Ｓ１）と出
力端子間に押し上げ回路をｌ段接続して構成されている
。
次に第２図も参照しながら動作の説明をする。
まず、Ｔ１の期間φ１がハイ（ｖド以降クロツク信号１
〜４のハイ電位を■，とする）となり、第１の抵抗素子
（Ｒ１）を介して第１の容量素子（ＣＧｌ）がチャージ
アップされ、Ｎ，のゲート（Ｇ１）電位はＶｐＸ （１
ｅ ’／ＣＧ＋ ＠ Ｒ＋）に従って上昇し、Ｔ，
＞ＣＧ．・Ｒ１となるように設定しておけば％ＴＩの期
間内に■２となる。次にＴ２の期間となりφ２がハイに
なると同時に第１の容量素子（ＣＧ＋）によりＮ１のゲ
ート（Ｇ１）電位が押し上げられて２ＸＶＰとなり、以
降Ｖｐ（１＋ｅ−″／ＣＧ１・Ｒｌ）に従って下降し、
Ｔ．＞ＣＧ．・Ｒ１となるように設定しておけば、Ｔ２
の期間内に再一ｌ〇一 び■，となる。ここでＮ１のゲー｝（Ｇｌ）電位が２×
■２に押し上げられた時、Ｎ１を介して押し上げ回路の
入力（Ｄ２）が次式で示される電位までチャージアップ
される。
〜４のハイ電位を■，とする）となり、第１の抵抗素子
（Ｒ１）を介して第１の容量素子（ＣＧｌ）がチャージ
アップされ、Ｎ，のゲート（Ｇ１）電位はＶｐＸ （１
ｅ ’／ＣＧ＋ ＠ Ｒ＋）に従って上昇し、Ｔ，
＞ＣＧ．・Ｒ１となるように設定しておけば％ＴＩの期
間内に■２となる。次にＴ２の期間となりφ２がハイに
なると同時に第１の容量素子（ＣＧ＋）によりＮ１のゲ
ート（Ｇ１）電位が押し上げられて２ＸＶＰとなり、以
降Ｖｐ（１＋ｅ−″／ＣＧ１・Ｒｌ）に従って下降し、
Ｔ．＞ＣＧ．・Ｒ１となるように設定しておけば、Ｔ２
の期間内に再一ｌ〇一 び■，となる。ここでＮ１のゲー｝（Ｇｌ）電位が２×
■２に押し上げられた時、Ｎ１を介して押し上げ回路の
入力（Ｄ２）が次式で示される電位までチャージアップ
される。
Ｄ２とチャージアップ電位＝ＶＣＣ
（２ＸＶ，−ＶＴＮ≧Ｖｃｃ） −− （ ４ −
１式）Ｄ２のチャージアップ電位＝２×■ゆ−ＶＴＮ（
２ＸＶφ ＶＴＮ＜ＶＣＯ） ・・・・・・ （４
−２式）次にＴ３の期間となりφ３がハイになると同時
に第２の容量素子（Ｃ２）により押し上げ回路の入力（
Ｄ２）の電位が（Ｄ２のチャージアップ電位十■Ｐ）に
押し上げられ、Ｔ．＞ＣＧ２・Ｒ２となるように設定し
ておけば、第２の抵抗素子（Ｒ２）を介して第３の容量
素子（ＣＧ２）がチャージアップされ、Ｔ３期間内にＮ
２のゲート（Ｇ２）電位も（Ｄ２のチャージアップ電位
十■φ）までチャージアップされる。続いてＴ４の期間
となりφ４がハイになると同時にＮ２のゲー｝ （Ｇ２
）電位が（Ｄ２のチャージアップ電位＋２■，）まで押
し上げられ、以降Ｔ ４ ＞ Ｃ Ｇ ２’・Ｒ２とな
るように設定しておけばＴ４の期間内にＮ２のドレイン
とゲー｝ （Ｇ２）が同電位となりＮ２はカットオフ
する。ここでＮ２のゲー｝ （Ｇ２）が（Ｄ２のチャー
ジアップ電位＋２ｘｖｐ）に押し上げられた時、Ｎ２を
介して出力端子が次式で示される電圧（ＶｏｕＴ）まで
チャージアップされる。
１式）Ｄ２のチャージアップ電位＝２×■ゆ−ＶＴＮ（
２ＸＶφ ＶＴＮ＜ＶＣＯ） ・・・・・・ （４
−２式）次にＴ３の期間となりφ３がハイになると同時
に第２の容量素子（Ｃ２）により押し上げ回路の入力（
Ｄ２）の電位が（Ｄ２のチャージアップ電位十■Ｐ）に
押し上げられ、Ｔ．＞ＣＧ２・Ｒ２となるように設定し
ておけば、第２の抵抗素子（Ｒ２）を介して第３の容量
素子（ＣＧ２）がチャージアップされ、Ｔ３期間内にＮ
２のゲート（Ｇ２）電位も（Ｄ２のチャージアップ電位
十■φ）までチャージアップされる。続いてＴ４の期間
となりφ４がハイになると同時にＮ２のゲー｝ （Ｇ２
）電位が（Ｄ２のチャージアップ電位＋２■，）まで押
し上げられ、以降Ｔ ４ ＞ Ｃ Ｇ ２’・Ｒ２とな
るように設定しておけばＴ４の期間内にＮ２のドレイン
とゲー｝ （Ｇ２）が同電位となりＮ２はカットオフ
する。ここでＮ２のゲー｝ （Ｇ２）が（Ｄ２のチャー
ジアップ電位＋２ｘｖｐ）に押し上げられた時、Ｎ２を
介して出力端子が次式で示される電圧（ＶｏｕＴ）まで
チャージアップされる。
ＶｏｕＴ＝Ｄ２のチャージアップ電位十■．（■，≧Ｖ
ＴＮ） ・・・・・・（５−１式）■。．ＪＴ＝Ｄ２
のチャージアップ電位＋２Ｖ＃−ＶＴＮ（Ｖ，＋＜ＶＴ
Ｎ）・・・・・・（５−２式）上式より本発明によるチ
ャージポンプにおいて、押し上げ回路１段当りで得られ
る昇圧電位は（■．≧ＶＴＮ）の場合は■φであり、又
（■φ＜ Ｖ ＴＮ ）の場合は（２Ｖφ−ＶＴＮ）で
与えられる。
ＴＮ） ・・・・・・（５−１式）■。．ＪＴ＝Ｄ２
のチャージアップ電位＋２Ｖ＃−ＶＴＮ（Ｖ，＋＜ＶＴ
Ｎ）・・・・・・（５−２式）上式より本発明によるチ
ャージポンプにおいて、押し上げ回路１段当りで得られ
る昇圧電位は（■．≧ＶＴＮ）の場合は■φであり、又
（■φ＜ Ｖ ＴＮ ）の場合は（２Ｖφ−ＶＴＮ）で
与えられる。
高電圧を得る方法として、第１図に示されたチャージア
ップ回路の出力（Ｓ１）と出力端子間に押し上げ回路を
複数段縦続接続すると共に偶数段の押し上げ回路に印加
されたφ３をφ１に、φ４をφ２に変えてチャージポン
プを構成する方法があり、第３図に本発明の第２の実施
例として押し上げ回路を３段（押し上げ回路１，２及び
３）縦続接続した場合の回路図を示しておく。第３図に
おいて、チャージアップ回路は第１図に示されたチャー
ジアップ回路と同様、Ｎチャネル型エンハンスメントＭ
Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｎ １）と第１の抵抗素
子（Ｒ１）及び第１の容量素子（ＣＧ＋）で、又押し上
げ回路１，２及び３は、第１図に示された押し上げ回路
と同様の回路構成でＮチャネル型エンハンスメントＭＯ
Ｓ ＦＥＴ （Ｎ２，Ｎ３及びＮ４）と、抵抗素子（
Ｒ２，Ｒ３及びＲ４）及び容量素子（ Ｃ ２， Ｃ
Ｇ ２ ， Ｃ ｓ及びＣ ４ ， Ｃ Ｇ ４ ）で
構成されており、偶数段の押し上げ回路（押し上げ回路
２）にはφ３のかわりφ，が、又φ４のかわりにφ２が
印加されている。
ップ回路の出力（Ｓ１）と出力端子間に押し上げ回路を
複数段縦続接続すると共に偶数段の押し上げ回路に印加
されたφ３をφ１に、φ４をφ２に変えてチャージポン
プを構成する方法があり、第３図に本発明の第２の実施
例として押し上げ回路を３段（押し上げ回路１，２及び
３）縦続接続した場合の回路図を示しておく。第３図に
おいて、チャージアップ回路は第１図に示されたチャー
ジアップ回路と同様、Ｎチャネル型エンハンスメントＭ
Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｎ １）と第１の抵抗素
子（Ｒ１）及び第１の容量素子（ＣＧ＋）で、又押し上
げ回路１，２及び３は、第１図に示された押し上げ回路
と同様の回路構成でＮチャネル型エンハンスメントＭＯ
Ｓ ＦＥＴ （Ｎ２，Ｎ３及びＮ４）と、抵抗素子（
Ｒ２，Ｒ３及びＲ４）及び容量素子（ Ｃ ２， Ｃ
Ｇ ２ ， Ｃ ｓ及びＣ ４ ， Ｃ Ｇ ４ ）で
構成されており、偶数段の押し上げ回路（押し上げ回路
２）にはφ３のかわりφ，が、又φ４のかわりにφ２が
印加されている。
次に動作を簡単に説明しておく。チャージアップ回路は
第１図に示した第１の実施例と同様であるので、押し上
げ回路１の入力（Ｄ２）のチャージアップ電位は（４−
１式）及び（４−２式）で与えられる。又、前述したよ
うに押し上げ回路１段当りで得られる昇圧圧位は（Ｖｐ
≧ＶＴＮ）の場合−１３− は■，であり、又（ Ｖ ｐ ＜ Ｖ ＴＮ）の場合は
（２ＶアーＶＴＮ）で与えられるので、出力端子から出
力される電圧■。ｔ＋Ｔは次式で与えられる。
第１図に示した第１の実施例と同様であるので、押し上
げ回路１の入力（Ｄ２）のチャージアップ電位は（４−
１式）及び（４−２式）で与えられる。又、前述したよ
うに押し上げ回路１段当りで得られる昇圧圧位は（Ｖｐ
≧ＶＴＮ）の場合−１３− は■，であり、又（ Ｖ ｐ ＜ Ｖ ＴＮ）の場合は
（２ＶアーＶＴＮ）で与えられるので、出力端子から出
力される電圧■。ｔ＋Ｔは次式で与えられる。
ＶｏｕＴ＝Ｄ２のチャージ７，プ電位＋３ （Ｖ＃）（
■φ≧ＶＴＮ） ・・・・・・（６−１式）ＶＯＵＴ
＝Ｄ２のチャージアップ電位＋３ （２Ｖ＃ ＶＴＮ
）（■φ＜ＶＴＮ） ・・・・・・（６−２式）以上
説明したように、チャージアップ回路と縦続接続された
ｎ段の押し上げ回路で構成された本発明のチャージポン
プの出力電圧：■。ＵＴは次式で与えられる。
■φ≧ＶＴＮ） ・・・・・・（６−１式）ＶＯＵＴ
＝Ｄ２のチャージアップ電位＋３ （２Ｖ＃ ＶＴＮ
）（■φ＜ＶＴＮ） ・・・・・・（６−２式）以上
説明したように、チャージアップ回路と縦続接続された
ｎ段の押し上げ回路で構成された本発明のチャージポン
プの出力電圧：■。ＵＴは次式で与えられる。
ＶｏｕＴ＝Ｄ２のチャージアップ電位十ｎ （Ｖ＃）（
■φ≧ｖ．ｒＮ）・・・・・・（７−１式）ｖｏｕｔ＝
Ｉ）２のチャージアップ電位十ｎ （２Ｖ，−ＶＴＮ）
（Ｖφ＜ＶｔＮ） − − （７ ２式）第４図は
本発明の第３の実施例を示す回路図であり、第１図に示
された本発明の第１の実施例において第１及び第２の抵
抗素子（Ｒｌ及びＲ２）をゲートがドレインに接続され
た第３及び第４０Ｎチャネル型ディプリーションＭＯＳ
−ＦＥＴ （Ｄ一１４ー Ｒ１及びＤＲ２）で置換することにより構成されている
。第３及び第４のＮチャネル型ディプリーションＭＯＳ
−ＦＥＴ （ＤＲ，及びＤ Ｒ ２ ）は抵抗として動
作する為、第４図に示されたチャージポンプは前述した
第１の実施例の場合と同様の動作をするので、動作の説
明は省略する。ＭＯＳ集積回路において、同一の抵抗値
を有する抵抗素子とディプリーション型ＭＯＳ−ＦＥＴ
ではディプリーションＭＯＳ−ＦＥＴｏ方がより小さな
面積で形或でき、従って第３の実施例によればより小さ
な面積でチャージポンプが形威できるというメリットが
ある。
■φ≧ｖ．ｒＮ）・・・・・・（７−１式）ｖｏｕｔ＝
Ｉ）２のチャージアップ電位十ｎ （２Ｖ，−ＶＴＮ）
（Ｖφ＜ＶｔＮ） − − （７ ２式）第４図は
本発明の第３の実施例を示す回路図であり、第１図に示
された本発明の第１の実施例において第１及び第２の抵
抗素子（Ｒｌ及びＲ２）をゲートがドレインに接続され
た第３及び第４０Ｎチャネル型ディプリーションＭＯＳ
−ＦＥＴ （Ｄ一１４ー Ｒ１及びＤＲ２）で置換することにより構成されている
。第３及び第４のＮチャネル型ディプリーションＭＯＳ
−ＦＥＴ （ＤＲ，及びＤ Ｒ ２ ）は抵抗として動
作する為、第４図に示されたチャージポンプは前述した
第１の実施例の場合と同様の動作をするので、動作の説
明は省略する。ＭＯＳ集積回路において、同一の抵抗値
を有する抵抗素子とディプリーション型ＭＯＳ−ＦＥＴ
ではディプリーションＭＯＳ−ＦＥＴｏ方がより小さな
面積で形或でき、従って第３の実施例によればより小さ
な面積でチャージポンプが形威できるというメリットが
ある。
尚、第３及び第４のＮチャネル型ディプリーションＭ
Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｄ Ｒ ＋及びＤ Ｒ ２
）のゲートをソースに接続しても、同様の動作をする
ことは明らかであり、ここでの説明は省略する。
Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｄ Ｒ ＋及びＤ Ｒ ２
）のゲートをソースに接続しても、同様の動作をする
ことは明らかであり、ここでの説明は省略する。
第５図は本発明の第４の実施例を示す回路図であり、第
１図に示された本発明の第１の実施例におけるチャージ
アップ回路を、ゲートにφ，が印加され、ドレインが電
源電圧端子（Ｖｃｃ）に、ソースがチャージアップ回路
の出力（Ｓ１）に接続された第５のＮチャネル型ＭＯＳ
−ＰＥＴ （ＮＤＩ）で構成されたチャージアップ回路
に置換して構成されている。第４の実施例において、押
し上げ回路は前述した第１の実施例と同様であるので、
以下チャージアップ回路の動作だけを簡単に説明してお
く。φ１がハイになった時、第５０Ｎチャネル型ディプ
リーションＭ Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｎ Ｄ ＋
）のしきい値電圧を−ｖＴＤとすると、押し上げ回路
の入力（Ｄ２）は次式で示される電位までチャージアッ
プされる。
１図に示された本発明の第１の実施例におけるチャージ
アップ回路を、ゲートにφ，が印加され、ドレインが電
源電圧端子（Ｖｃｃ）に、ソースがチャージアップ回路
の出力（Ｓ１）に接続された第５のＮチャネル型ＭＯＳ
−ＰＥＴ （ＮＤＩ）で構成されたチャージアップ回路
に置換して構成されている。第４の実施例において、押
し上げ回路は前述した第１の実施例と同様であるので、
以下チャージアップ回路の動作だけを簡単に説明してお
く。φ１がハイになった時、第５０Ｎチャネル型ディプ
リーションＭ Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｎ Ｄ ＋
）のしきい値電圧を−ｖＴＤとすると、押し上げ回路
の入力（Ｄ２）は次式で示される電位までチャージアッ
プされる。
Ｄ２のチャージアップ電位＝Ｖｏ。
（■φ＋ＶＴＤ≧Ｖｃ０）・・・・・・（８−１式）Ｄ
２のチャージアップ電位＝ｖ，＋■ＴＤ（■φ＋Ｖ Ｔ
Ｄ ＜ Ｖ。。）・・・・τ・（８−２式）尚、（Ｖ
ｐ 十ＶＴＤ≧Ｖｃａ）の場合、φ１がロウ（ＧＮＤ電
位）になった時、第５０Ｎチャネル型ディプリーション
ＭＯＳ−ＦＥＴ （ＭＤＩ）がカットオフする必要があ
るのでｌ ＶＴＤ ｌ ＜ Ｖｃｃという条件も満足
しなければならない。
２のチャージアップ電位＝ｖ，＋■ＴＤ（■φ＋Ｖ Ｔ
Ｄ ＜ Ｖ。。）・・・・τ・（８−２式）尚、（Ｖ
ｐ 十ＶＴＤ≧Ｖｃａ）の場合、φ１がロウ（ＧＮＤ電
位）になった時、第５０Ｎチャネル型ディプリーション
ＭＯＳ−ＦＥＴ （ＭＤＩ）がカットオフする必要があ
るのでｌ ＶＴＤ ｌ ＜ Ｖｃｃという条件も満足
しなければならない。
本発明によれば、（４−２式）及び（５−２式）で示さ
れるように、（ Ｖ ａ ＞ Ｖ ＴＮ ／ ２ ）を
満足する■．であればチャージアップ回路、押し上げ回
路共に動作し、クロック信号の振幅（■，）が非常に小
さい場合でも動作するという効果がある。通常ＭＯＳ集
積回路において、クロック信号の振幅（■φ）は電源電
圧（Ｖｃｏ）に通しいので、電源電圧が非常に低い場合
でも本発明のチャージポンプは動作する効果があると言
い換えることができる。
れるように、（ Ｖ ａ ＞ Ｖ ＴＮ ／ ２ ）を
満足する■．であればチャージアップ回路、押し上げ回
路共に動作し、クロック信号の振幅（■，）が非常に小
さい場合でも動作するという効果がある。通常ＭＯＳ集
積回路において、クロック信号の振幅（■φ）は電源電
圧（Ｖｃｏ）に通しいので、電源電圧が非常に低い場合
でも本発明のチャージポンプは動作する効果があると言
い換えることができる。
たとえばＶＴＮ ＝ １． Ｏ Ｖとした場合、電源電
圧が０．５ｖ以上あれば本発明のチャージポンプは動作
する。
圧が０．５ｖ以上あれば本発明のチャージポンプは動作
する。
又、低電源電圧下で動作させた場合でも本発明のチャー
ジポンプは高効率で動作する為、高電位の出力電圧を得
る場合でも押し上げ回路の段数を小さく設定することが
可能となり、チャージポンプを構成する為の面積が小さ
くなるという効果もある。たとえば、Ｖｃｃ＝Ｖ４＝１
．５Ｖ，ＶＴＮ＝１．ＯＶ ”’Ｑ Ｖ ｏｕＴ＝ １
５ Ｖを得る為には＜４−１式）及ヒ−１７− （７−１式）よりｎ＝９となり、前述したように、従来
のチャージポンプでは２９段必要であったにもかかわら
ず本発明のチャージポンプを用いれば、９段の押し上げ
回路を縦続接続するだけで構成できる。
ジポンプは高効率で動作する為、高電位の出力電圧を得
る場合でも押し上げ回路の段数を小さく設定することが
可能となり、チャージポンプを構成する為の面積が小さ
くなるという効果もある。たとえば、Ｖｃｃ＝Ｖ４＝１
．５Ｖ，ＶＴＮ＝１．ＯＶ ”’Ｑ Ｖ ｏｕＴ＝ １
５ Ｖを得る為には＜４−１式）及ヒ−１７− （７−１式）よりｎ＝９となり、前述したように、従来
のチャージポンプでは２９段必要であったにもかかわら
ず本発明のチャージポンプを用いれば、９段の押し上げ
回路を縦続接続するだけで構成できる。
第１図及び第２図は本発明の第１の実施例を示す回路図
及びその動作を説明する為のタイミングチャート、第３
図，第４図及び第５図は本発明の第２，第３及び第４の
実施例を示す回路図、第６図及び第７図は従来のチャー
ジポンプの第１の実施例を示す回路図及びその動作を説
明する為のタイミングチャート、第８図は従来のチャー
ジポンプの第２の実施例を示す回路図である。 ＶＣＣ・・・・・・電源電圧端子、Ｎ１〜Ｎｓ，Ｎ＋１
〜Ｎ＋４・・・・・・Ｎチャネル型エンハンスメントＭ
ＯＳ−ＦＥＴ，Ｄ Ｒ １， Ｄ Ｒ ２ ， Ｎ Ｄ
２・・・・・・Ｎチャネル型ディプリーションＭＯＳ
−ＦＥＴ％Ｒ１〜Ｒ４・・・・・・抵抗素子、０２〜Ｃ
４，ＣＧＩ〜ＣＧ４，０１２〜０１４・・・・・・容一
１８一 ？素子、φ１〜φ４，φ，Ｔ・・・・・・クロック信号
、Ｓ ｌ ｒＳｌｌ・・・・・・チャージアップ回路の
出力、Ｄ２〜Ｄ４１Ｄ１■〜Ｄｌ４・・・・・・押し上
げ回路の入力、Ｓ２〜Ｓ ４ ｒＳ１■〜Ｓｌ４’・・
・・・押し上げ回路の出力。
及びその動作を説明する為のタイミングチャート、第３
図，第４図及び第５図は本発明の第２，第３及び第４の
実施例を示す回路図、第６図及び第７図は従来のチャー
ジポンプの第１の実施例を示す回路図及びその動作を説
明する為のタイミングチャート、第８図は従来のチャー
ジポンプの第２の実施例を示す回路図である。 ＶＣＣ・・・・・・電源電圧端子、Ｎ１〜Ｎｓ，Ｎ＋１
〜Ｎ＋４・・・・・・Ｎチャネル型エンハンスメントＭ
ＯＳ−ＦＥＴ，Ｄ Ｒ １， Ｄ Ｒ ２ ， Ｎ Ｄ
２・・・・・・Ｎチャネル型ディプリーションＭＯＳ
−ＦＥＴ％Ｒ１〜Ｒ４・・・・・・抵抗素子、０２〜Ｃ
４，ＣＧＩ〜ＣＧ４，０１２〜０１４・・・・・・容一
１８一 ？素子、φ１〜φ４，φ，Ｔ・・・・・・クロック信号
、Ｓ ｌ ｒＳｌｌ・・・・・・チャージアップ回路の
出力、Ｄ２〜Ｄ４１Ｄ１■〜Ｄｌ４・・・・・・押し上
げ回路の入力、Ｓ２〜Ｓ ４ ｒＳ１■〜Ｓｌ４’・・
・・・押し上げ回路の出力。
Claims (1)
- 【特許請求の範囲】 ｉ）出力端子と、ゲートに第１の抵抗素子を介して第１
のクロック信号と第１の容量素子を介して第２のクロッ
ク信号が印加され、ドレインが電源電圧端子に、ソース
がチャージアップ回路の出力に接続された第１のエンハ
ンスメントＭＯＳ−ＦＥＴで構成されるチャージアップ
回路と、ドレインに第２の容量素子を介して第３のクロ
ック信号が又ゲートに第３の容量素子を介して第４のク
ロック信号が印加され、前記ドレインと前記ゲートが第
２の抵抗素子を介して接続されると共に、前記ドレイン
が押し上げ回路の入力に、ソースが押し上げ回路の出力
に接続された第２のエンハンスメントＭＯＳ−ＦＥＴで
構成される押し上げ回路とを備え、前記チャージアップ
回路の出力と前記出力端子間に前記押し上げ回路を１段
接続するか、若しくは前記チャージアップ回路の出力と
前記出力端子間に前記押し上げ回路を複数段縦続接続す
ると共に偶数段の前記押し上げ回路に印加された第３の
クロック信号を第１のクロック信号に、第４のクロック
信号を第２のクロック信号に変えて構成することを特徴
とするチャージポンプ。 ｉｉ）前記第１及び第２の抵抗素子１２は、ゲートがド
レイン若しくはソースに接続された第３及び第４のディ
プリーションＭＯＳ−ＦＥＴでそれぞれ構成されること
を特徴とする特許請求の範囲第１項記載のチャージポン
プ。 ｉｉｉ）前記チャージアップ回路を、ゲートに前記第１
のクロック信号若しくは前記第２のクロック信号が印加
され、ドレインが前記電源電圧端子に、ソースが前記チ
ャージアップ回路の出力に接続された第５のディプリー
ションＭＯＳ−ＦＥＴで構成することを特徴とする特許
請求の範囲第１項又は第２項記載のチャージポンプ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158587A JP2531267B2 (ja) | 1989-06-20 | 1989-06-20 | チャ―ジポンプ |
| EP90111687A EP0404124B1 (en) | 1989-06-20 | 1990-06-20 | Charge pump having pull-up circuit operating with two clock pulse sequences |
| US07/541,808 US5066870A (en) | 1989-06-20 | 1990-06-20 | Charge pump having pull-up circuit operating with two clock pulse sequences |
| DE69028806T DE69028806T2 (de) | 1989-06-20 | 1990-06-20 | Eine Erhöhungsschaltung enthaltende Ladungspumpe, welche mit zwei Taktimpulssequenzen arbeitet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158587A JP2531267B2 (ja) | 1989-06-20 | 1989-06-20 | チャ―ジポンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322560A true JPH0322560A (ja) | 1991-01-30 |
| JP2531267B2 JP2531267B2 (ja) | 1996-09-04 |
Family
ID=15674952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158587A Expired - Fee Related JP2531267B2 (ja) | 1989-06-20 | 1989-06-20 | チャ―ジポンプ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5066870A (ja) |
| EP (1) | EP0404124B1 (ja) |
| JP (1) | JP2531267B2 (ja) |
| DE (1) | DE69028806T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514984B2 (en) | 2004-11-11 | 2009-04-07 | Samsung Sdi Co., Ltd. | Charge pumping circuit and direct current converting apparatus using the same |
| WO2009133914A1 (ja) * | 2008-04-28 | 2009-11-05 | 凸版印刷株式会社 | パルス昇圧回路、およびパルス昇圧方法 |
| US10627166B2 (en) | 2016-02-08 | 2020-04-21 | Mitsubishi Hitachi Power Systems, Ltd. | U-tube heat exchanger |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347171A (en) * | 1992-10-15 | 1994-09-13 | United Memories, Inc. | Efficient negative charge pump |
| US5412257A (en) * | 1992-10-20 | 1995-05-02 | United Memories, Inc. | High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump |
| JPH06195971A (ja) * | 1992-10-29 | 1994-07-15 | Mitsubishi Electric Corp | 基板電位発生回路 |
| US5381051A (en) * | 1993-03-08 | 1995-01-10 | Motorola Inc. | High voltage charge pump |
| KR0132641B1 (ko) * | 1993-05-25 | 1998-04-16 | 세끼모또 타다히로 | 기판 바이어스 회로 |
| DE69530773D1 (de) * | 1995-10-30 | 2003-06-18 | St Microelectronics Srl | Interface-Schaltung zum Steuern von elektronischen Schaltern mit Signalen erhöhter Spannung |
| DE19752986A1 (de) * | 1997-11-28 | 1999-06-02 | Siemens Ag | Halbleiterschaltungsanordnung mit monolithisch integrierten Schaltkreisen und einer Spannungspumpenschaltung |
| US6920218B1 (en) | 1998-11-16 | 2005-07-19 | Agere Systems Inc. | Combination clock and charge pump for line powered DAA |
| JP3655116B2 (ja) * | 1999-02-12 | 2005-06-02 | 富士通株式会社 | チャージポンプ回路の駆動方法及び電圧変換回路 |
| US6611160B1 (en) * | 2000-11-21 | 2003-08-26 | Skyworks Solutions, Inc. | Charge pump having reduced switching noise |
| US6466069B1 (en) | 2000-11-21 | 2002-10-15 | Conexant Systems, Inc. | Fast settling charge pump |
| JP2006311703A (ja) * | 2005-04-28 | 2006-11-09 | Seiko Instruments Inc | チャージポンプ回路を有する電子機器 |
| JP4851903B2 (ja) * | 2005-11-08 | 2012-01-11 | 株式会社東芝 | 半導体チャージポンプ |
| US7733161B2 (en) * | 2008-02-15 | 2010-06-08 | International Business Machines Corporation | Voltage boost system, IC and design structure |
| US7710195B2 (en) * | 2008-02-15 | 2010-05-04 | International Business Machines Corporation | Two stage voltage boost circuit with precharge circuit preventing leakage, IC and design structure |
| US7737766B2 (en) * | 2008-02-15 | 2010-06-15 | International Business Machines Corporation | Two stage voltage boost circuit, IC and design structure |
| KR20160097403A (ko) * | 2015-02-06 | 2016-08-18 | 에스케이하이닉스 주식회사 | 내부 전압 생성 회로 및 그의 동작 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3938109A (en) * | 1975-02-19 | 1976-02-10 | Intel Corporation | High speed ECL compatible MOS-Ram |
| US4500799A (en) * | 1980-07-28 | 1985-02-19 | Inmos Corporation | Bootstrap driver circuits for an MOS memory |
| US4570244A (en) * | 1980-07-28 | 1986-02-11 | Inmos Corporation | Bootstrap driver for a static RAM |
| US4527074A (en) * | 1982-10-07 | 1985-07-02 | Ncr Corporation | High voltage pass circuit |
| US4734599A (en) * | 1985-04-30 | 1988-03-29 | Hughes Aircraft Company | Circuit for multiplying a pump clock voltage |
| JPH01259751A (ja) * | 1988-04-07 | 1989-10-17 | Toshiba Corp | 昇圧回路 |
| JP2652694B2 (ja) * | 1988-12-28 | 1997-09-10 | 三菱電機株式会社 | 昇圧回路 |
-
1989
- 1989-06-20 JP JP1158587A patent/JP2531267B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-20 DE DE69028806T patent/DE69028806T2/de not_active Expired - Fee Related
- 1990-06-20 US US07/541,808 patent/US5066870A/en not_active Expired - Lifetime
- 1990-06-20 EP EP90111687A patent/EP0404124B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514984B2 (en) | 2004-11-11 | 2009-04-07 | Samsung Sdi Co., Ltd. | Charge pumping circuit and direct current converting apparatus using the same |
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| JP2009268317A (ja) * | 2008-04-28 | 2009-11-12 | Toppan Printing Co Ltd | パルス昇圧回路、およびパルス昇圧方法 |
| US10627166B2 (en) | 2016-02-08 | 2020-04-21 | Mitsubishi Hitachi Power Systems, Ltd. | U-tube heat exchanger |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69028806T2 (de) | 1997-05-07 |
| DE69028806D1 (de) | 1996-11-14 |
| EP0404124A2 (en) | 1990-12-27 |
| EP0404124B1 (en) | 1996-10-09 |
| US5066870A (en) | 1991-11-19 |
| JP2531267B2 (ja) | 1996-09-04 |
| EP0404124A3 (en) | 1992-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |