JP2531267B2 - チャ―ジポンプ - Google Patents
チャ―ジポンプInfo
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- Electronic Switches (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体回路に関し、特にMOS集積回路で用い
られるチャージポンプに関する。
られるチャージポンプに関する。
従来、チャージポンプは第６図に示したように、出力
端子とドレイン及びゲートが電源電圧端子（VCC）に、
ソースがチャージアップ回路の出力（S11）に接続され
たＮチャネル型エンハンスメントMOS−FET（N11:以降N
11と記す）で構成されるチャージアップ回路と、ドレイ
ンに容量素子（C12）を介してクロック信号（φ）が印
加され、ゲートがドレインに接続されると共に、ドレイ
ンが押し上げ回路の入力（D12）に、ソースが押し上げ
回路の出力（S12）に接続されたＮチャネル型エンハン
スメントMOS−FTE（N12:以降N12と記す）で構成される
押し上げ回路より成り、チャージアップ回路の出力（S
11）と出力端子間に押し上げ回路を１段接続して、構成
されている。
端子とドレイン及びゲートが電源電圧端子（VCC）に、
ソースがチャージアップ回路の出力（S11）に接続され
たＮチャネル型エンハンスメントMOS−FET（N11:以降N
11と記す）で構成されるチャージアップ回路と、ドレイ
ンに容量素子（C12）を介してクロック信号（φ）が印
加され、ゲートがドレインに接続されると共に、ドレイ
ンが押し上げ回路の入力（D12）に、ソースが押し上げ
回路の出力（S12）に接続されたＮチャネル型エンハン
スメントMOS−FTE（N12:以降N12と記す）で構成される
押し上げ回路より成り、チャージアップ回路の出力（S
11）と出力端子間に押し上げ回路を１段接続して、構成
されている。
次に第７図も参照しながら動作の説明をする。クロッ
ク信号（φ）がロウとなっているT11の期間チャージア
ップ回路を構成するN11により押し上げ回路の入力
（D12）が（VCC−VTN:Nチャネル型エンハンスメントMOS
−FETのしきい値電圧）までチャージアップされ、この
時点でN11はカットオフする。次にクロック信号（φ）
がハイとなるT12の期間、容量素子（C12）により押し上
げ回路の入力（D12）が（VCC−VTN＋Ｖφ：クロック信
号（φ）の振幅）まで押し上げられ、この押し上げられ
た電位がN12を介して出力端子から出力される為、出力
電圧:VOUT′は次式で与えられる。
ク信号（φ）がロウとなっているT11の期間チャージア
ップ回路を構成するN11により押し上げ回路の入力
（D12）が（VCC−VTN:Nチャネル型エンハンスメントMOS
−FETのしきい値電圧）までチャージアップされ、この
時点でN11はカットオフする。次にクロック信号（φ）
がハイとなるT12の期間、容量素子（C12）により押し上
げ回路の入力（D12）が（VCC−VTN＋Ｖφ：クロック信
号（φ）の振幅）まで押し上げられ、この押し上げられ
た電位がN12を介して出力端子から出力される為、出力
電圧:VOUT′は次式で与えられる。
VOUT′＝（VCC−VTN）＋（Ｖφ−VTN） ……（１式） 又、さらに高電圧を得る方法として、前述したチャー
ジアップ回路の出力（S11）と出力端子間に押し上げ回
路を複数段縦続接続すると共に偶数段の押し上げ回路に
印加されたクロック信号（φ）を反転されたクロック信
号（）に変えてチャージポンプを構成するという従来
の実施例があり、第８図に第２の従来の実施例として押
し上げ回路を３段（押し上げ回路1,2及び３）縦続接続
した場合の回路図を示しておく。第８図において、チャ
ージアップ回路は第６図に示されたチャージアップ回路
と同様、Ｎチャネル型エンハンスメントMOS−FET
（N11）で、又押し上げ回路1,2及び３は第６図に示され
た押し上げ回路と同様の回路構成で、Ｎチャネル型エン
ハンスメントMOS−FET（N12,N13及びN14）と容量素子
（C12,C13及びC14）で構成されており、偶数段の押し上
げ回路（押し上げ回路２）には反転されたクロック信号
（）が印加されている。次に動作を簡単に説明してお
く。チャージアップ回路及び押し上げ回路１は第６図に
示された従来のチャージポンプと全く同様であるので、
押し上げ回路２の入力（D13）は反転されたクロック信
号（）がロウの期間（１式）に示されたように｛（V
CC−VTN）＋（Ｖφ−VTN）｝までチャージアップされ、
反転されたクロック信号（）がハイになると同時に容
量素子（C13）により押し上げ回路２の入力（D13）が
｛（VCC−VTN）＋（Ｖφ−VTN）＋Ｖφ｝まで押し上げ
られ、この押し上げられた電位がN13を介して押し上げ
回路３の入力（D14）に印加されるので、押し上げ回路
３の入力（D13）は｛（VCC−VTN）＋（Ｖφ−VTN）＋Ｖ
φ−VTN）｝までチャージアップされ、同様に押し上げ
回路３でも押し上げられるので第８図に示したチャージ
ポンプの出力端子から出力される電圧:VOUT′は VOUT′＝（VCC−VTN）＋３×（Ｖφ−VTN） ……（２
式） で与えられる。
ジアップ回路の出力（S11）と出力端子間に押し上げ回
路を複数段縦続接続すると共に偶数段の押し上げ回路に
印加されたクロック信号（φ）を反転されたクロック信
号（）に変えてチャージポンプを構成するという従来
の実施例があり、第８図に第２の従来の実施例として押
し上げ回路を３段（押し上げ回路1,2及び３）縦続接続
した場合の回路図を示しておく。第８図において、チャ
ージアップ回路は第６図に示されたチャージアップ回路
と同様、Ｎチャネル型エンハンスメントMOS−FET
（N11）で、又押し上げ回路1,2及び３は第６図に示され
た押し上げ回路と同様の回路構成で、Ｎチャネル型エン
ハンスメントMOS−FET（N12,N13及びN14）と容量素子
（C12,C13及びC14）で構成されており、偶数段の押し上
げ回路（押し上げ回路２）には反転されたクロック信号
（）が印加されている。次に動作を簡単に説明してお
く。チャージアップ回路及び押し上げ回路１は第６図に
示された従来のチャージポンプと全く同様であるので、
押し上げ回路２の入力（D13）は反転されたクロック信
号（）がロウの期間（１式）に示されたように｛（V
CC−VTN）＋（Ｖφ−VTN）｝までチャージアップされ、
反転されたクロック信号（）がハイになると同時に容
量素子（C13）により押し上げ回路２の入力（D13）が
｛（VCC−VTN）＋（Ｖφ−VTN）＋Ｖφ｝まで押し上げ
られ、この押し上げられた電位がN13を介して押し上げ
回路３の入力（D14）に印加されるので、押し上げ回路
３の入力（D13）は｛（VCC−VTN）＋（Ｖφ−VTN）＋Ｖ
φ−VTN）｝までチャージアップされ、同様に押し上げ
回路３でも押し上げられるので第８図に示したチャージ
ポンプの出力端子から出力される電圧:VOUT′は VOUT′＝（VCC−VTN）＋３×（Ｖφ−VTN） ……（２
式） で与えられる。
以上説明したように、チャージアップ回路と縦続接続
されたｎ′段の押し上げ回路で構成された従来のチャー
ジポンプの出力電圧:VOUT′は次式で与えられる。
されたｎ′段の押し上げ回路で構成された従来のチャー
ジポンプの出力電圧:VOUT′は次式で与えられる。
VOUT′＝（VCC−VTN）＋ｎ′×（Ｖφ−VTN） ……（３
式） 〔発明が解決しようとする課題〕 上述した従来のチャージポンプは、チャージアップ回
路及び押し上げ回路でVTNの電圧降下が生じる為、（VCC
≦VTN）の場合はチャージアップ回路が、（Ｖφ≦VTN）
の場合は押し上げ回路が動作せず、何れの場合もチャー
ジポンプは動作不能となるという欠点がある。
式） 〔発明が解決しようとする課題〕 上述した従来のチャージポンプは、チャージアップ回
路及び押し上げ回路でVTNの電圧降下が生じる為、（VCC
≦VTN）の場合はチャージアップ回路が、（Ｖφ≦VTN）
の場合は押し上げ回路が動作せず、何れの場合もチャー
ジポンプは動作不能となるという欠点がある。
また、（VCC＞VTN）且つ（Ｖφ＞VTN）の場合でも、
低電源電圧下で動作させた場合、VCC,Vφの値が小さい
ので、高電位の出力電圧を得る為には押し上げ回路の段
数を非常に大きく設定しなければならず、チャージポン
プを構成する為に非常に大きな面積を必要とすると言う
欠点もある。たとえばVCC＝Ｖφ＝1.5V,VTN＝1.0VでV
OUT′＝15Vを得る為には、（３式）よりｎ′＝29とな
り、29段の押し上げ回路を縦続接続して構成する必要が
ある。
低電源電圧下で動作させた場合、VCC,Vφの値が小さい
ので、高電位の出力電圧を得る為には押し上げ回路の段
数を非常に大きく設定しなければならず、チャージポン
プを構成する為に非常に大きな面積を必要とすると言う
欠点もある。たとえばVCC＝Ｖφ＝1.5V,VTN＝1.0VでV
OUT′＝15Vを得る為には、（３式）よりｎ′＝29とな
り、29段の押し上げ回路を縦続接続して構成する必要が
ある。
本発明のチャージポンプは、出力端子と、ゲートに第
１の抵抗素子を介して第１のクロック信号と第１の容量
素子を介して第２のクロック信号が印加され、ドレイン
が電源電圧端子に、ソースがチャージアップ回路の出力
に接続された第１のエンハンスメントMOS−FETで構成さ
れるチャージアップ回路と、ドレインに第２の容量素子
を介して第３のクロック信号が又ゲートに第３の容量素
子を介して第４のクロック信号が印加され、ドレインと
ゲートが第２の抵抗素子を介して接続されると共に、ド
レインが押し上げ回路の入力に、ソースが押し上げ回路
の出力に接続された第２のエンハンスメントMOS−FETで
構成される押し上げ回路より成り、チャージアップ回路
の出力と出力端子間に押し上げ回路を１段接続するか、
若しくはチャージアップ回路の出力と出力端子間に押し
上げ回路を複数段縦続接続すると共に偶数段の押し上げ
回路に印加された第３のクロック信号を第１のクロック
信号に、第４のクロック信号を第２のクロック信号に変
えて構成されている。
１の抵抗素子を介して第１のクロック信号と第１の容量
素子を介して第２のクロック信号が印加され、ドレイン
が電源電圧端子に、ソースがチャージアップ回路の出力
に接続された第１のエンハンスメントMOS−FETで構成さ
れるチャージアップ回路と、ドレインに第２の容量素子
を介して第３のクロック信号が又ゲートに第３の容量素
子を介して第４のクロック信号が印加され、ドレインと
ゲートが第２の抵抗素子を介して接続されると共に、ド
レインが押し上げ回路の入力に、ソースが押し上げ回路
の出力に接続された第２のエンハンスメントMOS−FETで
構成される押し上げ回路より成り、チャージアップ回路
の出力と出力端子間に押し上げ回路を１段接続するか、
若しくはチャージアップ回路の出力と出力端子間に押し
上げ回路を複数段縦続接続すると共に偶数段の押し上げ
回路に印加された第３のクロック信号を第１のクロック
信号に、第４のクロック信号を第２のクロック信号に変
えて構成されている。
したがって、チャージポンプを構成するＮチャネル型
エンハンスメントMOS−FETのしきい値電圧:VTNよりも電
源電圧が低くても動作し、又低電源電圧下で動作させた
場合でも少ない押し上げ回路の段数で高電圧を得ること
が可能で、小さい面積でチャージポンプが形成できる。
エンハンスメントMOS−FETのしきい値電圧:VTNよりも電
源電圧が低くても動作し、又低電源電圧下で動作させた
場合でも少ない押し上げ回路の段数で高電圧を得ること
が可能で、小さい面積でチャージポンプが形成できる。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図であり、
出力端子と、ゲートに第１の抵抗素子（R1）を介して第
１のクロック信号（φ1:以降φ１と記す）と第１の容量
素子（CG1）を介して第２のクロック信号（φ2:以降φ
２と記す）が印加され、ドレインが電源電圧端子
（VCC）に、ソースがチャージアップ回路の出力（S1）
に接続された第１のＮチャネル型エンハンスメントMOS
−FET（N1:以降N1と記す）で構成されるチャージアップ
回路と、ドレインに第２の容量素子（C2）を介して第３
のクロック信号（φ3:以降φ３と記す）が又ゲートに第
３の容量素子（CG2）を介して第４のクロック信号
（φ4:以降φ４と記す）が印加され、ドレインとゲート
が第２の抵抗素子（R2）を介して接続されると共に、ド
レインが押し上げ回路の入力（D2）に、ソースが押し上
げ回路の出力（S2）に接続された第２のＮチャネル型MO
S−FET（N2:以降N2と記す）で構成される押し上げ回路
より成り、チャージアップ回路の出力（S1）と出力端子
間に押し上げ回路を１段接続して構成されている。
出力端子と、ゲートに第１の抵抗素子（R1）を介して第
１のクロック信号（φ1:以降φ１と記す）と第１の容量
素子（CG1）を介して第２のクロック信号（φ2:以降φ
２と記す）が印加され、ドレインが電源電圧端子
（VCC）に、ソースがチャージアップ回路の出力（S1）
に接続された第１のＮチャネル型エンハンスメントMOS
−FET（N1:以降N1と記す）で構成されるチャージアップ
回路と、ドレインに第２の容量素子（C2）を介して第３
のクロック信号（φ3:以降φ３と記す）が又ゲートに第
３の容量素子（CG2）を介して第４のクロック信号
（φ4:以降φ４と記す）が印加され、ドレインとゲート
が第２の抵抗素子（R2）を介して接続されると共に、ド
レインが押し上げ回路の入力（D2）に、ソースが押し上
げ回路の出力（S2）に接続された第２のＮチャネル型MO
S−FET（N2:以降N2と記す）で構成される押し上げ回路
より成り、チャージアップ回路の出力（S1）と出力端子
間に押し上げ回路を１段接続して構成されている。
次に第２図も参照しながら動作の説明をする。まず、
T1の期間φ１がハイ（Ｖφ：以降クロック信号１〜４の
ハイ電位をＶφとする）となり、第１の抵抗素子（R1）
を介して第１の容量素子（CG1）がチャージアップさ
れ、N1のゲート（G1）電位はVP×（１−e-t/CG1・R1）
に従って上昇し、T1≫CG1・R1となるように設定してお
けば、T1の期間内にVPとなる。次にT2の期間となりφ２
がハイになると同時に第１の容量素子（CG1）によりN1
のゲート（G1）電位が押し上げられて２×VPとなり、以
降VP（１＋e-t/CG1・R1）に従って下降し、T2≫CG1・R1
となるように設定しておけば、T2の期間内に再びVPとな
る。ここでN1のゲート（G1）電位が２×VPに押し上げら
れた時、N1を介して押し上げ回路の入力（D2）が次式で
示される電位までチャージアップされる。
T1の期間φ１がハイ（Ｖφ：以降クロック信号１〜４の
ハイ電位をＶφとする）となり、第１の抵抗素子（R1）
を介して第１の容量素子（CG1）がチャージアップさ
れ、N1のゲート（G1）電位はVP×（１−e-t/CG1・R1）
に従って上昇し、T1≫CG1・R1となるように設定してお
けば、T1の期間内にVPとなる。次にT2の期間となりφ２
がハイになると同時に第１の容量素子（CG1）によりN1
のゲート（G1）電位が押し上げられて２×VPとなり、以
降VP（１＋e-t/CG1・R1）に従って下降し、T2≫CG1・R1
となるように設定しておけば、T2の期間内に再びVPとな
る。ここでN1のゲート（G1）電位が２×VPに押し上げら
れた時、N1を介して押し上げ回路の入力（D2）が次式で
示される電位までチャージアップされる。
D2とチャージアップ電位＝VCC （２×Ｖφ−VTN≧VCC） ……（４−１式） D2のチャージアップ電位＝２×Ｖφ−VTN （２×Ｖφ−VTN＜VCC） ……（４−２式） 次にT3の期間となりφ３がハイになると同時に第２の
容量素子（C2）により押し上げ回路の入力（D2）の電位
が（D2のチャージアップ電位＋VP）に押し上げられ、T3
≫CG2・R2となるように設定しておけば、第２の抵抗素
子（R2）を介して第３の容量素子（CG2）がチャージア
ップされ、T3期間内にN2のゲート（G2）電位も（D2のチ
ャージアップ電位＋Ｖφ）までチャージアップされる。
続いてT4の期間となりφ４がハイになると同時にN2のゲ
ート（G2）電位が（D2のチャージアップ電位＋2Vφ）ま
で押し上げられ、以降T4≫CG2・R2となるように設定し
ておけばT4の期間内にN2のドレインとゲート（G2）が同
電位となりN2はカットオフする。ここでN2のゲート
（G2）が（D2のチャージアップ電位＋２×VP）に押し上
げられた時、N2を介して出力端子が次式で示される電圧
（VOUT）までチャージアップされる。
容量素子（C2）により押し上げ回路の入力（D2）の電位
が（D2のチャージアップ電位＋VP）に押し上げられ、T3
≫CG2・R2となるように設定しておけば、第２の抵抗素
子（R2）を介して第３の容量素子（CG2）がチャージア
ップされ、T3期間内にN2のゲート（G2）電位も（D2のチ
ャージアップ電位＋Ｖφ）までチャージアップされる。
続いてT4の期間となりφ４がハイになると同時にN2のゲ
ート（G2）電位が（D2のチャージアップ電位＋2Vφ）ま
で押し上げられ、以降T4≫CG2・R2となるように設定し
ておけばT4の期間内にN2のドレインとゲート（G2）が同
電位となりN2はカットオフする。ここでN2のゲート
（G2）が（D2のチャージアップ電位＋２×VP）に押し上
げられた時、N2を介して出力端子が次式で示される電圧
（VOUT）までチャージアップされる。
VOUT＝D2のチャージアップ電位＋Ｖφ （Ｖφ≧VTN） ……（５−１式） VOUT＝D2のチャージアップ電位＋2Vφ−VTN （Ｖφ＜VTN） ……（５−２式） 上式より本発明によるチャージポンプにおいて、押し
上げ回路１段当りで得られる昇圧電位は（Ｖφ≧VTN）
の場合はＶφであり、又（Ｖφ＜VTN）の場合は（2Vφ
−VTN）で与えられる。
上げ回路１段当りで得られる昇圧電位は（Ｖφ≧VTN）
の場合はＶφであり、又（Ｖφ＜VTN）の場合は（2Vφ
−VTN）で与えられる。
高電圧を得る方法として、第１図に示されたチャージ
アップ回路の出力（S1）と出力端子間に押し上げ回路を
複数段縦続接続すると共に偶数段の押し上げ回路に印加
されたφ３をφ１に、φ４をφ２に変えてチャージポン
プを構成する方法があり、第３図に本発明の第２の実施
例として押し上げ回路を３段（押し上げ回路1,2及び
３）縦続接続した場合の回路図を示しておく。第３図に
おいて、チャージアップ回路は第１図に示されたチャー
ジアップ回路と同様、Ｎチャネル型エンハンスメントMO
S−FET（N1）と第１の抵抗素子（R1）及び第１の容量素
子（CG1）で、又押し上げ回路1,2及び３は、第１図に示
された押し上げ回路と同様の回路構成でＮチャネル型エ
ンハンスメントMOS−FET（N2,N3及びN4）と、抵抗素子
（R2,R3及びR4）及び容量素子（C2,CG2,C3及びC4,CG4）
で構成されており、偶数段の押し上げ回路（押し上げ回
路２）にはφ３のかわりφ１が、又φ４のかわりにφ２
が印加されている。
アップ回路の出力（S1）と出力端子間に押し上げ回路を
複数段縦続接続すると共に偶数段の押し上げ回路に印加
されたφ３をφ１に、φ４をφ２に変えてチャージポン
プを構成する方法があり、第３図に本発明の第２の実施
例として押し上げ回路を３段（押し上げ回路1,2及び
３）縦続接続した場合の回路図を示しておく。第３図に
おいて、チャージアップ回路は第１図に示されたチャー
ジアップ回路と同様、Ｎチャネル型エンハンスメントMO
S−FET（N1）と第１の抵抗素子（R1）及び第１の容量素
子（CG1）で、又押し上げ回路1,2及び３は、第１図に示
された押し上げ回路と同様の回路構成でＮチャネル型エ
ンハンスメントMOS−FET（N2,N3及びN4）と、抵抗素子
（R2,R3及びR4）及び容量素子（C2,CG2,C3及びC4,CG4）
で構成されており、偶数段の押し上げ回路（押し上げ回
路２）にはφ３のかわりφ１が、又φ４のかわりにφ２
が印加されている。
次に動作を簡単に説明しておく。チャージアップ回路
は第１図に示した第１の実施例と同様であるので、押し
上げ回路１の入力（D2）のチャージアップ電位は（４−
１式）及び（４−２式）で与えられる。又、前述したよ
うに押し上げ回路１段当りで得られる昇圧圧位は（VP≧
VTN）の場合はVPであり、又（VP＜VTN）の場合は（2VP
−VTN）で与えられるので、出力端子から出力される電
圧VOUTは次式で与えられる。
は第１図に示した第１の実施例と同様であるので、押し
上げ回路１の入力（D2）のチャージアップ電位は（４−
１式）及び（４−２式）で与えられる。又、前述したよ
うに押し上げ回路１段当りで得られる昇圧圧位は（VP≧
VTN）の場合はVPであり、又（VP＜VTN）の場合は（2VP
−VTN）で与えられるので、出力端子から出力される電
圧VOUTは次式で与えられる。
VOUT＝D2のチャージアップ電位＋３（Ｖφ） （Ｖφ≧VTN） ……（６−１式） VOUT＝D2のチャージアップ電位＋３（2Vφ−VTN） （Ｖφ＜VTN） ……（６−２式） 以上説明したように、チャージアップ回路と縦続接続
されたｎ段の押し上げ回路で構成された本発明のチャー
ジポンプの出力電圧:VOUTは次式で与えられる。
されたｎ段の押し上げ回路で構成された本発明のチャー
ジポンプの出力電圧:VOUTは次式で与えられる。
VOUT＝D2のチャージアップ電位＋ｎ（Ｖφ） （Ｖφ≧VTN） ……（７−１式） VOUT＝D2のチャージアップ電位＋ｎ（2Vφ−VTN） （Ｖφ＜VTN） ……（７−２式） 第４図は本発明の第３の実施例を示す回路図であり、
第１図に示された本発明の第１の実施例において第１及
び第２の抵抗素子（R1及びR2）をゲートがドレインに接
続された第３及び第４のＮチャネル型ディプリーション
MOS−FET（DR1及びDR2）で置換することにより構成され
ている。第３及び第４のＮチャネル型ディプリーション
MOS−FET（DR1及びDR2）は抵抗として動作する為、第４
図に示されたチャージポンプは前述した第１の実施例の
場合と同様の動作をするので、動作の説明は省略する。
MOS集積回路において、同一の抵抗値を有する抵抗素子
とディプリーション型MOS−FETではディプリーションMO
S−FETの方がより小さな面積で形成でき、従って第３の
実施例によればより小さな面積でチャージポンプが形成
できるというメリットがある。
第１図に示された本発明の第１の実施例において第１及
び第２の抵抗素子（R1及びR2）をゲートがドレインに接
続された第３及び第４のＮチャネル型ディプリーション
MOS−FET（DR1及びDR2）で置換することにより構成され
ている。第３及び第４のＮチャネル型ディプリーション
MOS−FET（DR1及びDR2）は抵抗として動作する為、第４
図に示されたチャージポンプは前述した第１の実施例の
場合と同様の動作をするので、動作の説明は省略する。
MOS集積回路において、同一の抵抗値を有する抵抗素子
とディプリーション型MOS−FETではディプリーションMO
S−FETの方がより小さな面積で形成でき、従って第３の
実施例によればより小さな面積でチャージポンプが形成
できるというメリットがある。
尚、第３及び第４のＮチャネル型ディプリーションMO
S−FET（DR1及びDR2）のゲートのソースに接続しても、
同様の動作をすることは明らかであり、ここでの説明は
省略する。
S−FET（DR1及びDR2）のゲートのソースに接続しても、
同様の動作をすることは明らかであり、ここでの説明は
省略する。
第５図は本発明の第４の実施例を示す回路図であり、
第１図に示された本発明の第１の実施例におけるチャー
ジアップ回路を、ゲートにφ１が印加され、ドレインが
電源電圧端子（VCC）に、ソースがチャージアップ回路
の出力（S1）に接続された第５のＮチャネル型MOS−FET
（ND1）で構成されたチャージアップ回路に置換して構
成されている。第４の実施例において、押し上げ回路は
前述した第１の実施例と同様であるので、以下チャージ
アップ回路の動作だけを簡単に説明しておく。φ１がハ
イになった時、第５のＮチャネル型ディプリーションMO
S−FET（ND1）のしきい値電圧を−VTDとすると、押し上
げ回路の入力（D2）は次式で示される電位までチャージ
アップされる。
第１図に示された本発明の第１の実施例におけるチャー
ジアップ回路を、ゲートにφ１が印加され、ドレインが
電源電圧端子（VCC）に、ソースがチャージアップ回路
の出力（S1）に接続された第５のＮチャネル型MOS−FET
（ND1）で構成されたチャージアップ回路に置換して構
成されている。第４の実施例において、押し上げ回路は
前述した第１の実施例と同様であるので、以下チャージ
アップ回路の動作だけを簡単に説明しておく。φ１がハ
イになった時、第５のＮチャネル型ディプリーションMO
S−FET（ND1）のしきい値電圧を−VTDとすると、押し上
げ回路の入力（D2）は次式で示される電位までチャージ
アップされる。
D2のチャージアップ電位＝VCC （Ｖφ＋VTD≧VCC） ……（８−１式） D2のチャージアップ電位＝Ｖφ＋VTD （Ｖφ＋VTD＜VCC） ……（８−２式） 尚、（VP＋VTD≧VCC）の場合、φ１がロウ（GND電
位）になった時、第５のＮチャネル型ディプリーション
MOS−FET（ND1）がカットオフする必要があるので｜−V
TD|＜VCCという条件も満足しなければならない。
位）になった時、第５のＮチャネル型ディプリーション
MOS−FET（ND1）がカットオフする必要があるので｜−V
TD|＜VCCという条件も満足しなければならない。
本発明によれば、（４−２式）及び（５−２式）で示
されるように、（Ｖφ＞VTN/2）を満足するＶφであれ
ばチャージアップ回路、押し上げ回路共に動作し、クロ
ック信号の振幅（Ｖφ）が非常に小さい場合でも動作す
るという効果がある。通常MOS集積回路において、クロ
ック信号の振幅（Ｖφ）は電源電圧（VCC）に通しいの
で、電源電圧が非常に低い場合でも本発明のチャージポ
ンプは動作する効果があると言い換えることができる。
たとえばVTN＝1.0Vとした場合、電源電圧が0.5V以上あ
れば本発明のチャージポンプは動作する。
されるように、（Ｖφ＞VTN/2）を満足するＶφであれ
ばチャージアップ回路、押し上げ回路共に動作し、クロ
ック信号の振幅（Ｖφ）が非常に小さい場合でも動作す
るという効果がある。通常MOS集積回路において、クロ
ック信号の振幅（Ｖφ）は電源電圧（VCC）に通しいの
で、電源電圧が非常に低い場合でも本発明のチャージポ
ンプは動作する効果があると言い換えることができる。
たとえばVTN＝1.0Vとした場合、電源電圧が0.5V以上あ
れば本発明のチャージポンプは動作する。
又、低電源電圧下で動作させた場合でも本発明のチャ
ージポンプは高高率で動作する為、高電位の出力電圧を
得る場合でも押し上げ回路の段数を小さく設定すること
が可能となり、チャージポンプを構成する為の面積が小
さくなるという効果もある。たとえば、VCC＝Ｖφ＝1.5
V,VTN＝1.0VでVOUT＝15Vを得る為には（４−１式）及び
（７−１式）よりｎ＝９となり、前述したように、従来
のチャージポンプでは29段必要であったにもかかわらず
本発明のチャージポンプを用いれば、９段の押し上げ回
路を縦続接続するだけで構成できる。
ージポンプは高高率で動作する為、高電位の出力電圧を
得る場合でも押し上げ回路の段数を小さく設定すること
が可能となり、チャージポンプを構成する為の面積が小
さくなるという効果もある。たとえば、VCC＝Ｖφ＝1.5
V,VTN＝1.0VでVOUT＝15Vを得る為には（４−１式）及び
（７−１式）よりｎ＝９となり、前述したように、従来
のチャージポンプでは29段必要であったにもかかわらず
本発明のチャージポンプを用いれば、９段の押し上げ回
路を縦続接続するだけで構成できる。
第１図及び第２図は本発明の第１の実施例を示す回路図
及びその動作を説明する為のタイミングチャート、第３
図，第４図及び第５図は本発明の第2,第３及び第４の実
施例を示す回路図、第６図及び第７図は従来のチャージ
ポンプの第１の実施例を示す回路図及びその動作を説明
する為のタイミングチャート、第８図は従来のチャージ
ポンプの第２の実施例を示す回路図である。 VCC……電源電圧端子、N1〜N4,N11〜N14……Ｎチャネル
型エンハンスメントMOS−FET、DR1,DR2,ND2……Ｎチャ
ネル型ディプリーションMOS−FET、R1〜R4……抵抗素
子、C2〜C4,CG1〜CG4,C12〜C14……容量素子、φ１〜φ
4,φ，……クロック信号、S1,S11……チャージアップ
回路の出力、D2〜D4,D12〜D14……押し上げ回路の入
力、S2〜S4,S12〜S14……押し上げ回路の出力。
及びその動作を説明する為のタイミングチャート、第３
図，第４図及び第５図は本発明の第2,第３及び第４の実
施例を示す回路図、第６図及び第７図は従来のチャージ
ポンプの第１の実施例を示す回路図及びその動作を説明
する為のタイミングチャート、第８図は従来のチャージ
ポンプの第２の実施例を示す回路図である。 VCC……電源電圧端子、N1〜N4,N11〜N14……Ｎチャネル
型エンハンスメントMOS−FET、DR1,DR2,ND2……Ｎチャ
ネル型ディプリーションMOS−FET、R1〜R4……抵抗素
子、C2〜C4,CG1〜CG4,C12〜C14……容量素子、φ１〜φ
4,φ，……クロック信号、S1,S11……チャージアップ
回路の出力、D2〜D4,D12〜D14……押し上げ回路の入
力、S2〜S4,S12〜S14……押し上げ回路の出力。
Claims (3)
- 【請求項１】出力端子と、ゲートに第１の抵抗素子を介
して第１のクロック信号と第１の容量素子を介して第２
のクロック信号が印加され、ドレインが電源電圧端子
に、ソースがチャージアップ回路の出力に接続された第
１のエンハンスメントMOS−FETで構成されるチャージア
ップ回路と、ドレインに第２の容量素子を介して第３の
クロック信号が又ゲートに第３の容量素子を介して第４
のクロック信号が印加され、前記ドレインと前記ゲート
が第２の抵抗素子を介して接続されると共に、前記ドレ
インが押し上げ回路の入力に、ソースが押し上げ回路の
出力に接続された第２のエンハンスメントMOS−FETで構
成される押し上げ回路とを備え、前記チャージアップ回
路の出力と前記出力端子間に前記押し上げ回路を１段接
続するか、若しくは前記チャージアップ回路の出力と前
記出力端子間に前記押し上げ回路を複数段縦続接続する
と共に偶数段の前記押し上げ回路に印加された第３のク
ロック信号を第１のクロック信号に、第４のクロック信
号を第２のクロック信号に変えて構成することを特徴と
するチャージポンプ。 - 【請求項２】前記第１及び第２の抵抗素子12は、ゲート
がドレイン若しくはソースに接続された第３及び第４の
ディプリーションMOS−FETでそれぞれ構成されることを
特徴とする特許請求の範囲第１項記載のチャージポン
プ。 - 【請求項３】前記チャージアップ回路を、ゲートに前記
第１のクロック信号若しくは前記第２のクロック信号が
印加され、ドレインが前記電源電圧端子に、ソースが前
記チャージアップ回路の出力に接続された第５のディプ
リーションMOS−FETで構成することを特徴とする特許請
求の範囲第１項又は第２項記載のチャージポンプ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158587A JP2531267B2 (ja) | 1989-06-20 | 1989-06-20 | チャ―ジポンプ |
| EP90111687A EP0404124B1 (en) | 1989-06-20 | 1990-06-20 | Charge pump having pull-up circuit operating with two clock pulse sequences |
| US07/541,808 US5066870A (en) | 1989-06-20 | 1990-06-20 | Charge pump having pull-up circuit operating with two clock pulse sequences |
| DE69028806T DE69028806T2 (de) | 1989-06-20 | 1990-06-20 | Eine Erhöhungsschaltung enthaltende Ladungspumpe, welche mit zwei Taktimpulssequenzen arbeitet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158587A JP2531267B2 (ja) | 1989-06-20 | 1989-06-20 | チャ―ジポンプ |
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| Publication Number | Publication Date |
|---|---|
| JPH0322560A JPH0322560A (ja) | 1991-01-30 |
| JP2531267B2 true JP2531267B2 (ja) | 1996-09-04 |
Family
ID=15674952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158587A Expired - Fee Related JP2531267B2 (ja) | 1989-06-20 | 1989-06-20 | チャ―ジポンプ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5066870A (ja) |
| EP (1) | EP0404124B1 (ja) |
| JP (1) | JP2531267B2 (ja) |
| DE (1) | DE69028806T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5412257A (en) * | 1992-10-20 | 1995-05-02 | United Memories, Inc. | High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump |
| JPH06195971A (ja) * | 1992-10-29 | 1994-07-15 | Mitsubishi Electric Corp | 基板電位発生回路 |
| US5381051A (en) * | 1993-03-08 | 1995-01-10 | Motorola Inc. | High voltage charge pump |
| KR0132641B1 (ko) * | 1993-05-25 | 1998-04-16 | 세끼모또 타다히로 | 기판 바이어스 회로 |
| DE69530773D1 (de) * | 1995-10-30 | 2003-06-18 | St Microelectronics Srl | Interface-Schaltung zum Steuern von elektronischen Schaltern mit Signalen erhöhter Spannung |
| DE19752986A1 (de) * | 1997-11-28 | 1999-06-02 | Siemens Ag | Halbleiterschaltungsanordnung mit monolithisch integrierten Schaltkreisen und einer Spannungspumpenschaltung |
| US6920218B1 (en) | 1998-11-16 | 2005-07-19 | Agere Systems Inc. | Combination clock and charge pump for line powered DAA |
| JP3655116B2 (ja) * | 1999-02-12 | 2005-06-02 | 富士通株式会社 | チャージポンプ回路の駆動方法及び電圧変換回路 |
| US6466069B1 (en) | 2000-11-21 | 2002-10-15 | Conexant Systems, Inc. | Fast settling charge pump |
| US6611160B1 (en) | 2000-11-21 | 2003-08-26 | Skyworks Solutions, Inc. | Charge pump having reduced switching noise |
| KR100636508B1 (ko) | 2004-11-11 | 2006-10-18 | 삼성에스디아이 주식회사 | 차지펌프 회로와 이를 이용한 직류 변환장치 |
| JP2006311703A (ja) * | 2005-04-28 | 2006-11-09 | Seiko Instruments Inc | チャージポンプ回路を有する電子機器 |
| JP4851903B2 (ja) * | 2005-11-08 | 2012-01-11 | 株式会社東芝 | 半導体チャージポンプ |
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| US7733161B2 (en) * | 2008-02-15 | 2010-06-08 | International Business Machines Corporation | Voltage boost system, IC and design structure |
| US7710195B2 (en) * | 2008-02-15 | 2010-05-04 | International Business Machines Corporation | Two stage voltage boost circuit with precharge circuit preventing leakage, IC and design structure |
| JP5292912B2 (ja) * | 2008-04-28 | 2013-09-18 | 凸版印刷株式会社 | パルス昇圧回路、およびパルス昇圧方法 |
| KR20160097403A (ko) * | 2015-02-06 | 2016-08-18 | 에스케이하이닉스 주식회사 | 내부 전압 생성 회로 및 그의 동작 방법 |
| JP6579468B2 (ja) | 2016-02-08 | 2019-09-25 | 三菱日立パワーシステムズ株式会社 | Ｕチューブ熱交換器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4570244A (en) * | 1980-07-28 | 1986-02-11 | Inmos Corporation | Bootstrap driver for a static RAM |
| US4500799A (en) * | 1980-07-28 | 1985-02-19 | Inmos Corporation | Bootstrap driver circuits for an MOS memory |
| US4527074A (en) * | 1982-10-07 | 1985-07-02 | Ncr Corporation | High voltage pass circuit |
| US4734599A (en) * | 1985-04-30 | 1988-03-29 | Hughes Aircraft Company | Circuit for multiplying a pump clock voltage |
| JPH01259751A (ja) * | 1988-04-07 | 1989-10-17 | Toshiba Corp | 昇圧回路 |
| JP2652694B2 (ja) * | 1988-12-28 | 1997-09-10 | 三菱電機株式会社 | 昇圧回路 |
-
1989
- 1989-06-20 JP JP1158587A patent/JP2531267B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-20 US US07/541,808 patent/US5066870A/en not_active Expired - Lifetime
- 1990-06-20 DE DE69028806T patent/DE69028806T2/de not_active Expired - Fee Related
- 1990-06-20 EP EP90111687A patent/EP0404124B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69028806T2 (de) | 1997-05-07 |
| EP0404124A3 (en) | 1992-03-11 |
| US5066870A (en) | 1991-11-19 |
| EP0404124A2 (en) | 1990-12-27 |
| EP0404124B1 (en) | 1996-10-09 |
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| JPH0322560A (ja) | 1991-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |