JPH07327357A - 半導体昇圧回路 - Google Patents
半導体昇圧回路Info
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- JPH07327357A JPH07327357A JP14111394A JP14111394A JPH07327357A JP H07327357 A JPH07327357 A JP H07327357A JP 14111394 A JP14111394 A JP 14111394A JP 14111394 A JP14111394 A JP 14111394A JP H07327357 A JPH07327357 A JP H07327357A
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Abstract
るとともに低電源電圧での駆動を可能とする。 【構成】 トランジスタQ1 〜Q9 の基板部を互いに電
気的に分離し、それらの基板部を夫々のトランジスタQ
1 〜Q9 のソース端子N3 〜N12に接続して、各基板部
を各トランジスタQ1 〜Q9 のソース電位に固定すると
ともに、ブートストラップ回路BS1 、BS2 により電
源電圧Vddよりも大きな振幅を持たせたクロック信号φ
2A又はφ2BによりトランジスタQ1 〜Q9 を駆動する。
Description
(Electrically Erasable and ProgramableRead Only M
emory) やフラッシュメモリに用いられるチャージポン
プ回路等の半導体昇圧回路に関するものである。
などの半導体集積回路の単一5V電源化や単一3V電源
化に伴って、集積回路の内部で電圧の昇圧が行われるよ
うになってきており、このために、チャージポンプ回路
などの半導体昇圧回路が用いられている。
す。
タQ20〜Q24が縦列接続されてn段の昇圧回路を構成し
ている。各トランジスタQ20〜Q24のゲート端子はソー
ス端子に接続されており、また、夫々のソース端子N20
〜N24にはキャパシタンスC20〜C24を介してクロック
信号φA 又はφB が入力される。
φB は互いに逆位相の信号であり、周期が1/fで振幅
はVφである。このクロック信号φA 、φB は、図9に
示すクロック信号CKを、NAND回路ND1 、ND2
及びインバータ回路IV1 〜IV3 に通して得ており、
クロック信号φA 、φB の振幅Vφは電源電圧Vddと等
しい。なお、図9において、Gは接地端子である。
は、入力信号として電源電圧VddがトランジスタQ25の
ソース端子N27から入力され、出力信号として出力電圧
VPOUTが出力端子N26から出力される。
POUTは、例えば "Analysis and Modeling of On-Chip H
igh-voltage Generator Circuits for Use in EEPROM C
ircuits" (IEEE JOURNAL OF SOLID-STATE CIRCUITS, vo
l.24, No.5, OCTOBER 1989) に記載されているように、
以下に示すような式で表される。 VPOUT=Vin−Vt +n〔Vφ・C/( C+Cs ) −Vt −IOUT /f( C+Cs ) 〕 …(1) Vt =VtO+K2 ・〔( Vbs+2φf )1/2−( 2φf )1/2〕 …(2) ここで、Vin :昇圧回路の入力電圧 Vφ :クロックの振幅電圧 f :クロック周波数 C :クロック信号へのカップリング容量 Cs :昇圧回路の各段での寄生容量 n :昇圧回路の段数 VPOUT:昇圧回路の最終段での出力電圧 IOUT :出力段での負荷電流 VtO :基板バイアスがない時のしきい値電圧 Vbs :基板バイアス電圧(ソースと基板又はウェルと
の電位差) φf :フェルミポテンシャル K2 :基板バイアス係数
IOUT が0で、C/( C+Cs ) ≒1の場合は、(Vφ
−Vt )と昇圧回路の段数nとに比例して大きくなるこ
とがわかる。図9に示す従来の昇圧回路においては、ク
ロックの振幅電圧Vφは電源電圧Vddに等しいので、出
力電圧VPOUTは(Vdd−Vt )の値と昇圧回路の段数n
とに比例して大きくなる。
昇圧回路においては、出力電圧VPOUTが大きくなるに従
って、基板効果により、各トランジスタQ20〜Q24のし
きい値電圧Vt が(2)式に示すように大きくなるとい
う現象が生じる。
成して基板効果が発生しないようにした場合には、出力
電圧VPOUTは昇圧回路の段数nに比例して大きくなるの
であるが、各トランジスタQ20〜Q24を集積化して同一
基板上に形成した場合には、基板効果が発生するため、
(Vdd−Vt )の値は昇圧回路の段数nが大きくなると
小さくなってしまう。
は、昇圧回路の段数nが大きくなるに従い、出力電圧V
POUTは、基板効果がない場合に得られる値よりも減少
し、(Vdd−Vt )の値が0となったところで出力電圧
VPOUTは飽和してしまう。このことは、昇圧回路の段数
nをいくら大きくしても、得られる出力電圧VPOUTには
限界があることを示している。図8に、昇圧回路の段数
nを無限大とした場合の電源電圧Vddと最大出力電圧と
の関係を示す。昇圧回路の段数nを無限大とした場合、
基板効果がない場合には、得られる出力電圧VPOUTは理
論上無限大となるが、基板効果がある場合には、電源電
圧Vddによって決まる或る値までしか得られない。即
ち、従来の昇圧回路では、電源電圧Vddが低い場合は、
昇圧回路の段数nをどのような値に設定しても、所望の
出力電圧VPOUTを得ることができないという問題があっ
た。
て、電源電圧Vddが2.5V、基板効果がないとした時
のしきい値電圧VtOが0.6V(基板バイアスが0V)
の場合、昇圧回路の段数nを20段にした時に、出力電
圧VPOUTとして20Vを得ることができたが、電源電圧
Vddが2.0Vの時は、昇圧回路の段数nを100段に
しても、出力電圧VPOUTとして12Vしか得ることがで
きなかった。
は、基板効果の著しい後段側のMOSトランジスタのし
きい値電圧Vt を前段側のMOSトランジスタのしきい
値電圧Vt よりも低くすることにより、基板効果による
出力電圧の低下を改善したコックロフト型昇圧回路が開
示されている。
効果によるしきい値電圧Vt の上昇そのものは抑制でき
ず、例えば、電源電圧Vddが半分程度になった場合(V
dd=1〜1.5V)には、昇圧回路の段数nをどのよう
な値に設定しても、所望の出力電圧VPOUTを得ることが
できない。また、MOSトランジスタのしきい値電圧V
t を複数設定するために例えば余分なフォトマスク及び
イオン注入の工程を追加する必要があり、製造工程が複
雑になるという欠点も有する。
工程を必要とせずに、電源電圧が低い場合でも所望の出
力電圧が得られる半導体昇圧回路を提供することであ
る。
ために、本発明の半導体昇圧回路では、各段が、第1の
MOSトランジスタと、前記第1のMOSトランジスタ
のドレイン端子に一端が接続された第1のキャパシタン
スと、前記第1のMOSトランジスタのゲート端子に一
端が接続された第2のキャパシタンスとを備え、前記第
1のMOSトランジスタが縦列接続されることによって
各段が接続されており、各段における前記第1のMOS
トランジスタのソース端子と基板部とが互いに電気的に
接続されるとともに、前記基板部が他段の前記第1のM
OSトランジスタの基板部と電気的に絶縁されており、
前記第1のキャパシタンスの他端に第1のクロック信号
を入力する第1のクロック信号形成手段と、前記第2の
キャパシタンスの他端に、電源電圧よりも大きい振幅を
有する第2のクロック信号を入力する第2のクロック信
号形成手段とを有する。
ランジスタがN型ウェル領域に形成されたPチャネルM
OSトランジスタであり、前記N型ウェル領域が各段毎
に電気的に絶縁分離されている。
第1のMOSトランジスタのゲート端子とソース端子と
が第2のMOSトランジスタを介して互いに接続されて
おり、前記第2のMOSトランジスタのゲート端子が前
記第1のキャパシタンスの前記一端に接続されている。
信号が互いに逆位相の一対のクロック信号からなり、こ
れら一対のクロック信号が、連続する2段の前記第1の
キャパシタンスに夫々入力されている。
MOSトランジスタの基板部を他段のMOSトランジス
タの基板部から電気的に絶縁分離するとともに、各段に
おいて、MOSトランジスタの基板部とソース端子とを
互いに電気的に接続することにより、MOSトランジス
タの基板部をソース電位に固定して、基板効果によるM
OSトランジスタのしきい値電圧の上昇を抑制してい
る。
圧動作を行うMOSトランジスタのゲート電圧をソース
電圧やドレイン電圧とは別のクロック信号により制御
し、そのクロック信号の振幅を昇圧回路の入力電源電圧
よりも大きくすることにより、低電源電圧使用時におい
ても、そのMOSトランジスタを充分にオン状態にする
ことができ、そのMOSトランジスタのしきい値電圧に
起因する電圧降下分がなくなるので、昇圧能力が向上す
る。
照しながら説明する。
路の構成を示す。
SトランジスタQ1 、Q3 、Q5 、Q7 、…、Q9 が縦
列接続されてn段の昇圧回路を構成している。各トラン
ジスタQ1 、Q3 、Q5 、Q7 、…、Q9 の基板部は互
いに電気的に分離されるとともに、それらの基板部は夫
々トランジスタQ1 、Q3 、Q5 、Q7 、…、Q9 のソ
ース端子に接続されている。そして、トランジスタQ
1 、Q3 、Q5 、Q7 、…、Q9 のドレイン端子(ノー
ドN1 、N3 、N5 、N7 、…、N9 で示される。)に
夫々キャパシタンスC1 、C3 、C5 、C7 、…、C9
を介して、図3に示すクロック信号φ1B又はφ1Aが入力
される。
7 、…、Q9 のゲート端子(ノードN2 、N4 、N6 、
N8 、…、N10で示される。)には夫々キャパシタンス
C2、C4 、C6 、C8 、…、C10を介して、図3に示
すクロック信号φ2A又はφ2Bが入力される。
Q7 、…、Q9 のゲート端子N2 、N4 、N6 、N8 、
…、N10とソース端子(ノードN3 、N5 、N7 、
N11、…、N12で示される。)との間には、Pチャネル
MOSトランジスタQ2 、Q4 、Q6 、Q8 、…、Q10
が夫々接続され、これらのトランジスタQ2 、Q4 、Q
6、Q8 、…、Q10のゲート端子はトランジスタQ1 、
Q3 、Q5 、Q7 、…、Q9 のドレイン端子N1 、N
3 、N5 、N7 、…、N9 に夫々接続されている。
て、電源電圧Vddが、NチャネルMOSトランジスタQ
12、Q13のソース端子(ノードN0 で示される。)から
トランジスタQ1 、Q3 のソース端子N1 、N3 に夫々
入力され、出力信号として、出力電圧VPOUTが、Nチャ
ネルMOSトランジスタQ11を介して出力端子(ノード
N13で示される。)から出力される。図示の如く、トラ
ンジスタQ12、Q13のゲート端子は夫々ソース端子N0
に接続されている。また、トランジスタQ11のソース端
子(ノードN12で示される。)には、キャパシタンスC
11を介して、図3に示すクロック信号φ1Bが入力され
る。更に、トランジスタQ11のゲート端子はドレイン端
子(ノードN13で示される。)に接続されている。
1Bは互いに逆位相の信号である。このクロック信号
φ1A、φ1Bは、図1のクロック信号CLK1 をNAND
回路ND11、ND12及びインバータ回路IV11、I
V12、IV13に通して得ており、通常はクロック信号φ
1A、φ1Bの振幅Vφ1 は電源電圧Vddと等しくなってい
る。
2A、φ2Bは、対応するクロック信号φ1A、φ1Bが夫々オ
ンの期間内にオフとなる信号であり、このクロック信号
φ2A、φ2Bは、図1のクロック信号CLK2 、CLK3
を夫々ブートストラップ回路BS1 、BS2 に通すこと
により、図3に示すように、電源電圧Vddより大きな振
幅Vφ2 を持たせたものである。
BS1 は、MOSトランジスタQ14、Q15、Q16、イン
バータ回路IV14、IV15、キャパシタンスC12、C13
により構成されており、ブートストラップ回路BS2
は、MOSトランジスタQ17、Q18、Q19、インバータ
回路IV16、IV17、キャパシタンスC14、C15により
構成されている。N14〜N26は夫々ノードを示す。
動作を図2〜図5を参照して説明する。
2段(第1段及び第2段)を示す回路図である。また、
図4は、図3に示す(I)〜(VI)の期間における図2
の回路のノードNA 〜ND での電圧波形を示すものであ
る。更に、図5は、各期間(I)〜(VI)における図2
のトランジスタM1 〜M4 の導通状態を説明するための
回路図である。
ように、クロック信号φ1Aが接地電位0Vから電源電圧
Vddになり、図2に示すトランジスタM1 のドレイン端
子NA の電位は、図4(a)に示すように、電源電圧V
ddの電圧分上昇する。
ら接地電位0Vになり、トランジスタM1 のソース端子
NB の電位は、図4(b)に示すように、電源電圧Vdd
の電圧分下降する。
B に接続されているキャパシタンスCA2には、前段から
運ばれてきた電荷が蓄積されており、トランジスタM1
のソース端子NB の電位は、このキャパシタンスCA2に
蓄積されている電荷の電圧分だけ昇圧されている。
の電位はソース端子NB の電位よりも高くなり、トラン
ジスタM2 は、図5(I)に示すように、オン状態から
オフ状態となる。
ジスタM1 のドレイン端子NA とソース端子NB との間
に形成されたPN接合が順方向にバイアスされるので、
ソース端子NB に接続されたトランジスタM1 の基板部
は、ドレイン端子NA の電位からPN接合の順方向バイ
アス電圧を引いた電位に保持される。
スタM1 のゲート端子NC の電位はドレイン端子NA の
電位と同電位まで下降するが、トランジスタM1 は、図
5(I)に示すように、オフ状態のままである。
ら電源電圧Vddになるのに伴って、トランジスタM3 の
ソース端子ND の電位は、図4(d)に示すように、電
源電圧Vddの電圧分上昇する。
ら運ばれてきた電荷が蓄積されており、トランジスタM
3 のソース端子ND の電位は、キャパシタンスCA3に蓄
積されている電荷の電圧分だけ昇圧されている。
ら接地電位0Vになった時に、トランジスタM4 のゲー
ト端子NB の電位は下降して、トランジスタM4 がオフ
状態からオン状態となるので、トランジスタM3 のゲー
ト端子NE の電位は、トランジスタM3 のソース端子N
D の電位と同電位となる。この時、図5(I)に示すよ
うに、トランジスタM3 はオフ状態のままである。
ク信号φ1Aが電源電圧Vddであり、クロック信号φ1Bが
接地電位0Vであり、クロック信号φ2Aが電源電圧Vdd
から(Vdd−Vhh)(Vhh:昇圧電圧(電源電圧Vddよ
りも大きな値、約1.7V))となるため、トランジス
タM1 のゲート端子NC の電位は、図4(c)に示すよ
うに、昇圧電圧Vhhの電圧分下降する。
ンジスタM1 はオン状態となり、トランジスタM1 のド
レイン端子NA からソース端子NB に、ドレイン端子N
A とソース端子NB との電位が等しくなるまで電流が流
れる。
ンスCA2に電荷の受け渡しが行われ、図4(a)に示す
ように、トランジスタM1 のドレイン端子NA の電位は
下降し、図4(b)に示すように、トランジスタM1 の
ソース端子NB の電位は上昇する。
についても、トランジスタM1 のドレイン端子NA の場
合と同様となり、図4(d)に示すように、ソース端子
NDの電位は下降する。
るためのクロック信号φ2Aは、キャパシタンスCB1を介
して外部から供給され、トランジスタM1 をオン状態と
した時のドレイン端子NA とソース端子NB との間で電
圧降下は発生しないので、従来に比べて昇圧能力が向上
する。即ち、この状態は、前述の(1)式において、括
弧内のVt =0Vとみなした状態に当り、格段に効率よ
く昇圧を行うことができる。
φ2Aが(Vdd−Vhh)から電源電圧Vddになり、トラン
ジスタM1 のゲート端子NC の電位は、図4(c)に示
すように、昇圧電圧Vhhの電圧分上昇する。
ンジスタM1 はオフ状態となる。
に、トランジスタM1 のドレイン端子NA 、ソース端子
NB 、トランジスタM3 のソース端子ND の電位は変わ
らない。
φ1Aが電源電圧Vddから接地電位0Vになり、トランジ
スタM1 のドレイン端子NA の電位は、電源電圧Vddの
電圧分下降しようとするが、第1段においては、図1の
トランジスタQ12がオン状態となるため、図4(a)に
示すように、(Vdd−Vt )の電位となる。
ら電源電圧Vddになり、トランジスタM1 のソース端子
NB の電位は、図4(b)に示すように、電源電圧Vdd
の電圧分上昇する。
ら運ばれてきた電荷が蓄積されているので、トランジス
タM1 のソース端子NB の電位は、キャパシタンスCA2
に蓄積されている電荷の電圧分だけ昇圧されている。
の電位はソース端子NB の電位よりも低くなり、トラン
ジスタM2 は、図5(IV)に示すように、オフ状態から
オン状態となる。
NC の電位は、図4(c)に示すように、トランジスタ
M1 のソース端子NB の電位と同電位となるまで上昇す
る。
ら接地電位0Vになるのに伴って、トランジスタM3 の
ソース端子ND の電位は、図4(d)に示すように、電
源電圧Vddの電圧分下降する。
ら運ばれてきた電荷が蓄積されており、ソース端子ND
の電位は、キャパシタンスCA3に蓄積されている電荷の
電圧分だけ昇圧されている。
子NB の電位はソース端子ND の電位よりも高くなり、
トランジスタM4 は、図5(IV)に示すように、オン状
態からオフ状態となる。
同様、トランジスタM3 のドレイン端子NB とソース端
子ND との間に形成されたPN接合が順方向にバイアス
されるので、ソース端子ND に接続されたトランジスタ
M3 の基板部は、ドレイン端子NB の電位からPN接合
の順方向バイアス電圧を引いた電圧に保持される。
φ2Bが電源電圧Vddから(Vdd−Vhh)になり、トラン
ジスタM3 のゲート端子NE の電位は、昇圧電圧Vhhの
電圧分下降する。
ンジスタM3 はオン状態となり、トランジスタM3 のド
レイン端子NB からソース端子ND に、ドレイン端子N
B とソース端子ND の電位が等しくなるまで電流が流れ
る。
ンスCA3に電荷の受け渡しが行われ、図4(b)に示す
ように、トランジスタM3 のドレイン端子NB の電位は
下降し、図4(d)に示すように、トランジスタM3 の
ソース端子ND の電位は上昇する。
であり、トランジスタM1 のゲート端子NC とトランジ
スタM3 のドレイン端子NB は同電位であるので、図4
(c)に示すように、トランジスタM1 のゲート端子N
C の電位は下降する。
るためのクロック信号φ2Bは、キャパシタンスCB2を介
して外部から供給され、トランジスタM3 をオン状態と
した時のドレイン端子NB とソース端子ND との間で電
圧降下は発生しないので、従来に比べて昇圧能力が向上
する。
2Bが(Vdd−Vhh)から電源電圧Vddになり、トランジ
スタM3 のゲート端子NE の電位は、昇圧電圧Vhhの電
圧分上昇する。
ジスタM3 はオフ状態となる。
ノードNA 〜ND の電位は変わらない。
スタM1 、M3 のソース端子は後段に行くほど昇圧され
るので、本来であれば、基板効果が発生して、前述の
(2)式に示すように、各トランジスタM1 、M3 のし
きい値電圧Vt は上昇しようとする。しかしながら、本
実施例においては、図2に示すように、各トランジスタ
M1 、M3 の基板部をソース端子に接続しているので、
基板効果が発生することがなく、前段から後段への電荷
の受け渡しが効率よく行われる。
部分の素子構造を示すための概略断面図である。
に互いに絶縁されたNウェル領域11が夫々形成され、
各Nウェル領域11には、ゲート酸化膜15を介して形
成された多結晶シリコン層16をゲート電極として有
し、P+ 拡散層12をソース/ドレインとして有するM
OSトランジスタが形成されている。
2は、N+ 拡散層14を介して、そのトランジスタが形
成されているNウェル領域11と電気的に接続されてい
る。このことにより、各トランジスタの基板部となるN
ウェル領域11は、各トランジスタのソース電位に固定
され、基板効果が防止される。また、前段のトランジス
タのソースは後段のトランジスタのドレインと接続され
ている。
12とNウェル領域11との間に形成されるPN接合
が、図5(I)又は(IV)の状態の時に、順方向バイア
スされ、このPN接合を通じて、基板部のNウェル領域
11からN+ 拡散層14を介し、ノードNA →NB 、N
B →ND の電荷の受け渡しを行うことができる。この場
合には、MOSトランジスタのしきい値電圧Vt とは独
立したPN接合の順接合バイアス電圧VF (通常0.7
V程度)の電位差を昇圧に利用することになり、前述の
(1)(2)式のVt の代わりにVF を使うことにな
る。このPN接合の順接合バイアス電圧VF は基板効果
の影響を受けないので、昇圧回路の段数が増えても基板
効果による昇圧能力の低下を生じない昇圧回路を実現す
ることができる。
トラップ回路BS1 の動作を説明する。
→Vddに変化した時、φ2Aの電位は、最初は、0V→V
dd−Vt (Vt :トランジスタQ14のしきい値電圧)に
変化する。トランジスタQ14のVt は例えば0.1Vで
あり、Vdd=1V、CLK2=0V→1Vの時のφ2Aの
初期電位は例えば0.7V(トランジスタQ14のVtは
バックバイアス効果により0.2V程度上昇する。)に
なる。同時に、インバータIV15は、入力電圧φ2Aが論
理しきい値電圧(通常、Vdd/2程度)を越えた時に反
転動作をし、ノードN20は、Vdd→0Vとなる。これに
より、トランジスタQ15がオン状態となる。
スC13の作用により、ノードN17の電位は、クロックC
LK2 やノードN20に対し所定の遅延時間をもってVdd
→0Vへと変化する。従って、トランジスタQ16は、当
初オン状態であったものが、所定の遅延時間経過後、オ
フ状態となる。所定の遅延時間の間は、トランジスタQ
15及びQ16の両方がオン状態であるが、トランジスタQ
16のオン抵抗をトランジスタQ15のオン抵抗に比べ充分
に小さく設定することにより、ノードN18の電位は、所
定の遅延時間の間は、約0Vである。即ち、所定の遅延
時間経過後、ノードN18の電位は、約0V→Vddへと変
化する。
と変化すると同時に、キャパシタンスC12の作用によ
り、φ2Aの電位は2Vdd−Vt となり、Vddよりも大き
な電圧を得ることができる。例えば、Vdd=1Vの場
合、φ2A=1.7Vの電圧値となる。
く同様である。
を夫々ブートストラップ回路BS1、BS2 に通すこと
により、電源電圧Vddよりも大きな振幅を有するクロッ
ク信号φ2A、φ2Bを得ることができる。
導体昇圧回路では、図1のMOSトランジスタQ1 、Q
3 、Q5 、Q7 、…、Q9 の基板部を互いに電気的に絶
縁分離するとともに、夫々の基板部をソース端子N3 、
N5 、N7 、N11、…、N12に電気的に接続することに
より、基板効果によるしきい値電圧Vt の増大を防止し
ている。従って、昇圧回路の段数nに比例して増大する
出力電圧VPOUTを得ることができ、従来よりも昇圧能力
の高い半導体昇圧回路を提供することができる。
に、各トランジスタが形成されるNウェル領域11を分
離して形成するとともに、各Nウェル領域11のN+ 不
純物領域14と各トランジスタのソース側のP+ 不純物
領域12とを電気的に接続すればよく、従来のような各
トランジスタのしきい値電圧を異ならせるための工程が
必要ないので、製造工程がそれ程増大することはない。
子と電気的に接続することにより、各トランジスタのソ
ースとドレインとの間には、ドレインと基板部との境界
に形成されるPN接合が並列に接続された構造となる。
そして、昇圧回路における次段への電荷の送り出し時に
おいて、このPN接合をオン状態とすることにより、各
トランジスタの基板部の電位をPN接合の順接合バイア
ス電圧VF (通常0.7V程度)の電位差に固定でき、
このことによっても基板効果の影響が抑制できる。
M1 、M3 のゲート端子NC 、NEには、ドレイン端子
NA 、NB に入力されるクロック信号φ1A、φ1Bとは独
立のクロック信号φ2A、φ2Bを入力して、各トランジス
タM1 、M3 のソースとドレインの間に電位差が発生し
ないようにしてトランジスタをオン状態とさせることが
できるので、昇圧回路における次段への電荷の送り出し
時において、ソースとドレインの間の電位差分の電圧降
下が起こらないような電荷の送り出しが可能となる。こ
のため、(1)式において、しきい値電圧Vt を0とお
くことができるので、従来回路に比べて効率よく昇圧で
き、昇圧回路の段数n及び電源電圧Vddが従来回路と同
一の場合でも、より高い出力電圧VPOUTを得ることがで
きる。また、出力電圧VPOUTが同じでよい場合には、本
実施例の昇圧回路の方がより大きな負荷電流IOUT をと
れる。
回路では、クロック信号φ2A、φ2Bをブートストラップ
回路BS1 、BS2 により電源電圧Vddよりも大きな振
幅に昇圧することにより、縦列接続されたMOSトラン
ジスタQ1 、Q3 、Q5 、Q7 、…、Q9 のゲート電圧
を従来より高くできる。このため、基板効果によってし
きい値電圧Vt が増大しても、MOSトランジスタQ
1 、Q3 、Q5 、Q7 、…、Q9 を正常にオンさせるこ
とができるので、半導体昇圧回路の段数nに比例して大
きくなる出力電圧VPOUTを得ることができる。
発明実施例の回路と従来の回路との出力電圧を比較して
示すグラフである。この図9からわかるように、本発明
実施例の回路では、同じ段数の場合、従来の回路よりも
高い出力電圧を得ることができる。また、この図9か
ら、同じ出力電圧を得るために、本発明実施例の回路で
は、従来の回路よりも昇圧段数が少なくてよいこともわ
かる。
は、電源電圧Vddよりも大きな振幅に昇圧したクロック
信号φ2A、φ2BによってMOSトランジスタQ1 、Q
3 、Q5、Q7 、…、Q9 を駆動することにより、極め
て低い電源電圧値(例えば、Vdd=0.7〜1.0V)
においてもMOSトランジスタQ1 、Q3 、Q5 、Q
7 、…、Q9 を充分にオン状態にすることができる。
源電圧は、昇圧回路を構成するPMOSトランジスタQ
1 、Q3 、Q5 、Q7 、…、Q9 のしきい値電圧Vt に
より決定されるが、仮にクロック信号φ2A、φ2Bの振幅
Vφ2 が電源電圧Vddに等しい場合、Vddが1V以下に
なると、図4(c)に示したノードNc の(II)におけ
る電圧降下がPMOSトランジスタQ1 、Q3 、Q5 、
Q7 、…、Q9 のしきい値電圧Vt (例えば、−0.6
V)に届かず、PMOSトランジスタQ1 、Q3 、Q
5 、Q7 、…、Q9 を充分にオンさせることができなく
なる。そこで、本実施例のように、クロック信号φ2A、
φ2Bの振幅Vφ2 をブートストラップ回路BS1 、BS
2 によって電源電圧Vddよりも大きくなるように昇圧す
ることにより、Vdd=0.7〜1.0Vという極めて低
い電源電圧値においても安定的に昇圧動作を行うことが
できる。また、PMOSトランジスタQ1 、Q3 、Q
5 、Q7 、…、Q9 を充分にオンさせることができるた
め、昇圧回路の駆動能力の低下をも防止することができ
る。
Vddと最大出力電圧VPOUTとの関係を本発明実施例の回
路と従来の回路とで比較して示すグラフである。従来回
路の場合は、VddがVt0より大きくなっても、VPOUTの
増大に伴い基板効果によるVt の増大があるため、図8
のような特性を示す。一方、本発明実施例の回路におい
て、Vφ1 =Vφ2 =Vφ=Vddとした場合で且つ寄生
容量が完全に無視できる場合、例えばC/(C+Cs )
=1である場合には、Vdd=Vφ=Vt0以上であれば、
段数nにのみ依存する昇圧が行える。しかしながら、実
際には、寄生容量は完全には無視できず、例えばC/
(C+Cs )=0.9程度となるため、Vφ=Vddの場
合は、Vdd≧1.1Vt0以上でなければ昇圧は行えな
い。更に、MOSトランジスタは、ゲート−ソース間電
圧がVt0を少し越えた程度では、ソース−ドレイン間抵
抗が高いため、昇圧回路の駆動能力は低いものとなる。
例えばVφ2 =1.7Vddとできるため、寄生容量が存
在しても、MOSトランジスタが充分にオンできるだけ
のゲート−ソース間電圧を供給することができる。この
結果、図8に示すような特性を示す。
基板部が互いに電気的に絶縁分離されるとともに、その
基板部をMOSトランジスタのソース端子と電気的に接
続しているため、基板効果を防止することができて、高
い昇圧能力を得ることができる。
クロック信号により各段のMOSトランジスタを駆動す
るので、低い電源電圧でも昇圧を行うことができる。
従来に比べて昇圧回路の段数を減少することができる。
を示す回路図である。
する2段の構成を示す回路図である。
ックタイミングを示す波形図である。
ードの電圧波形を示す波形図である。
を説明するための概念図である。
構造を示す概略断面図である。
フである。
関係を示すグラフである。
る。
を示す波形図である。
タ Q12、Q13 NチャネルMOSトランジスタ C1 〜C15、CA1〜CA3、CB1、CB2 キャパシタンス Vdd 電源電圧 Vpout 出力電圧 φ1A、φ1B、φ2A、φ2B、 クロック信号 N0 〜N26、NA 〜ND ノード ND11、ND12 2入力NAND回路 IV11〜IV17 インバータ回路 BS1 、BS2 ブートストラップ回路 10 P型シリコン基板 11 Nウェル領域 12 P+ 不純物領域 14 N+ 不純物領域 15 ゲート酸化膜 16 多結晶シリコン層
Claims (4)
- 【請求項1】 各段が、第1のMOSトランジスタと、
前記第1のMOSトランジスタのドレイン端子に一端が
接続された第1のキャパシタンスと、前記第1のMOS
トランジスタのゲート端子に一端が接続された第2のキ
ャパシタンスとを備え、 前記第1のMOSトランジスタが縦列接続されることに
よって各段が接続されており、 各段における前記第1のMOSトランジスタのソース端
子と基板部とが互いに電気的に接続されるとともに、前
記基板部が他段の前記第1のMOSトランジスタの基板
部と電気的に絶縁されており、 前記第1のキャパシタンスの他端に第1のクロック信号
を入力する第1のクロック信号形成手段と、前記第2の
キャパシタンスの他端に、電源電圧よりも大きい振幅を
有する第2のクロック信号を入力する第2のクロック信
号形成手段とを有することを特徴とする半導体昇圧回
路。 - 【請求項2】 前記第1のMOSトランジスタがN型ウ
ェル領域に形成されたPチャネルMOSトランジスタで
あり、前記N型ウェル領域が各段毎に電気的に絶縁分離
されていることを特徴とする請求項1に記載の半導体昇
圧回路。 - 【請求項3】 各段において、前記第1のMOSトラン
ジスタのゲート端子とソース端子とが第2のMOSトラ
ンジスタを介して互いに接続されており、前記第2のM
OSトランジスタのゲート端子が前記第1のキャパシタ
ンスの前記一端に接続されていることを特徴とする請求
項1又は2に記載の半導体昇圧回路。 - 【請求項4】 前記第1のクロック信号が互いに逆位相
の一対のクロック信号からなり、これら一対のクロック
信号が、連続する2段の前記第1のキャパシタンスに夫
々入力されていることを特徴とする請求項1〜3のいず
れか1項に記載の半導体昇圧回路。
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14111394A JP3354713B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体昇圧回路 |
TW084103794A TW271011B (ja) | 1994-04-20 | 1995-04-18 | |
US08/423,089 US7102422B1 (en) | 1994-04-20 | 1995-04-18 | Semiconductor booster circuit having cascaded MOS transistors |
KR1019950009267A KR100221355B1 (ko) | 1994-04-20 | 1995-04-19 | 반도체 승압회로 |
EP01112098A EP1134879B1 (en) | 1994-04-20 | 1995-04-20 | Semiconductor booster circuit |
DE69536057T DE69536057D1 (de) | 1994-04-20 | 1995-04-20 | Halbleiterspannungserhöhungsschaltung |
EP02001960.0A EP1237266B1 (en) | 1994-04-20 | 1995-04-20 | Semiconductor booster circuit |
DE69529013T DE69529013T2 (de) | 1994-04-20 | 1995-04-20 | Halbleiter-Spannungserhöhungsschaltung |
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US10/060,346 US6603346B2 (en) | 1994-04-20 | 2002-02-01 | Semiconductor booster circuit having cascaded MOS transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP14111394A JP3354713B2 (ja) | 1994-05-31 | 1994-05-31 | 半導体昇圧回路 |
Publications (2)
Publication Number | Publication Date |
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JPH07327357A true JPH07327357A (ja) | 1995-12-12 |
JP3354713B2 JP3354713B2 (ja) | 2002-12-09 |
Family
ID=15284471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14111394A Expired - Lifetime JP3354713B2 (ja) | 1994-04-20 | 1994-05-31 | 半導体昇圧回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3354713B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6107863A (en) * | 1997-02-03 | 2000-08-22 | Matsushita Electric Industrial Co., Ltd. | Charge pump circuit and logic circuit |
US7495501B2 (en) | 2005-12-27 | 2009-02-24 | Semiconductor Energy Laboratory Co., Ltd. | Charge pump circuit and semiconductor device having the same |
-
1994
- 1994-05-31 JP JP14111394A patent/JP3354713B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US6107863A (en) * | 1997-02-03 | 2000-08-22 | Matsushita Electric Industrial Co., Ltd. | Charge pump circuit and logic circuit |
US7495501B2 (en) | 2005-12-27 | 2009-02-24 | Semiconductor Energy Laboratory Co., Ltd. | Charge pump circuit and semiconductor device having the same |
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Publication number | Publication date |
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JP3354713B2 (ja) | 2002-12-09 |
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