JPH07327357A

JPH07327357A - 半導体昇圧回路

Info

Publication number: JPH07327357A
Application number: JP14111394A
Authority: JP
Inventors: Kikuzo Sawada; 喜久三澤田
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1994-05-31
Filing date: 1994-05-31
Publication date: 1995-12-12
Anticipated expiration: 2017-12-09
Also published as: JP3354713B2

Abstract

(57)【要約】【目的】基板効果に起因した昇圧能力の低下を防止す
るとともに低電源電圧での駆動を可能とする。【構成】トランジスタＱ₁ 〜Ｑ₉ の基板部を互いに電
気的に分離し、それらの基板部を夫々のトランジスタＱ
₁ 〜Ｑ₉ のソース端子Ｎ₃ 〜Ｎ₁₂に接続して、各基板部
を各トランジスタＱ₁ 〜Ｑ₉ のソース電位に固定すると
ともに、ブートストラップ回路ＢＳ₁ 、ＢＳ₂ により電
源電圧Ｖ_ddよりも大きな振幅を持たせたクロック信号φ
_2A又はφ_2BによりトランジスタＱ₁ 〜Ｑ₉ を駆動する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、ＥＥＰＲＯＭ
(Electrically Erasable and ProgramableRead Only M
emory) やフラッシュメモリに用いられるチャージポン
プ回路等の半導体昇圧回路に関するものである。

【０００２】

【従来の技術】近年、ＥＥＰＲＯＭやフラッシュメモリ
などの半導体集積回路の単一５Ｖ電源化や単一３Ｖ電源
化に伴って、集積回路の内部で電圧の昇圧が行われるよ
うになってきており、このために、チャージポンプ回路
などの半導体昇圧回路が用いられている。

【０００３】図９に、従来の半導体昇圧回路の構成を示
す。

【０００４】図示の如く、ＮチャネルＭＯＳトランジス
タＱ₂₀〜Ｑ₂₄が縦列接続されてｎ段の昇圧回路を構成し
ている。各トランジスタＱ₂₀〜Ｑ₂₄のゲート端子はソー
ス端子に接続されており、また、夫々のソース端子Ｎ₂₀
〜Ｎ₂₄にはキャパシタンスＣ₂₀〜Ｃ₂₄を介してクロック
信号φ_A又はφ_Bが入力される。

【０００５】図１０に示すように、クロック信号φ_A、
φ_Bは互いに逆位相の信号であり、周期が１／ｆで振幅
はＶφである。このクロック信号φ_A、φ_Bは、図９に
示すクロック信号ＣＫを、ＮＡＮＤ回路ＮＤ₁ 、ＮＤ₂
及びインバータ回路ＩＶ₁ 〜ＩＶ₃ に通して得ており、
クロック信号φ_A、φ_Bの振幅Ｖφは電源電圧Ｖ_ddと等
しい。なお、図９において、Ｇは接地端子である。

【０００６】図９に示すように、この半導体昇圧回路で
は、入力信号として電源電圧Ｖ_ddがトランジスタＱ₂₅の
ソース端子Ｎ₂₇から入力され、出力信号として出力電圧
Ｖ_POUTが出力端子Ｎ₂₆から出力される。

【０００７】このような半導体昇圧回路の出力電圧Ｖ
_POUTは、例えば "Analysis and Modeling of On-Chip H
igh-voltage Generator Circuits for Use in EEPROM C
ircuits" (IEEE JOURNAL OF SOLID-STATE CIRCUITS, vo
l.24, No.5, OCTOBER 1989) に記載されているように、
以下に示すような式で表される。Ｖ_POUT＝Ｖ_in−Ｖ_t＋ｎ〔Ｖφ・Ｃ／( Ｃ＋Ｃ_s) −Ｖ_t −Ｉ_OUT／ｆ( Ｃ＋Ｃ_s) 〕 …（１）Ｖ_t＝Ｖ_tO＋Ｋ₂ ・〔( Ｖ_bs＋２φ_f)^1/2−( ２φ_f)^1/2〕 …（２）ここで、Ｖ_in ：昇圧回路の入力電圧Ｖφ ：クロックの振幅電圧ｆ：クロック周波数Ｃ：クロック信号へのカップリング容量Ｃ_s ：昇圧回路の各段での寄生容量ｎ：昇圧回路の段数Ｖ_POUT：昇圧回路の最終段での出力電圧Ｉ_OUT：出力段での負荷電流Ｖ_tO ：基板バイアスがない時のしきい値電圧Ｖ_bs ：基板バイアス電圧（ソースと基板又はウェルと
の電位差） φ_f ：フェルミポテンシャルＫ₂ ：基板バイアス係数

【０００８】（１）式から、出力電圧Ｖ_POUTは負荷電流
Ｉ_OUTが０で、Ｃ／( Ｃ＋Ｃ_s) ≒１の場合は、（Ｖφ
−Ｖ_t）と昇圧回路の段数ｎとに比例して大きくなるこ
とがわかる。図９に示す従来の昇圧回路においては、ク
ロックの振幅電圧Ｖφは電源電圧Ｖ_ddに等しいので、出
力電圧Ｖ_POUTは（Ｖ_dd−Ｖ_t）の値と昇圧回路の段数ｎ
とに比例して大きくなる。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
昇圧回路においては、出力電圧Ｖ_POUTが大きくなるに従
って、基板効果により、各トランジスタＱ₂₀〜Ｑ₂₄のし
きい値電圧Ｖ_tが（２）式に示すように大きくなるとい
う現象が生じる。

【００１０】このため、昇圧回路をディスクリートに構
成して基板効果が発生しないようにした場合には、出力
電圧Ｖ_POUTは昇圧回路の段数ｎに比例して大きくなるの
であるが、各トランジスタＱ₂₀〜Ｑ₂₄を集積化して同一
基板上に形成した場合には、基板効果が発生するため、
（Ｖ_dd−Ｖ_t）の値は昇圧回路の段数ｎが大きくなると
小さくなってしまう。

【００１１】この結果、図７に示すように、従来回路で
は、昇圧回路の段数ｎが大きくなるに従い、出力電圧Ｖ
_POUTは、基板効果がない場合に得られる値よりも減少
し、（Ｖ_dd−Ｖ_t）の値が０となったところで出力電圧
Ｖ_POUTは飽和してしまう。このことは、昇圧回路の段数
ｎをいくら大きくしても、得られる出力電圧Ｖ_POUTには
限界があることを示している。図８に、昇圧回路の段数
ｎを無限大とした場合の電源電圧Ｖ_ddと最大出力電圧と
の関係を示す。昇圧回路の段数ｎを無限大とした場合、
基板効果がない場合には、得られる出力電圧Ｖ_POUTは理
論上無限大となるが、基板効果がある場合には、電源電
圧Ｖ_ddによって決まる或る値までしか得られない。即
ち、従来の昇圧回路では、電源電圧Ｖ_ddが低い場合は、
昇圧回路の段数ｎをどのような値に設定しても、所望の
出力電圧Ｖ_POUTを得ることができないという問題があっ
た。

【００１２】例えば、図９に示す従来の昇圧回路におい
て、電源電圧Ｖ_ddが２．５Ｖ、基板効果がないとした時
のしきい値電圧Ｖ_tOが０．６Ｖ（基板バイアスが０Ｖ）
の場合、昇圧回路の段数ｎを２０段にした時に、出力電
圧Ｖ_POUTとして２０Ｖを得ることができたが、電源電圧
Ｖ_ddが２．０Ｖの時は、昇圧回路の段数ｎを１００段に
しても、出力電圧Ｖ_POUTとして１２Ｖしか得ることがで
きなかった。

【００１３】一方、特開昭６１−２５４０７８号公報に
は、基板効果の著しい後段側のＭＯＳトランジスタのし
きい値電圧Ｖ_tを前段側のＭＯＳトランジスタのしきい
値電圧Ｖ_tよりも低くすることにより、基板効果による
出力電圧の低下を改善したコックロフト型昇圧回路が開
示されている。

【００１４】しかしながら、この構成においても、基板
効果によるしきい値電圧Ｖ_tの上昇そのものは抑制でき
ず、例えば、電源電圧Ｖ_ddが半分程度になった場合（Ｖ
_dd＝１〜１．５Ｖ）には、昇圧回路の段数ｎをどのよう
な値に設定しても、所望の出力電圧Ｖ_POUTを得ることが
できない。また、ＭＯＳトランジスタのしきい値電圧Ｖ
_tを複数設定するために例えば余分なフォトマスク及び
イオン注入の工程を追加する必要があり、製造工程が複
雑になるという欠点も有する。

【００１５】そこで、本発明の目的は、特に複雑な製造
工程を必要とせずに、電源電圧が低い場合でも所望の出
力電圧が得られる半導体昇圧回路を提供することであ
る。

【００１６】

【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体昇圧回路では、各段が、第１の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のドレイン端子に一端が接続された第１のキャパシタン
スと、前記第１のＭＯＳトランジスタのゲート端子に一
端が接続された第２のキャパシタンスとを備え、前記第
１のＭＯＳトランジスタが縦列接続されることによって
各段が接続されており、各段における前記第１のＭＯＳ
トランジスタのソース端子と基板部とが互いに電気的に
接続されるとともに、前記基板部が他段の前記第１のＭ
ＯＳトランジスタの基板部と電気的に絶縁されており、
前記第１のキャパシタンスの他端に第１のクロック信号
を入力する第１のクロック信号形成手段と、前記第２の
キャパシタンスの他端に、電源電圧よりも大きい振幅を
有する第２のクロック信号を入力する第２のクロック信
号形成手段とを有する。

【００１７】本発明の一態様では、前記第１のＭＯＳト
ランジスタがＮ型ウェル領域に形成されたＰチャネルＭ
ＯＳトランジスタであり、前記Ｎ型ウェル領域が各段毎
に電気的に絶縁分離されている。

【００１８】本発明の一態様では、各段において、前記
第１のＭＯＳトランジスタのゲート端子とソース端子と
が第２のＭＯＳトランジスタを介して互いに接続されて
おり、前記第２のＭＯＳトランジスタのゲート端子が前
記第１のキャパシタンスの前記一端に接続されている。

【００１９】本発明の一態様では、前記第１のクロック
信号が互いに逆位相の一対のクロック信号からなり、こ
れら一対のクロック信号が、連続する２段の前記第１の
キャパシタンスに夫々入力されている。

【００２０】

【作用】本発明においては、昇圧回路の各段を構成する
ＭＯＳトランジスタの基板部を他段のＭＯＳトランジス
タの基板部から電気的に絶縁分離するとともに、各段に
おいて、ＭＯＳトランジスタの基板部とソース端子とを
互いに電気的に接続することにより、ＭＯＳトランジス
タの基板部をソース電位に固定して、基板効果によるＭ
ＯＳトランジスタのしきい値電圧の上昇を抑制してい
る。

【００２１】また、本発明においては、各段において昇
圧動作を行うＭＯＳトランジスタのゲート電圧をソース
電圧やドレイン電圧とは別のクロック信号により制御
し、そのクロック信号の振幅を昇圧回路の入力電源電圧
よりも大きくすることにより、低電源電圧使用時におい
ても、そのＭＯＳトランジスタを充分にオン状態にする
ことができ、そのＭＯＳトランジスタのしきい値電圧に
起因する電圧降下分がなくなるので、昇圧能力が向上す
る。

【００２２】

【実施例】以下、本発明を実施例につき図１〜図８を参
照しながら説明する。

【００２３】図１に本発明の実施例による半導体昇圧回
路の構成を示す。

【００２４】同図に示すように、ｎ個のＰチャネルＭＯ
ＳトランジスタＱ₁ 、Ｑ₃ 、Ｑ₅ 、Ｑ₇ 、…、Ｑ₉ が縦
列接続されてｎ段の昇圧回路を構成している。各トラン
ジスタＱ₁ 、Ｑ₃ 、Ｑ₅ 、Ｑ₇ 、…、Ｑ₉ の基板部は互
いに電気的に分離されるとともに、それらの基板部は夫
々トランジスタＱ₁ 、Ｑ₃ 、Ｑ₅ 、Ｑ₇ 、…、Ｑ₉ のソ
ース端子に接続されている。そして、トランジスタＱ
₁ 、Ｑ₃ 、Ｑ₅ 、Ｑ₇ 、…、Ｑ₉ のドレイン端子（ノー
ドＮ₁ 、Ｎ₃ 、Ｎ₅ 、Ｎ₇ 、…、Ｎ₉ で示される。）に
夫々キャパシタンスＣ₁ 、Ｃ₃ 、Ｃ₅ 、Ｃ₇ 、…、Ｃ₉
を介して、図３に示すクロック信号φ_1B又はφ_1Aが入力
される。

【００２５】また、トランジスタＱ₁ 、Ｑ₃ 、Ｑ₅ 、Ｑ
₇ 、…、Ｑ₉ のゲート端子（ノードＮ₂ 、Ｎ₄ 、Ｎ₆ 、
Ｎ₈ 、…、Ｎ₁₀で示される。）には夫々キャパシタンス
Ｃ₂、Ｃ₄ 、Ｃ₆ 、Ｃ₈ 、…、Ｃ₁₀を介して、図３に示
すクロック信号φ_2A又はφ_2Bが入力される。

【００２６】また、各トランジスタＱ₁ 、Ｑ₃ 、Ｑ₅ 、
Ｑ₇ 、…、Ｑ₉ のゲート端子Ｎ₂ 、Ｎ₄ 、Ｎ₆ 、Ｎ₈ 、
…、Ｎ₁₀とソース端子（ノードＮ₃ 、Ｎ₅ 、Ｎ₇ 、
Ｎ₁₁、…、Ｎ₁₂で示される。）との間には、Ｐチャネル
ＭＯＳトランジスタＱ₂ 、Ｑ₄ 、Ｑ₆ 、Ｑ₈ 、…、Ｑ₁₀
が夫々接続され、これらのトランジスタＱ₂ 、Ｑ₄ 、Ｑ
₆、Ｑ₈ 、…、Ｑ₁₀のゲート端子はトランジスタＱ₁ 、
Ｑ₃ 、Ｑ₅ 、Ｑ₇ 、…、Ｑ₉ のドレイン端子Ｎ₁ 、Ｎ
₃ 、Ｎ₅ 、Ｎ₇ 、…、Ｎ₉ に夫々接続されている。

【００２７】本実施例の昇圧回路では、入力信号とし
て、電源電圧Ｖ_ddが、ＮチャネルＭＯＳトランジスタＱ
₁₂、Ｑ₁₃のソース端子（ノードＮ₀ で示される。）から
トランジスタＱ₁ 、Ｑ₃ のソース端子Ｎ₁ 、Ｎ₃ に夫々
入力され、出力信号として、出力電圧Ｖ_POUTが、Ｎチャ
ネルＭＯＳトランジスタＱ₁₁を介して出力端子（ノード
Ｎ₁₃で示される。）から出力される。図示の如く、トラ
ンジスタＱ₁₂、Ｑ₁₃のゲート端子は夫々ソース端子Ｎ₀
に接続されている。また、トランジスタＱ₁₁のソース端
子（ノードＮ₁₂で示される。）には、キャパシタンスＣ
₁₁を介して、図３に示すクロック信号φ_1Bが入力され
る。更に、トランジスタＱ₁₁のゲート端子はドレイン端
子（ノードＮ₁₃で示される。）に接続されている。

【００２８】図３に示すように、クロック信号φ_1A、φ
_1Bは互いに逆位相の信号である。このクロック信号
φ_1A、φ_1Bは、図１のクロック信号ＣＬＫ₁ をＮＡＮＤ
回路ＮＤ₁₁、ＮＤ₁₂及びインバータ回路ＩＶ₁₁、Ｉ
Ｖ₁₂、ＩＶ₁₃に通して得ており、通常はクロック信号φ
_1A、φ_1Bの振幅Ｖφ₁は電源電圧Ｖ_ddと等しくなってい
る。

【００２９】また、図３に示すように、クロック信号φ
_2A、φ_2Bは、対応するクロック信号φ_1A、φ_1Bが夫々オ
ンの期間内にオフとなる信号であり、このクロック信号
φ_2A、φ_2Bは、図１のクロック信号ＣＬＫ₂ 、ＣＬＫ₃
を夫々ブートストラップ回路ＢＳ₁ 、ＢＳ₂ に通すこと
により、図３に示すように、電源電圧Ｖ_ddより大きな振
幅Ｖφ₂を持たせたものである。

【００３０】図１に示すように、ブートストラップ回路
ＢＳ₁ は、ＭＯＳトランジスタＱ₁₄、Ｑ₁₅、Ｑ₁₆、イン
バータ回路ＩＶ₁₄、ＩＶ₁₅、キャパシタンスＣ₁₂、Ｃ₁₃
により構成されており、ブートストラップ回路ＢＳ₂
は、ＭＯＳトランジスタＱ₁₇、Ｑ₁₈、Ｑ₁₉、インバータ
回路ＩＶ₁₆、ＩＶ₁₇、キャパシタンスＣ₁₄、Ｃ₁₅により
構成されている。Ｎ₁₄〜Ｎ₂₆は夫々ノードを示す。

【００３１】次に、この実施例による半導体昇圧回路の
動作を図２〜図５を参照して説明する。

【００３２】図２は、図１の半導体昇圧回路の連続する
２段（第１段及び第２段）を示す回路図である。また、
図４は、図３に示す（Ｉ）〜（VI）の期間における図２
の回路のノードＮ_A〜Ｎ_Dでの電圧波形を示すものであ
る。更に、図５は、各期間（Ｉ）〜（VI）における図２
のトランジスタＭ₁ 〜Ｍ₄ の導通状態を説明するための
回路図である。

【００３３】まず、期間（Ｉ）においては、図３に示す
ように、クロック信号φ_1Aが接地電位０Ｖから電源電圧
Ｖ_ddになり、図２に示すトランジスタＭ₁ のドレイン端
子Ｎ_Aの電位は、図４（ａ）に示すように、電源電圧Ｖ
_ddの電圧分上昇する。

【００３４】また、クロック信号φ_1Bが電源電圧Ｖ_ddか
ら接地電位０Ｖになり、トランジスタＭ₁ のソース端子
Ｎ_Bの電位は、図４（ｂ）に示すように、電源電圧Ｖ_dd
の電圧分下降する。

【００３５】この時、トランジスタＭ₁ のソース端子Ｎ
_Bに接続されているキャパシタンスＣ_A2には、前段から
運ばれてきた電荷が蓄積されており、トランジスタＭ₁
のソース端子Ｎ_Bの電位は、このキャパシタンスＣ_A2に
蓄積されている電荷の電圧分だけ昇圧されている。

【００３６】また、トランジスタＭ₂ のゲート端子Ｎ_A
の電位はソース端子Ｎ_Bの電位よりも高くなり、トラン
ジスタＭ₂ は、図５（Ｉ）に示すように、オン状態から
オフ状態となる。

【００３７】そして、この時、後述するように、トラン
ジスタＭ₁ のドレイン端子Ｎ_Aとソース端子Ｎ_Bとの間
に形成されたＰＮ接合が順方向にバイアスされるので、
ソース端子Ｎ_Bに接続されたトランジスタＭ₁ の基板部
は、ドレイン端子Ｎ_Aの電位からＰＮ接合の順方向バイ
アス電圧を引いた電位に保持される。

【００３８】また、図４（ｃ）に示すように、トランジ
スタＭ₁ のゲート端子Ｎ_Cの電位はドレイン端子Ｎ_Aの
電位と同電位まで下降するが、トランジスタＭ₁ は、図
５（Ｉ）に示すように、オフ状態のままである。

【００３９】また、クロック信号φ_1Aが接地電位０Ｖか
ら電源電圧Ｖ_ddになるのに伴って、トランジスタＭ₃ の
ソース端子Ｎ_Dの電位は、図４（ｄ）に示すように、電
源電圧Ｖ_ddの電圧分上昇する。

【００４０】この時、キャパシタンスＣ_A3には、前段か
ら運ばれてきた電荷が蓄積されており、トランジスタＭ
₃ のソース端子Ｎ_Dの電位は、キャパシタンスＣ_A3に蓄
積されている電荷の電圧分だけ昇圧されている。

【００４１】また、クロック信号φ_1Bが電源電圧Ｖ_ddか
ら接地電位０Ｖになった時に、トランジスタＭ₄ のゲー
ト端子Ｎ_Bの電位は下降して、トランジスタＭ₄ がオフ
状態からオン状態となるので、トランジスタＭ₃ のゲー
ト端子Ｎ_Eの電位は、トランジスタＭ₃ のソース端子Ｎ
_Dの電位と同電位となる。この時、図５（Ｉ）に示すよ
うに、トランジスタＭ₃ はオフ状態のままである。

【００４２】次に、図２の期間（II）において、クロッ
ク信号φ_1Aが電源電圧Ｖ_ddであり、クロック信号φ_1Bが
接地電位０Ｖであり、クロック信号φ_2Aが電源電圧Ｖ_dd
から（Ｖ_dd−Ｖ_hh）（Ｖ_hh：昇圧電圧（電源電圧Ｖ_ddよ
りも大きな値、約１．７Ｖ））となるため、トランジス
タＭ₁ のゲート端子Ｎ_Cの電位は、図４（ｃ）に示すよ
うに、昇圧電圧Ｖ_hhの電圧分下降する。

【００４３】このため、図５（II）に示すように、トラ
ンジスタＭ₁ はオン状態となり、トランジスタＭ₁ のド
レイン端子Ｎ_Aからソース端子Ｎ_Bに、ドレイン端子Ｎ
_Aとソース端子Ｎ_Bとの電位が等しくなるまで電流が流
れる。

【００４４】即ち、キャパシタンスＣ_A1からキャパシタ
ンスＣ_A2に電荷の受け渡しが行われ、図４（ａ）に示す
ように、トランジスタＭ₁ のドレイン端子Ｎ_Aの電位は
下降し、図４（ｂ）に示すように、トランジスタＭ₁ の
ソース端子Ｎ_Bの電位は上昇する。

【００４５】また、トランジスタＭ₃ のソース端子Ｎ_D
についても、トランジスタＭ₁ のドレイン端子Ｎ_Aの場
合と同様となり、図４（ｄ）に示すように、ソース端子
Ｎ_Dの電位は下降する。

【００４６】この時、トランジスタＭ₁ をオン状態とす
るためのクロック信号φ_2Aは、キャパシタンスＣ_B1を介
して外部から供給され、トランジスタＭ₁ をオン状態と
した時のドレイン端子Ｎ_Aとソース端子Ｎ_Bとの間で電
圧降下は発生しないので、従来に比べて昇圧能力が向上
する。即ち、この状態は、前述の（１）式において、括
弧内のＶ_t＝０Ｖとみなした状態に当り、格段に効率よ
く昇圧を行うことができる。

【００４７】次に、期間(III) において、クロック信号
φ_2Aが（Ｖ_dd−Ｖ_hh）から電源電圧Ｖ_ddになり、トラン
ジスタＭ₁ のゲート端子Ｎ_Cの電位は、図４（ｃ）に示
すように、昇圧電圧Ｖ_hhの電圧分上昇する。

【００４８】このため、図５(III) に示すように、トラ
ンジスタＭ₁ はオフ状態となる。

【００４９】また、図４（ａ）（ｂ）（ｄ）に示すよう
に、トランジスタＭ₁ のドレイン端子Ｎ_A、ソース端子
Ｎ_B、トランジスタＭ₃ のソース端子Ｎ_Dの電位は変わ
らない。

【００５０】次に、期間（IV）において、クロック信号
φ_1Aが電源電圧Ｖ_ddから接地電位０Ｖになり、トランジ
スタＭ₁ のドレイン端子Ｎ_Aの電位は、電源電圧Ｖ_ddの
電圧分下降しようとするが、第１段においては、図１の
トランジスタＱ₁₂がオン状態となるため、図４（ａ）に
示すように、（Ｖ_dd−Ｖ_t）の電位となる。

【００５１】また、クロック信号φ_1Bが接地電位０Ｖか
ら電源電圧Ｖ_ddになり、トランジスタＭ₁ のソース端子
Ｎ_Bの電位は、図４（ｂ）に示すように、電源電圧Ｖ_dd
の電圧分上昇する。

【００５２】この時、キャパシタンスＣ_A2には、前段か
ら運ばれてきた電荷が蓄積されているので、トランジス
タＭ₁ のソース端子Ｎ_Bの電位は、キャパシタンスＣ_A2
に蓄積されている電荷の電圧分だけ昇圧されている。

【００５３】また、トランジスタＭ₂ のゲート端子Ｎ_A
の電位はソース端子Ｎ_Bの電位よりも低くなり、トラン
ジスタＭ₂ は、図５（IV）に示すように、オフ状態から
オン状態となる。

【００５４】このため、トランジスタＭ₁ のゲート端子
Ｎ_Cの電位は、図４（ｃ）に示すように、トランジスタ
Ｍ₁ のソース端子Ｎ_Bの電位と同電位となるまで上昇す
る。

【００５５】また、クロック信号φ_1Aが電源電圧Ｖ_ddか
ら接地電位０Ｖになるのに伴って、トランジスタＭ₃ の
ソース端子Ｎ_Dの電位は、図４（ｄ）に示すように、電
源電圧Ｖ_ddの電圧分下降する。

【００５６】この時、キャパシタンスＣ_A3には、前段か
ら運ばれてきた電荷が蓄積されており、ソース端子Ｎ_D
の電位は、キャパシタンスＣ_A3に蓄積されている電荷の
電圧分だけ昇圧されている。

【００５７】このため、トランジスタＭ₄ のドレイン端
子Ｎ_Bの電位はソース端子Ｎ_Dの電位よりも高くなり、
トランジスタＭ₄ は、図５（IV）に示すように、オン状
態からオフ状態となる。

【００５８】また、前述したトランジスタＭ₁ の場合と
同様、トランジスタＭ₃ のドレイン端子Ｎ_Bとソース端
子Ｎ_Dとの間に形成されたＰＮ接合が順方向にバイアス
されるので、ソース端子Ｎ_Dに接続されたトランジスタ
Ｍ₃ の基板部は、ドレイン端子Ｎ_Bの電位からＰＮ接合
の順方向バイアス電圧を引いた電圧に保持される。

【００５９】次に、期間（Ｖ）において、クロック信号
φ_2Bが電源電圧Ｖ_ddから（Ｖ_dd−Ｖ_hh）になり、トラン
ジスタＭ₃ のゲート端子Ｎ_Eの電位は、昇圧電圧Ｖ_hhの
電圧分下降する。

【００６０】このため、図５（Ｖ）に示すように、トラ
ンジスタＭ₃ はオン状態となり、トランジスタＭ₃ のド
レイン端子Ｎ_Bからソース端子Ｎ_Dに、ドレイン端子Ｎ
_Bとソース端子Ｎ_Dの電位が等しくなるまで電流が流れ
る。

【００６１】即ち、キャパシタンスＣ_A2からキャパシタ
ンスＣ_A3に電荷の受け渡しが行われ、図４（ｂ）に示す
ように、トランジスタＭ₃ のドレイン端子Ｎ_Bの電位は
下降し、図４（ｄ）に示すように、トランジスタＭ₃ の
ソース端子Ｎ_Dの電位は上昇する。

【００６２】また、トランジスタＭ₂ はオン状態のまま
であり、トランジスタＭ₁ のゲート端子Ｎ_Cとトランジ
スタＭ₃ のドレイン端子Ｎ_Bは同電位であるので、図４
（ｃ）に示すように、トランジスタＭ₁ のゲート端子Ｎ
_Cの電位は下降する。

【００６３】この時、トランジスタＭ₃ をオン状態とす
るためのクロック信号φ_2Bは、キャパシタンスＣ_B2を介
して外部から供給され、トランジスタＭ₃ をオン状態と
した時のドレイン端子Ｎ_Bとソース端子Ｎ_Dとの間で電
圧降下は発生しないので、従来に比べて昇圧能力が向上
する。

【００６４】次に、期間(VI)において、クロック信号φ
_2Bが（Ｖ_dd−Ｖ_hh）から電源電圧Ｖ_ddになり、トランジ
スタＭ₃ のゲート端子Ｎ_Eの電位は、昇圧電圧Ｖ_hhの電
圧分上昇する。

【００６５】このため、図５(VI)に示すように、トラン
ジスタＭ₃ はオフ状態となる。

【００６６】また、図４（ａ）〜（ｄ）に示すように、
ノードＮ_A〜Ｎ_Dの電位は変わらない。

【００６７】以上に説明した動作において、各トランジ
スタＭ₁ 、Ｍ₃ のソース端子は後段に行くほど昇圧され
るので、本来であれば、基板効果が発生して、前述の
（２）式に示すように、各トランジスタＭ₁ 、Ｍ₃ のし
きい値電圧Ｖ_tは上昇しようとする。しかしながら、本
実施例においては、図２に示すように、各トランジスタ
Ｍ₁ 、Ｍ₃ の基板部をソース端子に接続しているので、
基板効果が発生することがなく、前段から後段への電荷
の受け渡しが効率よく行われる。

【００６８】図６は、図２のトランジスタＭ₁ 、Ｍ₃ の
部分の素子構造を示すための概略断面図である。

【００６９】同図に示すように、Ｐ型シリコン基板１０
に互いに絶縁されたＮウェル領域１１が夫々形成され、
各Ｎウェル領域１１には、ゲート酸化膜１５を介して形
成された多結晶シリコン層１６をゲート電極として有
し、Ｐ⁺拡散層１２をソース／ドレインとして有するＭ
ＯＳトランジスタが形成されている。

【００７０】各トランジスタのソース側のＰ⁺拡散層１
２は、Ｎ⁺拡散層１４を介して、そのトランジスタが形
成されているＮウェル領域１１と電気的に接続されてい
る。このことにより、各トランジスタの基板部となるＮ
ウェル領域１１は、各トランジスタのソース電位に固定
され、基板効果が防止される。また、前段のトランジス
タのソースは後段のトランジスタのドレインと接続され
ている。

【００７１】各トランジスタのドレイン側のＰ⁺拡散層
１２とＮウェル領域１１との間に形成されるＰＮ接合
が、図５（Ｉ）又は（IV）の状態の時に、順方向バイア
スされ、このＰＮ接合を通じて、基板部のＮウェル領域
１１からＮ⁺拡散層１４を介し、ノードＮ_A→Ｎ_B、Ｎ
_B→Ｎ_Dの電荷の受け渡しを行うことができる。この場
合には、ＭＯＳトランジスタのしきい値電圧Ｖ_tとは独
立したＰＮ接合の順接合バイアス電圧Ｖ_F（通常０．７
Ｖ程度）の電位差を昇圧に利用することになり、前述の
（１）（２）式のＶ_tの代わりにＶ_Fを使うことにな
る。このＰＮ接合の順接合バイアス電圧Ｖ_Fは基板効果
の影響を受けないので、昇圧回路の段数が増えても基板
効果による昇圧能力の低下を生じない昇圧回路を実現す
ることができる。

【００７２】次に、図１及び図３を参照して、ブートス
トラップ回路ＢＳ₁の動作を説明する。

【００７３】まず、図１に示すクロックＣＬＫ₂が０Ｖ
→Ｖ_ddに変化した時、φ_2Aの電位は、最初は、０Ｖ→Ｖ
_dd−Ｖ_t（Ｖ_t：トランジスタＱ₁₄のしきい値電圧）に
変化する。トランジスタＱ₁₄のＶ_tは例えば０．１Ｖで
あり、Ｖ_dd＝１Ｖ、ＣＬＫ₂＝０Ｖ→１Ｖの時のφ_2Aの
初期電位は例えば０．７Ｖ（トランジスタＱ₁₄のＶ_tは
バックバイアス効果により０．２Ｖ程度上昇する。）に
なる。同時に、インバータＩＶ₁₅は、入力電圧φ_2Aが論
理しきい値電圧（通常、Ｖ_dd／２程度）を越えた時に反
転動作をし、ノードＮ₂₀は、Ｖ_dd→０Ｖとなる。これに
より、トランジスタＱ₁₅がオン状態となる。

【００７４】次に、インバータＩＶ₁₄及びキャパシタン
スＣ₁₃の作用により、ノードＮ₁₇の電位は、クロックＣ
ＬＫ₂やノードＮ₂₀に対し所定の遅延時間をもってＶ_dd
→０Ｖへと変化する。従って、トランジスタＱ₁₆は、当
初オン状態であったものが、所定の遅延時間経過後、オ
フ状態となる。所定の遅延時間の間は、トランジスタＱ
₁₅及びＱ₁₆の両方がオン状態であるが、トランジスタＱ
₁₆のオン抵抗をトランジスタＱ₁₅のオン抵抗に比べ充分
に小さく設定することにより、ノードＮ₁₈の電位は、所
定の遅延時間の間は、約０Ｖである。即ち、所定の遅延
時間経過後、ノードＮ₁₈の電位は、約０Ｖ→Ｖ_ddへと変
化する。

【００７５】次に、ノードＮ₁₈の電位が約０Ｖ→Ｖ_ddへ
と変化すると同時に、キャパシタンスＣ₁₂の作用によ
り、φ_2Aの電位は２Ｖ_dd−Ｖ_tとなり、Ｖ_ddよりも大き
な電圧を得ることができる。例えば、Ｖ_dd＝１Ｖの場
合、φ_2A＝１．７Ｖの電圧値となる。

【００７６】ブートストラップ回路ＢＳ₂についても全
く同様である。

【００７７】従って、クロック信号ＣＬＫ₂、ＣＬＫ₃
を夫々ブートストラップ回路ＢＳ₁、ＢＳ₂に通すこと
により、電源電圧Ｖ_ddよりも大きな振幅を有するクロッ
ク信号φ_2A、φ_2Bを得ることができる。

【００７８】以上に説明したように、本実施例による半
導体昇圧回路では、図１のＭＯＳトランジスタＱ₁ 、Ｑ
₃ 、Ｑ₅ 、Ｑ₇ 、…、Ｑ₉ の基板部を互いに電気的に絶
縁分離するとともに、夫々の基板部をソース端子Ｎ₃ 、
Ｎ₅ 、Ｎ₇ 、Ｎ₁₁、…、Ｎ₁₂に電気的に接続することに
より、基板効果によるしきい値電圧Ｖ_tの増大を防止し
ている。従って、昇圧回路の段数ｎに比例して増大する
出力電圧Ｖ_POUTを得ることができ、従来よりも昇圧能力
の高い半導体昇圧回路を提供することができる。

【００７９】また、本実施例の構成は、図６に示すよう
に、各トランジスタが形成されるＮウェル領域１１を分
離して形成するとともに、各Ｎウェル領域１１のＮ⁺不
純物領域１４と各トランジスタのソース側のＰ⁺不純物
領域１２とを電気的に接続すればよく、従来のような各
トランジスタのしきい値電圧を異ならせるための工程が
必要ないので、製造工程がそれ程増大することはない。

【００８０】更に、各トランジスタの基板部をソース端
子と電気的に接続することにより、各トランジスタのソ
ースとドレインとの間には、ドレインと基板部との境界
に形成されるＰＮ接合が並列に接続された構造となる。
そして、昇圧回路における次段への電荷の送り出し時に
おいて、このＰＮ接合をオン状態とすることにより、各
トランジスタの基板部の電位をＰＮ接合の順接合バイア
ス電圧Ｖ_F（通常０．７Ｖ程度）の電位差に固定でき、
このことによっても基板効果の影響が抑制できる。

【００８１】更に、図５に示すように、各トランジスタ
Ｍ₁ 、Ｍ₃ のゲート端子Ｎ_C、Ｎ_Eには、ドレイン端子
Ｎ_A、Ｎ_Bに入力されるクロック信号φ_1A、φ_1Bとは独
立のクロック信号φ_2A、φ_2Bを入力して、各トランジス
タＭ₁ 、Ｍ₃ のソースとドレインの間に電位差が発生し
ないようにしてトランジスタをオン状態とさせることが
できるので、昇圧回路における次段への電荷の送り出し
時において、ソースとドレインの間の電位差分の電圧降
下が起こらないような電荷の送り出しが可能となる。こ
のため、（１）式において、しきい値電圧Ｖ_tを０とお
くことができるので、従来回路に比べて効率よく昇圧で
き、昇圧回路の段数ｎ及び電源電圧Ｖ_ddが従来回路と同
一の場合でも、より高い出力電圧Ｖ_POUTを得ることがで
きる。また、出力電圧Ｖ_POUTが同じでよい場合には、本
実施例の昇圧回路の方がより大きな負荷電流Ｉ_OUTをと
れる。

【００８２】更に、その際、本実施例による半導体昇圧
回路では、クロック信号φ_2A、φ_2Bをブートストラップ
回路ＢＳ₁、ＢＳ₂により電源電圧Ｖ_ddよりも大きな振
幅に昇圧することにより、縦列接続されたＭＯＳトラン
ジスタＱ₁ 、Ｑ₃ 、Ｑ₅ 、Ｑ₇ 、…、Ｑ₉ のゲート電圧
を従来より高くできる。このため、基板効果によってし
きい値電圧Ｖ_tが増大しても、ＭＯＳトランジスタＱ
₁ 、Ｑ₃ 、Ｑ₅ 、Ｑ₇ 、…、Ｑ₉ を正常にオンさせるこ
とができるので、半導体昇圧回路の段数ｎに比例して大
きくなる出力電圧Ｖ_POUTを得ることができる。

【００８３】図９は、昇圧回路の段数を増やした時の本
発明実施例の回路と従来の回路との出力電圧を比較して
示すグラフである。この図９からわかるように、本発明
実施例の回路では、同じ段数の場合、従来の回路よりも
高い出力電圧を得ることができる。また、この図９か
ら、同じ出力電圧を得るために、本発明実施例の回路で
は、従来の回路よりも昇圧段数が少なくてよいこともわ
かる。

【００８４】また、本実施例による半導体昇圧回路で
は、電源電圧Ｖ_ddよりも大きな振幅に昇圧したクロック
信号φ_2A、φ_2BによってＭＯＳトランジスタＱ₁ 、Ｑ
₃ 、Ｑ₅、Ｑ₇ 、…、Ｑ₉ を駆動することにより、極め
て低い電源電圧値（例えば、Ｖ_dd＝０．７〜１．０Ｖ）
においてもＭＯＳトランジスタＱ₁ 、Ｑ₃ 、Ｑ₅ 、Ｑ
₇ 、…、Ｑ₉ を充分にオン状態にすることができる。

【００８５】本実施例において、昇圧が可能な最低の電
源電圧は、昇圧回路を構成するＰＭＯＳトランジスタＱ
₁ 、Ｑ₃ 、Ｑ₅ 、Ｑ₇ 、…、Ｑ₉ のしきい値電圧Ｖ_tに
より決定されるが、仮にクロック信号φ_2A、φ_2Bの振幅
Ｖφ₂が電源電圧Ｖ_ddに等しい場合、Ｖ_ddが１Ｖ以下に
なると、図４（ｃ）に示したノードＮ_cの（II）におけ
る電圧降下がＰＭＯＳトランジスタＱ₁ 、Ｑ₃ 、Ｑ₅ 、
Ｑ₇ 、…、Ｑ₉ のしきい値電圧Ｖ_t（例えば、−０．６
Ｖ）に届かず、ＰＭＯＳトランジスタＱ₁ 、Ｑ₃ 、Ｑ
₅ 、Ｑ₇ 、…、Ｑ₉ を充分にオンさせることができなく
なる。そこで、本実施例のように、クロック信号φ_2A、
φ_2Bの振幅Ｖφ₂をブートストラップ回路ＢＳ₁、ＢＳ
₂によって電源電圧Ｖ_ddよりも大きくなるように昇圧す
ることにより、Ｖ_dd＝０．７〜１．０Ｖという極めて低
い電源電圧値においても安定的に昇圧動作を行うことが
できる。また、ＰＭＯＳトランジスタＱ₁ 、Ｑ₃ 、Ｑ
₅ 、Ｑ₇ 、…、Ｑ₉ を充分にオンさせることができるた
め、昇圧回路の駆動能力の低下をも防止することができ
る。

【００８６】図８は、段数を無限大とした時の電源電圧
Ｖ_ddと最大出力電圧Ｖ_POUTとの関係を本発明実施例の回
路と従来の回路とで比較して示すグラフである。従来回
路の場合は、Ｖ_ddがＶ_t0より大きくなっても、Ｖ_POUTの
増大に伴い基板効果によるＶ_tの増大があるため、図８
のような特性を示す。一方、本発明実施例の回路におい
て、Ｖφ₁＝Ｖφ₂＝Ｖφ＝Ｖ_ddとした場合で且つ寄生
容量が完全に無視できる場合、例えばＣ／（Ｃ＋Ｃ_s）
＝１である場合には、Ｖ_dd＝Ｖφ＝Ｖ_t0以上であれば、
段数ｎにのみ依存する昇圧が行える。しかしながら、実
際には、寄生容量は完全には無視できず、例えばＣ／
（Ｃ＋Ｃ_s）＝０．９程度となるため、Ｖφ＝Ｖ_ddの場
合は、Ｖ_dd≧１．１Ｖ_t0以上でなければ昇圧は行えな
い。更に、ＭＯＳトランジスタは、ゲート−ソース間電
圧がＶ_t0を少し越えた程度では、ソース−ドレイン間抵
抗が高いため、昇圧回路の駆動能力は低いものとなる。

【００８７】これらに対し、本発明実施例の構成では、
例えばＶφ₂＝１．７Ｖ_ddとできるため、寄生容量が存
在しても、ＭＯＳトランジスタが充分にオンできるだけ
のゲート−ソース間電圧を供給することができる。この
結果、図８に示すような特性を示す。

【００８８】

【発明の効果】本発明によれば、ＭＯＳトランジスタの
基板部が互いに電気的に絶縁分離されるとともに、その
基板部をＭＯＳトランジスタのソース端子と電気的に接
続しているため、基板効果を防止することができて、高
い昇圧能力を得ることができる。

【００８９】また、電源電圧よりも大きな振幅を有する
クロック信号により各段のＭＯＳトランジスタを駆動す
るので、低い電源電圧でも昇圧を行うことができる。

【００９０】更に、複雑な製造工程も必要がない。

【００９１】更に、従来と同一の昇圧能力を得る場合、
従来に比べて昇圧回路の段数を減少することができる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体昇圧回路の構成
を示す回路図である。

【図２】本発明の一実施例による半導体昇圧回路の連続
する２段の構成を示す回路図である。

【図３】本発明の一実施例による半導体昇圧回路のクロ
ックタイミングを示す波形図である。

【図４】本発明の一実施例による半導体昇圧回路の各ノ
ードの電圧波形を示す波形図である。

【図５】本発明の一実施例による半導体昇圧回路の動作
を説明するための概念図である。

【図６】本発明の一実施例による半導体昇圧回路の素子
構造を示す概略断面図である。

【図７】昇圧回路の段数と出力電圧との関係を示すグラ
フである。

【図８】段数ｎ＝∞の時の電源電圧と最大出力電圧との
関係を示すグラフである。

【図９】従来の半導体昇圧回路の構成を示す回路図であ
る。

【図１０】従来の半導体昇圧回路のクロックタイミング
を示す波形図である。

【符号の説明】

Ｑ₁ 〜Ｑ₁₁、Ｍ₁ 〜Ｍ₄ ＰチャネルＭＯＳトランジス
タＱ₁₂、Ｑ₁₃ ＮチャネルＭＯＳトランジスタＣ₁ 〜Ｃ₁₅、Ｃ_A1〜Ｃ_A3、Ｃ_B1、Ｃ_B2 キャパシタンスＶ_dd 電源電圧Ｖ_pout 出力電圧 φ_1A、φ_1B、φ_2A、φ_2B、クロック信号Ｎ₀ 〜Ｎ₂₆、Ｎ_A〜Ｎ_D ノードＮＤ₁₁、ＮＤ₁₂ ２入力ＮＡＮＤ回路ＩＶ₁₁〜ＩＶ₁₇ インバータ回路ＢＳ₁ 、ＢＳ₂ ブートストラップ回路１０Ｐ型シリコン基板１１Ｎウェル領域１２Ｐ⁺不純物領域１４Ｎ⁺不純物領域１５ゲート酸化膜１６多結晶シリコン層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822

Claims

【特許請求の範囲】

【請求項１】各段が、第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレイン端子に一端が
接続された第１のキャパシタンスと、前記第１のＭＯＳ
トランジスタのゲート端子に一端が接続された第２のキ
ャパシタンスとを備え、前記第１のＭＯＳトランジスタが縦列接続されることに
よって各段が接続されており、各段における前記第１のＭＯＳトランジスタのソース端
子と基板部とが互いに電気的に接続されるとともに、前
記基板部が他段の前記第１のＭＯＳトランジスタの基板
部と電気的に絶縁されており、前記第１のキャパシタンスの他端に第１のクロック信号
を入力する第１のクロック信号形成手段と、前記第２の
キャパシタンスの他端に、電源電圧よりも大きい振幅を
有する第２のクロック信号を入力する第２のクロック信
号形成手段とを有することを特徴とする半導体昇圧回
路。
【請求項２】前記第１のＭＯＳトランジスタがＮ型ウ
ェル領域に形成されたＰチャネルＭＯＳトランジスタで
あり、前記Ｎ型ウェル領域が各段毎に電気的に絶縁分離
されていることを特徴とする請求項１に記載の半導体昇
圧回路。
【請求項３】各段において、前記第１のＭＯＳトラン
ジスタのゲート端子とソース端子とが第２のＭＯＳトラ
ンジスタを介して互いに接続されており、前記第２のＭ
ＯＳトランジスタのゲート端子が前記第１のキャパシタ
ンスの前記一端に接続されていることを特徴とする請求
項１又は２に記載の半導体昇圧回路。
【請求項４】前記第１のクロック信号が互いに逆位相
の一対のクロック信号からなり、これら一対のクロック
信号が、連続する２段の前記第１のキャパシタンスに夫
々入力されていることを特徴とする請求項１〜３のいず
れか１項に記載の半導体昇圧回路。