JPS6233769B2

JPS6233769B2 -

Info

Publication number: JPS6233769B2
Application number: JP1208578A
Authority: JP
Inventors: Masayuki Katakura
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1978-02-06
Filing date: 1978-02-06
Publication date: 1987-07-22
Also published as: JPS54105453A

Description

【発明の詳細な説明】この発明は入力クロツク信号周波数の1/2ｎ
（ｎは２以上の整数）の出力信号を得る分周回路
に係り、特に超高速動作が可能で、構成素子数が
少なく集積回路形態に適した分周回路に関する。

1/2ｎ分周回路の基本的構成要素であるバイナ
リ・カウンタとして、第１図に示すような超高速
バイナリ・カウンタが提案されている
（USP3728561）。このバイナリ・カウンタは、
ECL（エミツタ結合論理）ゲート回路とは若干
構造を異にするが、トランジスタを非飽和電流切
換動作で用いる点ではECLゲート回路と同一思
想である。回路は全て差動を基本としており、論
理レベルを小さくしても対雑音性の点で問題が少
なく、高速動作に適する特長がある。例えばこの
構成のバイナリ・カウンタは最高動作周波数が
1GHz前後のものまで実用化されており、一般的
なバイポーラICの製造プロセス（ｆ_Tが数百
MHz）でも100MHz前後まで使用可能である。そ
して、このバイナリ・カウンタは構成素子数が比
較的少ないことから、バイポーラアナログ集積回
路内で用いる分周回路として適している。

第１図において１は電源供給端子、２ａ，２ｂ
は入力クロツク信号の入力端子、３ａ，３ｂは出
力端子で、入力クロツク信号周波数の1/2の周波
数の出力信号が出力端子３ａ，３ｂに得られる。
入力クロツク信号は第１および第２のエミツタ結
合トランジスタ対４，５を駆動する。これらのト
ランジスタ対４，５はそれぞれ一対のトランジス
タQ₁，Q₂およびQ₃，Q₄の各エミツタ電極を相互
に結合したもので、その各エミツタ共通接続点に
は定電流源６，７がそれぞれ接続されている。そ
してトランジスタQ₁，Q₂，Q₃，Q₄の各コレクタ
電極には第１の自己保持回路１１、第２の転送回
路１２、第１の転送回路１３、第２の自己保持回
路１４がそれぞれ接続され、Q₁，Q₂，Q₃，Q₄は
それぞれこれらの回路１１，１２，１３，１４の
パルス電流源として作用する。

このバイナリ・カウンタの動作を概略的に説明
すると、次の通りである。第１の自己保持回路１
１および第１の転送回路１３と、第２の自己保持
回路１４と第２の転送回路１２とは、入力クロツ
ク信号により制御されるエミツタ結合トランジス
タ対４，５の動作に伴ない交互に能動および遮断
状態をとる。すなわち入力クロツク信号のある位
相においては、第１の自己保持回路１１と第１の
転送回路１３が能動状態にあり、第１の転送回路
１３は第１の自己保持回路１１の状態を第２の自
己保持回路１４に対し入力クロツク信号の次の位
相における初期条件として与えている。入力クロ
ツク信号の次の位相状態においては、逆に第２の
転送回路１２が第２の自己保持回路１４の状態を
第１の自己保持回路１１に対し、さらに次の位相
における初期条件として与える。各自己保持回路
１１，１４が遮断状態から能動状態に移るとき
は、前の位相において転送回路１２，１３で与え
られた状態を保持し、能動状態から遮断状態に移
るときは転送回路１３，１２を介して前の位相に
おける自己保持回路１１，１４の状態と反転した
状態を自己保持回路１４，１１に与える結果、入
力クロツク信号の１サイクル毎に状態が反転し、
バイナリ・カウンタとしての２進計数動作がなさ
れる。

このようなバイナリ・カウンタをｎ段縦続接続
すれば、1/2ｎ分周回路が得られる。第２図は第
１図のバイナリ・カウンタを４段継続接続してな
る1/16分周回路を示したもので、２１は電源供給
端子、２２ａ，２２ｂは入力端子、２３ａ，２３
ｂは出力端子であり、２４，２５，２６，２７は
第１図のバイナリ・カウンタを示す。この場合各
段のバイナリ・カウンタの出力端子Ｑ，（第１
図の３ａ，３ｂ）を次段のバイナリ・カウンタの
入力端子Ｃ_P，_P（第１図の２ａ，２ｂ）に直接
接続することは回路の直流的条件を満たさない。
これは第１図において出力端子３ａ，３ｂの電位
が必らず入力端子２ａ，２ｂの電位より高くなる
ことによる。そこで、第２図ではバイナリ・カウ
ンタの各段間にトランジスタQ₂₁〜Q₂₆のエミツ
タフオロアによるレベルシフト回路を挿入してい
る。

このように従来の分周回路ではバイナリ・カウ
ンタの段数ｎに対し、（ｎ―１）段のレベルシフ
ト回路を必要とし、第１図中に示した定電流源
６，７がそれぞれ１〜２素子からなるとすると、
レベルシフト回路を含めた１段のバイナリ・カウ
ンタは２２〜２６素子で構成される。この素子数
は分周比が小さい場合はあまり問題ではないが、
分周比が大きくなるとモノリシツク集積回路形態
におけるチツプ上の占有面積を相当大きくする。
また第２図の分周回路はアナログバイポーラ集積
回路の一部として構成した場合、各バイナリ・カ
ウンタは本質的には低電圧動作であるのにもかか
わらず、他のアナログ回路と電源電圧を共用する
ことから電圧利用率が悪く、その結果として消費
電力の増加を招くという潜在的な欠点もある。

この発明は上記した点に鑑みてなされたもの
で、その目的は構成素子数を大幅に減少させ、も
つて集積回路化する場合にそのチツプ面積の減少
と製造上の向上を図り、さらに消費電力を低減さ
せ得る分周回路を提供するにある。

この発明は従来の分周回路が複数段のバイナ
リ・カウンタの入出力端子を単に継続接続して、
次段への情報伝達を電圧の形態で行なつていたの
に対し、電流の形態で行なうようにすることによ
つて上記目的を達成するものである。すなわち分
周回路を構成する例えば第１図に示したようなバ
イナリ・カウンタでは、２つの自己保持回路の負
荷抵抗にパルス電流が生じるが、この発明ではこ
のパルス電流を次段のバイナリ・カウンタの駆動
電流として用いるのである。このようにすれば従
来の分周回路におけるレベルシフト回路が不要と
なるのみならず、各段のバイナリ・カウンタが電
源に対して直列に接続された形となるので、パル
ス電流源を各段に共通に用いることができ、１つ
のアナログバイポーラ集積回路に他のアナログ回
路とともに分周回路を構成する場合の電源電圧の
利用率も格段に向上する。

以下、この発明を実施例により具体的に説明す
る。

第３図はこの発明の一実施例を示す1/8分周回
路の回路構成図である。同図において３１は電源
供給端子、３２ａ，３２ｂは入力端子、３３ａ，
３３ｂは出力端子、３４，３５は直流はバイアス
電圧供給端子、３６，３７は定電流源３８，３９
とともにパルス電流源を構成するエミツタ結合ト
ランジスタ対である。

この分周回路は３段のバイナリ・カウンタＡ，
Ｂ，Ｃにより構成されるが、これらのバイナリ・
カウンタＡ，Ｂ，Ｃはこの例では第１図と同様に
第１の自己保持回路４１，６１，８２と、第２の
自己保持回路４４，６４，８４と、第１の転送回
路４３，６３，８３と、第２の転送回路４２，６
２，８２とを主体として構成されている。

さて各段のバイナリ・カウンタＡ，Ｂ，Ｃにお
いては、その第１の自己保持回路および第１の転
送回路と、第２の自己保持回路および第２の転送
回路とに交互にパルス電流が与えられるが、その
パルス電流は、初段のバイナリ・カウンタＡで
は、第１図の場合と同様にエミツタ結合トランジ
スタ対３６，３７により与えられる。これに対し
２段目のバイナリ・カウンタＢでは、前段のバイ
ナリ・カウンタＡにおける第１の自己保持回路４
１の負荷抵抗（トランジスタQ₄₁，Q₄₂のコレク
タ抵抗）R₄₁，R₄₂に流れる電流をそれぞれ２等分
する電流分割回路５１，５２、により与えられ
る。また終段のバイナリ・カウンタＣにおいても
同様に前段のバイナリ・カウンタＢにおける第１
の自己保持回路６１の負荷抵抗（トランジスタ
Q₆₁，Q₆₂のコレクタ抵抗）R₆₁，R₆₂に流れる電流
をそれぞれ２等分する電流分割回路７１，７２に
よりパルス電流が与えられる。なお、電流分割回
路５１，５２，７１，７２はそれぞれベース電極
どうしおよびエミツタ電極どうしが結合された一
対のトランジスタQ₅₁とQ₅₂、Q₅₃とQ₅₄、Q₇₁と
Q₇₂、Q₇₃とQ₇₄によつて構成され、Q₅₁，Q₅₂，
Q₅₃，Q₅₄のベース電極には端子３４を通して直
流バイアス電圧Ｖ_B1が印加され、Q₇₁，Q₇₂，
Q₇₃，Q₇₄のベース電極には端子３５を通して直
流バイアス電圧Ｖ_B2が印加されている。

一方、終段のバイナリ・カウンタＣにおける第
１および第２の自己保持回路８１，８２の負荷抵
抗R₈₁，R₈₂，R₈₃，R₈₄は、第１図の場合と同様に
直流電源供給端子３１に接続され、また、初段お
よび２段目のバイナリ・カウンタＡ，Ｂにおける
第２の自己保持回路４４，６４の負荷抵抗R₄₃，
R₄₄およびRF₆₃，R₆₄は、それぞれトランジスタ
Q₅₅，Q₇₅によるエミツタフオロワを介して電源
供給端子３１に接続されている。

次にこの分周回路の動作を第４図の動作波形を
参照して説明する。入力端子３２ａ，３２ｂ間に
は、第４図ａに示す入力クロツク信号Vinが印加
される。この入力クロツク信号Vinはエミツタ結
合トランジスタ対３６，３７を駆動し、定電流源
３８，３９に流れる電流をIoとするならば、Vin
が正のときはQ₃₁，Q₃₃が導通状態となつてIoが流
れ、負のときはQ₃₁，Q₃₃は遮断状態となる。一
方、Q₃₂，Q₃₄はVinが負のとき導通状態となり、
正のときは遮断状態となる。この様子は第４図
ｂ，ｃに示されており、ｂはQ₃₁，Q₃₃に流れる
電流Ｉ（Q₃₁），Ｉ（Q₃₃）を示し、ｃはQ₃₂，Q₃₄
に流れる電流Ｉ（Q₃₂），Ｉ（Q₃₄）を示してい
る。

今、時間ｔ_pにおいてQ₃₂，Q₃₄が導通状態にあ
るとき、初段のバイナリ・カウンタＡにおいては
第１の自己保持回路４１と第１の転送回路４３が
遮断状態にあり、第２の自己保持回路４４と第２
の転送回路４２が能動状態にある。このとき第２
の自己保持回路４４では例えばQ₄₇が導通して安
定状態にあるとすると、Q₃₄を流れる電流IoはR₄₃
を介して流れ、その結果第２の転送回路４２にお
いてQ₄₄のベース電位がQ₄₃のベース電位よりも
高くなり、Q₄₄が導通状態となつてR₄₂にIoが流れ
る。

次に、時間t₁において入力クロツク信号Vinの
極性が反転すると、第２の自己保持回路４４と第
２の転送回路４２が遮断状態に転じ、第１の自己
保持回路４１と第１の転送回路４３が能動状態に
転ずる。このとき第１の自己保持回路４１では、
t₁以前においてQ₄₂のベース電位がQ₄₁のベース電
位より高かつため、Q₄₂が導通しR₄₂に流れる電流
Ｉ（R₄₂）はIoに保たれる。一方、第１の転送回路
４３ではQ₄₆のベース電位がQ₄₅のベース電位よ
り高い状態に保たれるので、Q₄₆が導通する。そ
の結果、R₄₄にIoが流れR₄₃の電流Ｉ（R₄₃）は遮断
されてＩ（R₄₃），Ｉ（R₄₄）の電流は反転する。

次に、時間t₂においては第２の自己保持回路４
４が能動状態に転ずるが、そのとき第２の自己保
持回路４４はt₂以前に第１の転送回路４３によつ
て与えられたＩ（R₄₃），Ｉ（R₄₄）の状態をそのま
ま保つ。一方、Ｉ（R₄₁），Ｉ（R₄₂）は第１の自己
保持回路４１により与えられていた状態から第２
の転送回路４２により与えられる状態に転じ、そ
の状態が反転する。その結果、Ｉ（R₄₁），Ｉ
（R₄₂），Ｉ（R₄₃），Ｉ（R₄₄）は第４図ｄ，ｅ，
ｆ，ｇに示す変化を行なうことになり、入力クロ
ツク信号周波数の1/2のパルス電流が得られる。

ここまでの動作は第１図の場合と同様である。
しかし、第２図に示した従来の分周回路では
R₄₁，R₄₂（またはR₄₃，R₄₄）に生ずるパルス電圧
を次段のバイナリ・カウンタの入力クロツク信号
としていたのに対し、第３図ではR₄₁，R₄₂に流れ
るパルス電流をそのまま２段目のバイナリ・カウ
ンタＢの駆動電流とする。すなわちR₄₁，R₄₂に電
流分割回路５１，５２を接続してR₄₁，R₄₂の一端
の電位を定めるとともにＩ（R₄₁），Ｉ（R₄₂）をそ
れぞれ２等分する。そして電流分割回路５１によ
り等分されたＩ（R₄₁）は、２段目のバイナリ・カ
ウンタＢにおける第１の自己保持回路６１と第１
の転送回路６３を駆動する。また、電流分割回路
５２により等分されたＩ（R₄₁）と相補関係にある
電流Ｉ（R₄₂）は第２の自己保持回路６４と第２の
転送回路６２を駆動する。その結果、バイナリ・
カウンタＢは初段のバイナリ・カウンタＡと同様
な動作を行ない、第４図ｈ，ｉに示すように入力
クロツク信号周波数の1/4の周波数のパルス電流
Ｉ（R₆₁），Ｉ（R₆₂）がR₆₁，R₆₂に流れる。

そしてＩ（R₆₁），Ｉ（R₆₂）はさらに電流分割回
路７１，７２でそれぞれ２等分されて、終段のバ
イナリ・カウンタＣを駆動する結果、R₈₁，R₈₂に
第４図ｊ，ｋに示すように入力クロツク信号周波
数の1/8の周波数のパルス電流Ｉ（R₈₁），Ｉ
（R₈₂）が流れ、これが出力端子３３ａ，３３ｂに
電圧情報の分周出力として取出されることにな
る。

以上、一実施例を説明したように、この発明に
よれば２段目以降のバイナリ・カウンタに対して
は信号が電流として与えられるため、各段間にレ
ベルシフト回路を設ける必要がなく、構成素子数
が減り、集積回路化する場合に高集積化とチツプ
面積の減少、さらに製造歩留りの向上をもたらす
ことができる。例えば３段のバイナリ・カウンタ
を用いて1/8分周回路を構成する場合、第２図の
ように第１図のバイナリ・カウンタをレベルシフ
ト回路を介して縦続接続され、電流源が２素子で
構成されたとすると素子数は72となるのに対し、
第３図の構成によれば54素子で済むことになる。

また、初段のバイナリ・カウンタに与えた動作
電流が全段のバイナリ・カウンタの動作電流とな
ることから、高電圧電源を用いた場合の電圧利用
率がよいことと相まつて消費電力を大幅に減ずる
ことができる。さらに２段目のバイナリ・カウン
タは初段のバイナリ・カウンタの動作電流の半分
で動作し、３段目のバイナリ・カウンタはさらに
その半分といつたように、動作速度に応じた最適
な動作電流が自動的に得られるという付加的な効
果もある。従つて、この発明による分周回路はモ
ノリシツク集積回路形態として非常に適してい
る。

ところで第３図の実施例では、第１図に示した
バイナリ・カウンタを用いたが、バイナリ・カウ
ンタとしては第５図に示すようなものも考えら
れ、この発明は第５図のバイナリ・カウンタを基
本構成要素とする分周回路にも適用可能である。
すなわち、第５図においては第１図の場合のよう
に独立した転送回路を有していない。その代り、
第１および第２の自己保持回路１０１，１０２中
に自己保持用のトランジスタQ₁₀₂，Q₁₀₃および
Q₁₀₆，Q₁₀₈とそれぞれベース電極どうしおよびエ
ミツタ電極どうしが結合されたトランジスタ
Q₁₀₁，Q₁₀₄およびQ₁₀₅，Q₁₀₈を設け、各自己保持
回路に流れる電流の一部を分流して他方の自己保
持回路に与えることにより、第１および第２の自
己保持回路１０１，１０２間の状態の転送を行な
うようにしている。なお、分流手段にQ₁₀₁，
Q₁₀₄，Q₁₀₅，Q₁₀₈を用いる代りに、Q₁₀₂，Q₁₀₃，
Q₁₀₆，Q₁₀₇としてマルチコレクタ構造のトランジ
スタを用い、その第２コレクタ電極を利用して分
流、すなわち自己保持回路１０１，１０２間の状
態の転送を行なうようにしてもよい。このような
構成のバイナリ・カウンタでは、第１図のバイナ
リ・カウンタで必要とされた２の自己保持回路と
２つの転送回路の電流源としての２組のエミツタ
結合トランジスタ対と定電流源（第１図の４，
５，６，７）が第５図に９４，９５で示すごとく
それぞれ１組で済む。なお、第５図において９１
は電源供給端子、９２ａ，９２ｂは入力端子、９
３ａ，９３ｂは出力端子、R₁₀₁，R₁₀₂，R₁₀₃，
R₁₀₄は負荷抵抗である。

第６図はこの発明の他の実施例として、第５図
のバイナリ・カウンタを用いて構成した1/8分周
回路の構成を示したもので、初段のバイナリ・カ
ウンタＡにおける第１の自己保持回路１２１の負
荷抵抗R₁₂₁，R₁₂₂に流れる電流がベース接地のト
ランジスタQ₁₃₁，Q₁₃₂を介して２段目のバイナ
リ・カウンタＢに駆動電流として与えられ、同様
に２段目のバイナリ・カウンタＢにおける第１の
自己保持回路１４１の負荷抵抗R₁₄₁，R₁₄₂に流れ
る電流がベース接地のトランジスタQ₁₅₁，Q₁₅₂を
介して終段のバイナリ・カウンタＣに駆動電流と
して与えられる。また３段目のバイナリ・カウン
タＣおける第１および第２自己保持回路１６１，
１６２の負荷抵抗R₁₆₁，R₁₆₂，R₁₆₃，R₁₆₄は電源
供給端子１０１に直接接続され、初段および２段
目のバイナリ・カウンタＡ，Ｂにおける第２の自
己保持回路１２２，１４２の負荷抵抗R₁₂₃，R₁₂₄
およびR₁₄₃，R₁₄₄はエミツタフオロワーQ₁₃₃，
Q₁₅₃に接続されている。第６図で１０２ａ，１０
２ｂは入力端子、１０３ａ，１０３ｂは出力端
子、１０４，１０５は直流バイアス電圧供給端
子、１０６および１０７は初段のバイナリ・カウ
ンタＡのパルス電流源を構成するエミツタ結合ト
ランジスタ対および定電流源である。

この実施例によれば、各段のバイナリ・カウン
タを駆動するパルス電流は２つの相補関係にある
電流でよいので、次段のバイナリ・カウンタにパ
ルス電流を供給するのに電流分割回路を必要とせ
ず、従つて第３図の実施例と比較してより一層構
成素子を少なくでき、消費電力も少なくなる。

なお、第６図では各段のバイナリ・カウンタか
ら次段のバイナリ・カウンタへのパルス電流の供
給は、ベース接地のトランジスタを介してなされ
ているが、このトランジスタは特にバイナリ・カ
ウンタが２段の場合、すなわち1/4分周回路を構
成する場合に限つては、省略することも可能であ
る。

すなわち、第６図でｍ，ｎの点における電位を
考えると、バイナリ・カウンタＣにおける第１お
よび第２の自己保持回路１６１，１６２において
は、常にトランジスタQ₁₆₂，Q₁₆₃のいずれかのベ
ース電極およびQ₁₆₄，Q₁₆₅のいずれかのベース電
極が端子１０１の電位に保たれるので、ｍ点およ
びｎ点の電位は端子１０１の電位からＶ_BE（ベー
ス・エミツタ間電圧）だけ降下した電位を保ち、
あまり変動しない。従つて、第６図の1/8分周回
路においても、トランジスタQ₁₅₁，Q₁₅₂は省略す
ることができる。但し、各段においても第６図の
ｍ，ｎに相当する点の電位は、流れる電流の変化
と過渡状態によつて変化するので、任意の段間に
適応可能であるが、連続した段間に使用すると問
題がある。

この方法は第３図の実施例にも適用可能であつ
て、その場合、R₆₁，R₆₂をそれぞれ２つに分割し
て、電流分割回路７１，７２を省略することがで
きる。

第７図および第８図は上記方法に従つてより簡
略化された1/4分周回路を示したもので、第７図
は第１図のバイナリ・カウンタを用いた場合の
例、第８図は第５図のバイナリ・カウンタを用い
た場合の例である。

次にこの発明による分周回路における論理レベ
ルの設定の仕方について説明する。まず、論理レ
ベルの第１の条件としては、第１図および第５図
のいずれのバイナリ・カウンタを用いた場合も共
通であるが、トランジスタが飽和するのを避ける
ためのＶ_BE0.7V）よりも小さい電圧であると
が必要である。また第２の条件として自己保持回
路等を構成するトランジスタがスイツチング動作
するに充分な電圧であることが必要である。この
２つの条件を満足する論理レベルは、約100mV
〜50mVの間である。この論理レベルは初段のバ
イナリ・カウンタにパルス電流を供給するための
定電流源と各段のバイナリ・カウンタの負荷抵抗
で決定し、定電流源の電流はＶ_BEにほぼ比例する
電流として設定することが最も設計を容易にする
良い方法である。

また、各段のバイナリ・カウンタの動作電流は
前段の1/2になるので、初段の負荷抵抗をＲ_Lとす
ると、次段は2R_L、ｎ段目は２^n-1Ｒ_Lとすること
により、論理レベルが一定となる。

【図面の簡単な説明】

第１図は分周回路の基本的構成要素であるバイ
ナリ・カウンタの一例を示す図、第２図は第１図
のバイナリ・カウンタを複数段縦続接続してなる
従来の分周回路の回路構成図、第３図はこの発明
の一実施例の分周回路の回路構成図、第４図はそ
の動作波形図、第５図はバイナリ・カウンタの改
良された例を示す図、第６図は第５図のバイナ
リ・カウンタを用いたこの発明の他の実施例の分
周回路を示す回路構成図、第７図および第８図は
この発明のより簡略化された実施例を示す分周回
路の回路構成図である。Ａ，Ｂ，Ｃ……バイナリ・カウンタ、３６，３
７，１０６……エミツタ結合トランジスタ対、４
１，４４，６１，６４，８１，８４……自己保持
回路、４２，４３，６２，６３，８２，８３……
転送回路、５１，５２，７１，７２……電流分割
回路、１２１，１２２，１４１，１４２，１６
１，１６２……自己保持回路。

Claims

【特許請求の範囲】

１エミツタ電極が相互に結合され、かつそれぞ
れのベース電極とコレクタ電極とが相互に結合さ
れて２つの負荷抵抗に接続された一対のトランジ
スタにより構成された第１及び第２の自己保持回
路と、この第１の自己保持回路の状態を第２の自
己保持回路に、第２の自己保持回路の状態を第１
の自己保持回路にそれぞれ転送する第１および第
２の転送手段とからなり、前記第１の自己保持回
路および第１の転送手段と前記第２の自己保持回
路および第２の転送手段に交互にパルス電流がパ
ルス電流供給手段により供給されて２進計数動作
を行なうバイナリ・カウンタを複数段設けてなる
分周回路において、初段のバイナリ・カウンタへ
のパルス電流供給手段は定電流源を有しこの定電
流源より入力信号に応じてパルス電流を発生し前
記初段のバイナリ・カウンタに供給するようにな
し、２段目以降のバイナリ・カウンタへのパルス
電流供給手段は前段のバイナリ・カウンタにおけ
る前記第１の自己保持回路の負荷抵抗に流れるパ
ルス電流を次段のバイナリ・カウンタに供給する
ようになして、一つの電源電圧の間に複数段のバ
イナリ・カウンタを順次積み上げて構成したこと
を特徴とする分周回路。