TW202201910A - 逐漸逼近式類比數位轉換電路及其操作方法 - Google Patents

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Abstract

一種逐漸逼近式類比數位轉換電路包含比較器電路以及複數個閂鎖電路。該比較器電路用以將類比訊號與複數個參考位準作比較。該複數個閂鎖電路耦接於該比較器電路且彼此串接。該複數個閂鎖電路分別因應複數個觸發訊號依序被觸發以儲存該比較器電路之比較器輸出，並據以產生數位訊號。該複數個閂鎖電路中的第一閂鎖電路與第二閂鎖電路分別因應該複數個觸發訊號中的第一觸發訊號與第二觸發訊號而被觸發。該第一閂鎖電路用以根據儲存於該第一閂鎖電路中的該比較器輸出產生該第二觸發訊號。

Description

逐漸逼近式類比數位轉換電路及其操作方法
本揭示內容係關於訊號轉換，尤指一種包含利用彼此串接的複數個閂鎖電路以實現逐漸逼近演算法的逐漸逼近式類比數位轉換電路，以及操作逐漸逼近式類比數位轉換電路的方法。
逐漸逼近式類比數位轉換器(successive-approximation register analog-to-digital converter，SAR ADC)因為具備了低功耗、簡單結構及小尺寸(form factor)的特點而廣受歡迎。逐漸逼近式類比數位轉換器的基本操作原理是運用一連串的比較操作以實作出二元搜尋演算法(binary search algorithm)，進而決定轉換自一類比訊號的一數位訊號的每一位元。轉換該類比訊號所需的位元週期(bit cycle)的個數可根據逐漸逼近式類比數位轉換器的的解析度來決定。為了增加取樣頻率，目前提出了不同類型的逐漸逼近式類比數位轉換器，諸如一次比較多位元之逐漸逼近式類比數位轉換器(multi-bit/step SAR ADC)、時間交錯式逐漸逼近式類比數位轉換器(time-interleaved SAR ADC)、非同步逐漸逼近式類比數位轉換器(asynchronous SAR ADC)，以及採用非二元搜尋演算法(non-binary search algorithm)之逐漸逼近式類比數位轉換器。例如，非同步逐漸逼近式類比數位轉換器可提供內部產生的時脈以增加取樣頻率。
本揭示的實施例提供了一種包含利用彼此串接的複數個閂鎖電路以實現逐漸逼近演算法的逐漸逼近式類比數位轉換電路，以及操作逐漸逼近式類比數位轉換電路的方法。
本揭示的某些實施例包含一種逐漸逼近式類比數位轉換電路，其包含一比較器電路以及複數個閂鎖電路。該比較器電路用以將一類比訊號與複數個參考位準作比較。該複數個閂鎖電路耦接於該比較器電路且彼此串接。該複數個閂鎖電路分別因應複數個觸發訊號依序被觸發以儲存該比較器電路之一比較器輸出，並據以產生一數位訊號。該複數個閂鎖電路中的一第一閂鎖電路與一第二閂鎖電路分別因應該複數個觸發訊號中的一第一觸發訊號與一第二觸發訊號而被觸發。該第一閂鎖電路用以根據儲存於該第一閂鎖電路中的該比較器輸出產生該第二觸發訊號。
本揭示的某些實施例包含一種逐漸逼近式類比數位轉換電路，其包含一比較器電路、N個閂鎖級以及(N-1)個延遲級。N是大於1的整數。該比較器電路用以在N個比較週期中分別將一類比訊號與複數個參考位準作比較。該N個閂鎖級耦接於該比較器電路，用以將該N個比較週期中分別產生的該比較器電路之一比較器輸出儲存為N個資料訊號，並據以產生一數位訊號。每一閂鎖級用以輸出一第一有效訊號，其指示出儲存於該閂鎖級的該資料訊號是否有效。每一延遲級耦接於該N個閂鎖級之中的連續兩個閂鎖級，用以延遲從該連續兩個閂鎖級的其中之一輸出的該第一有效訊號以產生一觸發訊號，並根據該觸發訊號觸發該連續兩個閂鎖級的其中之另一。
本揭示的某些實施例包含一種操作一逐漸逼近式類比數位轉換電路的方法，其包含：利用該逐漸逼近式類比數位轉換電路之一比較器電路，分別於複數個連續比較週期中將一類比訊號與複數個參考位準作比較，其中該複數個比較週期包含一第一比較週期與一第二比較週期；致能一第一閂鎖電路以儲存在該第一比較週期中產生的該比較器電路之一比較器輸出，並據以產生一觸發訊號；根據該觸發訊號致能一第二閂鎖電路，以儲存該第二比較週期中產生的該比較器輸出；以及根據該第一閂鎖電路所儲存之該比較器輸出以及該第二閂鎖電路所儲存之該比較器輸出產生一數位訊號的至少一部分。
藉由本揭示所提供之逐漸逼近控制方案，閂鎖電路可根據閂鎖在其中的資料訊號來觸發下一個閂鎖電路。前述下一個閂鎖電路可在欲儲存的比較器輸出有效之前被觸發。因此，本揭示所提供之逐漸逼近控制方案可提供更多的時間餘裕予數位類比轉換器的穩定時間。
以下揭示內容提供了多種實施方式或例示，其能用以實現本揭示內容的不同特徵。下文所述之參數值、元件與配置的具體例子用以簡化本揭示內容。當可想見，這些敘述僅為例示，其本意並非用於限制本揭示內容。舉例來說，本揭示內容可能會在實施例中重複使用元件符號及/或標號。此種重複使用乃是基於簡潔與清楚的目的，且其本身不代表所討論的不同實施例及/或組態之間的關係。
此外，當可理解，若將一部件描述為與另一部件「連接(connected to)」或「耦接(coupled to)」，則兩者可直接連接或耦接，或兩者間可能出現其他中間(intervening)部件。
在當前的比較週期(comparison cycle)中產生的比較器輸出(comparator output)到達有效邏輯狀態(valid logic state)時，逐漸逼近式類比數位轉換電路(SAR ADC circuit)(以下簡稱為「SAR ADC電路」)可等候一時間延遲，以提供足夠的時間使數位類比轉換器(digital-to-analog converter，DAC)可穩定下來(settle)。在該時間延遲過後，該SAR ADC電路會觸發下一個比較週期。然而，高速的逐漸逼近式類比數位轉換架構可以提供給數位類比轉換器之穩定時間(DAC settling time)的時間餘裕(time margin)較少，導致允許數位類比轉換器穩定下來的時間並不足夠，而造成轉換誤差。
本揭示的內容提供了示例性的SAR ADC電路，其中每一SAR ADC電路均包含彼此串接的複數個閂鎖電路(latch circuit)以實現逐漸逼近演算法(successive-approximation algorithm)。該複數個閂鎖電路可作為SAR ADC電路的逐漸逼近控制邏輯電路(SAR control logic)的一部分。舉例來說，示例性的N位元SAR ADC電路可利用彼此串接的N個閂鎖電路來控制數位類比轉換操作，該N個閂鎖電路依序被觸發以產生一數位訊號相對應的N個位元，其中一閂鎖電路可根據儲存於其中的比較器輸出產生一觸發訊號，位於該閂鎖電路之後的另一閂鎖電路可因應該閂鎖電路所產生之該觸發訊號而被觸發。在某些實施例中，至少一閂鎖電路可在儲存於其中的比較器輸出有效之前被觸發。因此，當到達有效邏輯狀態時，比較器輸出可立即儲存至相對應的閂鎖電路。逐漸逼近控制邏輯電路所造成的時間延遲可因此減少。N位元SAR ADC電路可允許足夠的時間讓數位類比轉換器穩定下來。進一步的說明如下。
圖1是根據本揭示某些實施例的示例性的SAR ADC電路的功能方塊示意圖。SAR ADC電路100用以將一類比訊號AIN 轉換為一數位訊號DOUT ，其可為N位元的數位碼。SAR ADC電路100可在一轉換週期中的一取樣階段(sampling phase)取樣類比訊號AIN ，以及在該轉換週期中該取樣階段之後的一轉換階段(conversion phase)，將類比訊號AIN 轉換為數位訊號DOUT 。在SAR ADC電路100的轉換結果收斂至一數位字元(digital word)之前，類比訊號AIN 的訊號位準可在該轉換階段與不同的量化位準比較。
SAR ADC電路100包含(但不限於)一數位類比轉換器110、一比較器電路120以及一控制電路130。數位類比轉換器110可根據類比訊號AIN 、一數位訊號DS及至少一參考訊號VREF 來提供類比訊號VDAC 。於此實施例中，數位類比轉換器110可利用一電容式數位類比轉換器來實施，其本身可提供取樣保持功能(sample and hold function)。類比訊號AIN 可實施為複數個電壓訊號VIP與VIN，其中複數個電壓訊號VIP與VIN之間的差可代表類比訊號AIN 。數位類比轉換器110可根據一控制訊號CKS對類比訊號AIN 進行取樣保持操作，其中控制訊號CKS用於控制類比訊號AIN 的取樣操作。舉例來說，數位類比轉換器110的至少一取樣開關(圖1未示)可根據控制訊號CKS選擇性地導通。該至少一取樣開關可在該取樣階段導通，以及在該轉換階段斷開。此外，數位類比轉換器110可輸出複數個電壓訊號VXP與VXN，其中複數個電壓訊號VXP與VXN之間的差可代表類比訊號VDAC 。複數個電壓訊號VXP與VXN之間的訊號位準差(亦即，類比訊號VDAC 的訊號位準)可因應數位訊號DS而改變。至少一參考訊號VREF 可包含電源電壓、接地電壓與共模電壓之至少其一。
比較器電路120耦接於數位類比轉換器110，用以將類比訊號AIN 與N個參考位準作比較。於此實施例中，比較器電路120用以將電壓訊號VXP與電壓訊號VXN作比較，進而將類比訊號AIN 與該N個參考位準作比較。舉例來說，比較器電路120可在複數個比較週期中對電壓訊號VXP與電壓訊號VXN進行多次比較。在一比較週期中複數個電壓訊號VXP與VXN之間的訊號位準差係不同於在另一比較週期中複數個電壓訊號VXP與VXN之間的訊號位準差。藉由在不同的比較週期對電壓訊號VXP與電壓訊號VXN作比較，比較器電路120可將類比訊號AIN 與不同的參考位準作比較。此外，比較器電路120可在每一比較週期產生一比較器輸出COUT 。比較器輸出COUT 可指示出複數個電壓訊號VIP與VIN之間的訊號位準差(亦即，類比訊號AIN 的訊號位準)大於或小於該N個參考位準的其中之一。比較器輸出COUT 可實施為複數個電壓訊號VOP與VON。
控制電路130耦接於數位類比轉換器110與比較器電路120，用以根據比較器輸出COUT 產生數位訊號DOUT 與數位訊號DS。控制電路130另產生一致能訊號(enable signal)EN_D，以選擇性地致能/啟用比較器電路120。每一次比較器電路120被致能時，即開始一個比較週期。當比較器電路120停用(disabled)時，可重置比較器輸出COUT 。
控制電路130包含(但不限於)複數個閂鎖電路140.1～140.N以及一致能電路150。複數個閂鎖電路140.1～140.N耦接於比較器電路120且彼此串接。複數個閂鎖電路140.1～140.N分別因應複數個觸發訊號TG[N-1]～TG[0]依序被觸發，以儲存比較器輸出COUT ，並據以產生數位訊號DOUT 。例如，複數個閂鎖電路140.1～140.N可將比較器輸出COUT 儲存為N個資料訊號D[N-1]～D[0]，並根據N個資料訊號D[N-1]～D[0]產生數位訊號DOUT 。
此外，一閂鎖電路可根據儲存於其中的比較器輸出COUT 產生一觸發訊號，其用於觸發位於該閂鎖電路之後的下一閂鎖電路。例如，閂鎖電路140.1可先被觸發以儲存比較器輸出COUT ，並據以產生數位訊號DOUT 的最高有效位元(most significant bit，MSB)。閂鎖電路140.1可根據儲存於其中的比較器輸出COUT (亦即，資料訊號D[N-1])產生觸發訊號TG[N-2]。接下來，閂鎖電路140.2可因應觸發訊號TG[N-2]而被觸發，以儲存比較器輸出COUT 。
於此實施例中，比較器電路120可分別在N個連續比較週期CC1 -CCN 將類比訊號AIN 與該N個參考位準作比較。複數個閂鎖電路140.1～140.N可分別儲存N個比較週期CC1 -CCN 中所產生的比較器輸出COUT 。複數個閂鎖電路140.1～140.N之至少其一可在相對應之一比較週期中所產生的比較器輸出COUT 有效(become valid)之前(或變成有效的輸出之前)被觸發。當到達有效邏輯狀態時，比較器輸出COUT 可被認為是有效的。
舉例來說，閂鎖電路140.1可在欲儲存之比較器輸出COUT 產生或有效之前，因應觸發訊號TG[N-1]而被觸發。當複數個電壓訊號VOP與VON之間的訊號位準差到達一閾值位準時，其表示比較器輸出COUT 成為有效的輸出。值得注意的是，一旦比較器輸出COUT 有效，閂鎖電路140.1可在沒有(或幾乎沒有)延遲的情形下將比較器輸出COUT 鎖住。控制電路130可保留更多的時間使數位類比轉換器110穩定下來。在某些實施例中，觸發訊號TG[N-1]可利用控制訊號CKS來實施。當控制訊號CKS指示出類比訊號AIN 的取樣操作正在進行或尚未結束時，閂鎖電路140.1未被觸發。當控制訊號CKS指示出類比訊號AIN 的取樣操作已結束時，閂鎖電路140.1被觸發。
相似地，閂鎖電路140.2可在欲儲存之比較器輸出COUT 產生或有效之前，因應觸發訊號TG[N-2]而被觸發。在某些實施例中，閂鎖電路140.2可在比較器電路120進入一比較週期之前被觸發，其中閂鎖電路140.2欲儲存之比較器輸出COUT 是在該比較週期中產生。值得注意的是，當閂鎖電路140.2因應觸發訊號TG[N-2]而被觸發以儲存比較器輸出COUT 時，閂鎖電路140.1可未耦接於比較器輸出COUT ，使儲存於其中的資料訊號D[N-1]不會受到接下來的比較操作的干擾。相似地，當閂鎖電路140.N因應觸發訊號TG[0]而被觸發以儲存比較器輸出COUT 時，複數個閂鎖電路140.1～140.(N-1)均可未耦接於比較器輸出COUT 。
致能電路150耦接於比較器電路120，用以至少藉由偵測比較器輸出COUT 是否有效，以產生致能訊號EN_D。比較器電路120可根據致能訊號EN_D選擇性地啟用/致能(enabled)。例如，致能電路150可偵測複數個電壓訊號VOP與VON之間的訊號位準差是否到達一閾值位準，以產生一有效訊號VD。當複數個電壓訊號VOP與VON之間的訊號位準差到達該閾值位準時，有效訊號VD可指示出比較器輸出COUT 有效。致能電路150可產生致能訊號EN_D以停用比較器電路120，進而重置比較器輸出COUT 。比較器電路120可準備進入下一個比較週期。
在某些實施例中，致能電路150可根據控制訊號CKS產生致能訊號EN_D。例如，當控制訊號CKS指示出類比訊號AIN 的取樣操作正在進行時，致能電路150可產生致能訊號EN_D以停用比較器電路120，進而重置比較器輸出COUT 。在某些實施例中，致能電路150可根據有效訊號CKO[0]產生致能訊號EN_D，其中有效訊號CKO[0]可指示出儲存/閂鎖(latched)在閂鎖電路140.N中的資料訊號D[0]是否有效。閂鎖電路140.N可用以產生數位訊號DOUT 的最低有效位元(least significant bit，LSB)。例如，當有效訊號CKO[0]指示出資料訊號D[0]有效時，致能電路150可產生致能訊號EN_D以停用比較器電路120，進而重置比較器輸出COUT 。
圖2是根據本揭示某些實施例的操作一SAR ADC電路的示例性的方法的流程圖。方法200可應用於圖1所示的SAR ADC電路100以提供更多的時間餘裕予數位類比轉換器的穩定時間。為方便說明，以下搭配SAR ADC電路100來說明方法200。值得注意的是，方法200可應用於其他SAR ADC電路而不會背離本揭示的範圍。此外，在某些實施例中，方法200可包含其他操作。在某些實施例中，方法200的操作可採用不同的順序來進行，及/或採用其他實施方式。
於操作202中，在N個連續比較週期中分別將一類比訊號與N個不同的參考位準作比較，以在每一比較週期中產生一比較器輸出。例如，比較器電路1420用以在比較週期CC1 中藉由將電壓訊號VXP與電壓訊號VXN作比較，以將類比訊號AIN 與一參考位準作比較，以及比較週期CC2 中藉由將電壓訊號VXP與電壓訊號VXN作比較，以將類比訊號AIN 與另一參考位準作比較。比較週期CC1 中的複數個電壓訊號VXP與VXN之間的訊號位準差不同於比較週期CC2 中的複數個電壓訊號VXP與VXN之間的訊號位準差。每一比較週期所得到的比較器輸出COUT 在到達有效邏輯狀態時，係為可用的(available)或隨時可用的(ready for use)。
於操作204中，重置該比較器輸出。例如，在閂鎖電路140.1將比較週期CC1 中所產生的比較器輸出COUT 儲存為資料訊號D[N-1]時，比較器電路120可根據致能訊號EN_D重置比較器輸出COUT 。當比較器輸出COUT 被重置時，複數個電壓訊號VOP與VON可處於相同或大致相同的訊號位準。
於操作206.1～206.N中，該SAR ADC電路的的N個閂鎖電路可依序被觸發以分別儲存在該N個連續比較週期中所產生的該比較器輸出。於操作206.1中，閂鎖電路140.1用以儲存比較器輸出COUT ，其產生於比較週期CC1 中且為可用的。閂鎖電路140.1並據以產生資料訊號D[N-1]。於操作206.2中，閂鎖電路140.2至少根據閂鎖在閂鎖電路140.1的資料訊號D[N-1]而被觸發，進而儲存比較器輸出COUT ，其產生於比較週期CC2 中且隨時可用。例如，當資料訊號D[N-1]有效時，閂鎖電路140.1可產生觸發訊號TG[N-2]以觸發閂鎖電路140.2。又例如，當資料訊號D[N-1]有效，而在比較週期CC1 中產生的比較器輸出COUT 被重置或變成不可用時，閂鎖電路140.1可產生觸發訊號TG[N-2]以觸發閂鎖電路140.2。相似地，於操作206.N中，閂鎖電路140.N至少根據閂鎖在閂鎖電路140.(N-1)的資料訊號D[1]而被觸發，進而儲存比較器輸出COUT ，其產生於比較週期CCN 中且為可用的。
藉由彼此串接的該N個閂鎖電路，一閂鎖電路可根據閂鎖在其中的資料訊號來觸發下一個閂鎖電路。此下一個閂鎖電路可在欲儲存的比較器輸出有效之前被觸發。例如，閂鎖電路140.2可在比較週期CC1 被閂鎖電路140.1所觸發。因此，當變成有效的輸出時，在比較週期CC2 中產生的比較器輸出COUT 可立即儲存至閂鎖電路140.2。本揭示所提供的逐漸逼近控制方案可提供更多的時間餘裕予數位類比轉換器的穩定時間。
圖1所示的電路結構是為了方便說明，並非用來限制本揭示的範圍。例如，圖1所示的數位類比轉換器110可利用彼此分開設置的一取樣保持電路與一數位類比轉換器來實施。圖1所示的比較器電路120可將該取樣保持電路的輸出與該數位類比轉換器的輸出作比較，以產生比較器輸出COUT 。只要是逐漸逼近控制邏輯電路包含了彼此串接的複數個閂鎖電路，且一閂鎖電路用以根據所閂鎖的資料來觸發下一個閂鎖電路，設計上相關的修飾與變化均屬於本揭示的範圍。
為方便理解本揭示的內容，以下提供某些實施例來說明本揭示所提供的逐漸逼近控制方案。所屬領域中具有通常知識者應可瞭解採用圖1所示的控制電路130的結構的其他實施例均屬於本揭示的範圍。
圖3是根據本揭示某些實施例的圖1所示的控制電路130的實施方式的示意圖。於此實施例中，控制電路330可實施為4位元的SAR ADC電路(例如，圖1所示的SAR ADC電路100，N等於4)的逐漸逼近控制邏輯電路的至少一部分。控制電路330包含複數個閂鎖電路340.1～340.4以及一致能電路350。複數個閂鎖電路340.1～340.4可作為圖1所示的複數個閂鎖電路140.1～140.N的實施方式。致能電路350可作為圖1所示的致能電路150的實施方式。
複數個閂鎖電路340.1～340.3的每一閂鎖電路可利用彼此串接的一閂鎖級與一延遲級來實施，而閂鎖電路340.4可利用一閂鎖級來實施。複數個閂鎖級342.1～342.4可分別因應複數個觸發訊號TG[3]-TG[0]來觸發，以分別儲存複數個比較週期CC1 ～CC4 中產生的比較器輸出COUT 。此外，複數個閂鎖級342.1～342.4可根據複數個比較週期CC1 ～CC4 中產生的比較器輸出COUT ，來產生數位訊號DOUT 。每一閂鎖級可輸出一有效訊號，亦即，複數個有效訊號CKO[3]～CKO[0]的其中之一。該有效訊號可指示出儲存於該閂鎖級的比較器輸出COUT 是否有效。
舉例來說，複數個閂鎖級342.1～342.4可包含一資料閂鎖器(data latch)與一訊號偵測器，亦即，複數個資料閂鎖器344.1～344.4的其中之一與複數個訊號偵測器346.1～346.4的其中之一。對於閂鎖級342.1來說，資料閂鎖器344.1用以於被觸發訊號CKI[3]觸發時，儲存比較週期CC1 中得到的比較器輸出COUT ，進而產生資料訊號D[3]。於此實施例中，觸發訊號CKI[3]可以是觸發訊號TG[3]的反相訊號。觸發訊號TG[3]可利用控制訊號CKS來實施，其中控制訊號CKS可用於控制圖1所示的類比訊號AIN 的取樣操作。
訊號偵測器346.1耦接於資料閂鎖器344.1，用以偵測資料訊號D[3]以產生有效訊號CKO[3]。有效訊號CKO[3]可指示出資料訊號D[3](亦即，資料閂鎖器344.1所儲存之比較器輸出COUT )是否有效。例如，資料訊號D[3]可包含複數個電壓訊號VP[3]與VN[3]。訊號偵測器346.1可藉由偵測複數個電壓訊號VP[3]與VN[3]之間的訊號位準差是否到達一閾值位準，來產生有效訊號CKO[3]。當複數個電壓訊號VP[3]與VN[3]之間的訊號位準差到達該閾值位準時，有效訊號CKO[3]可指示出資料訊號D[3]是有效的。當複數個電壓訊號VP[3]與VN[3]之間的訊號位準差小於該閾值位準時，有效訊號CKO[3]可指示出資料訊號D[3]是無效的。於此實施例中，訊號偵測器346.1可利用一反及閘來實施，其中該反及閘用以接收複數個電壓訊號VP[3]與VN[3]以產生有效訊號CKO[3]。然而，這並非用來限制本揭示的範圍。訊號偵測器346.1可利用其他能夠偵測出資料訊號D[3]是否有效的偵測電路來實施。
相似地，資料閂鎖器344.2/344.3/344.4可被觸發訊號CKI[2]/CKI[1]/CKI[0]觸發，其可為觸發訊號TG[2]/TG[1]/TG[0]的反相訊號。當被觸發訊號CKI[2]/CKI[1]/CKI[0]觸發時，資料閂鎖器344.2/344.3/344.4可儲存比較週期CC2 /CC3 /CC4 中得到的比較器輸出COUT ，進而產生資料訊號D[2]/D[1]/D[0]。訊號偵測器346.2/346.3/346.4可偵測資料訊號D[2]/D[1]/D[0]以產生有效訊號CKO[2]/CKO[1]/CKO[0]，其可指示出資料訊號D[2]/D[1]/D[0]是否有效。
複數個延遲級348.1～348.3中的每一延遲級均耦接於複數個閂鎖級342.1～342.4中連續兩個閂鎖級之間。每一延遲級用以延遲從該連續兩個閂鎖級的其中之一輸出的一有效訊號以產生一觸發訊號，並根據該觸發訊號觸發該連續兩個閂鎖級的其中之另一。舉例來說，延遲級348.1耦接於連續兩個閂鎖級342.1與342.2之間，用以延遲從閂鎖級342.1輸出的有效訊號CKO[3]以產生觸發訊號TG[2]，並根據觸發訊號TG[2]觸發閂鎖級342.2。相似地，延遲級348.2用以延遲從閂鎖級342.2輸出的有效訊號CKO[2]以產生觸發訊號TG[1]，並根據觸發訊號TG[1]觸發閂鎖級342.3。延遲級348.3用以延遲從閂鎖級342.3輸出的有效訊號CKO[1]以產生觸發訊號TG[0]，並根據觸發訊號TG[0]觸發閂鎖級342.4。
於此實施例中，閂鎖電路340.1可根據有效訊號VD將觸發訊號TG[2]傳送至閂鎖電路340.2。當有效訊號VD指示出比較器輸出COUT 有效時，觸發訊號TG[2]未被傳送至閂鎖電路340.2。當有效訊號VD指示出比較器輸出COUT 變成無效時，觸發訊號TG[2]會被傳送至閂鎖電路340.2。因此，閂鎖電路340.2可在比較器輸出COUT 於前一比較週期被重置之後緊接著被觸發。相似地，閂鎖電路340.3/340.4可在比較器輸出COUT 於前一比較週期被重置之後緊接著被觸發。
舉例來說(但本揭示不限於此)，複數個延遲級348.1～348.3中的每一延遲級均可利用一正反器(flip-flop)來實施，其中該正反器可因應有效訊號VD而被觸發。有效訊號VD可指示出比較器輸出COUT 是否有效。當有效訊號VD指示出比較器輸出COUT 無效(或成為無效的輸出)時，該正反器可根據有效訊號VD輸出觸發訊號TG[2]/TG[1]/TG[0]。於此實施例中，該正反器可由有效訊號VD的下降緣(falling edge)所觸發。該正反器的資料輸入端D耦接於有效訊號CKO[3]/CKO[2]/CKO[1]。該正反器的反相資料輸出端Qb用以輸出觸發訊號TG[2]/TG[1]/TG[0]。此外，該正反器可在圖1所示的類比訊號AIN 被比較器電路120取樣時被重置。例如，該正反器的重置輸入端R可耦接於控制訊號CKS。
致能電路350包含(但不限於)一訊號偵測器352與一訊號產生器354。訊號偵測器352用以偵測比較器輸出COUT 以產生有效訊號VD，其可指示出比較器輸出COUT 是否有效。舉例來說(但本揭示不限於此)，訊號偵測器352可利用一反及閘來實施，其中該反及閘用以根據複數個電壓訊號VOP與VON產生有效訊號VD。
訊號產生器354耦接於訊號偵測器352、閂鎖電路340.4及比較器電路120，用以根據有效訊號VD、有效訊號CKO[0]及控制訊號CKS產生致能訊號EN_D。此外，訊號產生器354可根據致能訊號EN_D選擇性地致能比較電路120。
於此實施例中，當有效訊號VD指示出比較器輸出COUT 無效、有效訊號CKO[0]指示出閂鎖在閂鎖電路340.4的資料訊號D[0]無效，且控制訊號CKS指示出圖1所示的類比訊號AIN 的取樣操作結束時，訊號產生器354可根據致能訊號EN_D致能比較器電路120。當有效訊號VD指示出比較器輸出COUT 有效時，訊號產生器354可停用比較器電路120，使比較器輸出COUT 可被重置。當有效訊號CKO[0]指示出閂鎖在閂鎖電路340.4的資料訊號D[0]有效時，訊號產生器354可停用比較器電路120，使比較器輸出COUT 可被重置。當控制訊號CKS指示出圖1所示的類比訊號AIN 的取樣操作尚未結束時，訊號產生器354可停用比較器電路120，使比較器輸出COUT 可被重置。舉例來說(但本揭示不限於此)，訊號產生器354可實施為包含一反或閘356與一延遲元件358。反或閘356用以根據有效訊號VD、有效訊號CKO[0]與控制訊號CKS產生一致能訊號EN。延遲元件358用以延遲致能訊號EN以產生致能訊號EN_D。
圖4是根據本揭示某些實施例的圖3所示的控制電路330的操作所涉及的訊號波形圖。請連同圖3參閱圖4，於時間點t0，致能訊號EN_D轉換(transition)至高訊號位準。例如，一取樣階段結束以及一轉換階段開始，使圖1所示的類比訊號AIN 的取樣操作結束。控制訊號CKS可從高訊號位準轉換至低訊號位準。由於控制訊號CKS、有效訊號CKO[0]與有效訊號VD均處於低訊號位準，反或閘356可輸出處於高訊號位準的致能訊號EN至延遲元件358。
在經過延遲元件358所造成的時間延遲TD之後(亦即，時間點t1)，延遲元件358可產生處於高訊號位準的致能訊號EN_D。比較器電路120可由致能訊號EN_D所致能，以進入比較週期CC1 。在比較週期CC1 中產生的比較器輸出COUT 有效之前，由於控制訊號CKS已轉換至低訊號位準，閂鎖級342.1可因此被觸發。
於時間點t2，複數個電壓訊號VOP與VON之間的訊號位準差到達一閾值位準。訊號偵測器352可據以產生處於高訊號位準的有效訊號VD。反或閘356所輸出之致能訊號EN可轉換至低訊號位準。此外，由於閂鎖級342.1已被觸發，因此，資料閂鎖器344.1可立即儲存到達有效邏輯狀態之比較器輸出COUT ，且資料偵測器346.1可在時間點t2v產生處於高訊號位準的有效訊號CKO[3]。閂鎖電路340.1可根據儲存於其中的資料訊號D[3]產生圖1所示的數位訊號DOUT 的最高有效位元。
在經過時間延遲TD之後(亦即，時間點t3)，致能訊號EN_D可因應致能訊號EN轉換至低訊號位準。比較器電路120可根據致能訊號EN_D重置比較器輸出COUT ，使複數個電壓訊號VOP與VON可處於相同的訊號位準。有效訊號VD轉換至低訊號位準，以及致能訊號EN_D轉換至高訊號位準。此外，延遲級348.1(亦即，該正反器)可由有效訊號VD所觸發，以輸出觸發訊號TG[2]。閂鎖級342.2可由觸發訊號CKI[2]所觸發，其中觸發訊號CKI[2]是觸發訊號TG[2]的反相訊號。在經過時間延遲TD之後(亦即，時間點t4)，致能訊號EN_D可轉換至高訊號位準。比較器電路120可進入比較週期CC2 。
由於閂鎖級342.2可因應前一閂鎖級342.1所輸出之有效訊號CKO[3]以及有效訊號VD而被觸發，基於複數個閂鎖電路340.1～340.4所實施的逐漸逼近控制邏輯電路可稱為雙路徑逐漸逼近控制邏輯電路(two-path SAR control logic)。由於所屬技術領域中具有通常知識者在閱讀上述關於圖1至圖4的段落說明之後，應可瞭解控制電路330在複數個比較週期CC2 ～CC4 中的操作，因此，相似的說明在此便不再重複。
值得注意的是，由於比較週期CC1 中產生的比較器輸出COUT 可在其成為有效的比較器輸出時，立即儲存至閂鎖電路340.1，因此，保留給數位類比轉換器使其穩定下來的一段時間大致等於時間延遲TD的兩倍。相較於當比較器輸出變成有效時才致能比較器輸出之儲存操作的逐漸逼近控制邏輯電路，本揭示所提供的逐漸逼近控制邏輯電路可提供更多的時間餘裕給數位類比轉換器的穩定時間。
圖5是根據本揭示某些實施例的圖1所示的控制電路130的另一實施方式的示意圖。除了複數個閂鎖電路540.1～540.4以外，控制電路530的電路結構可與圖3所示的控制電路330的電路結構相同/相似。
閂鎖電路540.1包含彼此串聯耦接的一閂鎖級542.1與一延遲級548.1。閂鎖級542.1包含圖3所示的資料閂鎖器344.1與訊號偵測器346.1。用於觸發資料閂鎖器344.1的觸發訊號CKI[3]可利用一控制訊號CKSb來實施，其為控制訊號CKS的反相訊號。延遲級548.1可利用一延遲元件549.1來實施，其中延遲元件549.1用以延遲有效訊號CKO[3]以產生觸發訊號CKI[2]。
閂鎖電路540.2包含彼此串聯耦接的一閂鎖級542.2與一延遲級548.1。閂鎖級542.2包含圖3所示的資料閂鎖器344.2與訊號偵測器346.2。用於觸發資料閂鎖器344.2的觸發訊號CKI[2]是從延遲級548.1輸出。延遲級548.2可利用一延遲元件549.2來實施，其中延遲元件549.2用以延遲有效訊號CKO[2]以產生觸發訊號CKI[1]。相似地，閂鎖電路540.3包含彼此串聯耦接的一閂鎖級542.3與一延遲級548.3。用於觸發資料閂鎖器344.3的觸發訊號CKI[1]是從延遲級548.2輸出。延遲級548.2可利用一延遲元件549.3來實施，其中延遲元件549.3用以延遲有效訊號CKO[1]以產生觸發訊號CKI[0]。此外，閂鎖電路540.4利用一閂鎖級542.4來實施，其中閂鎖級542.4包含圖3所示的資料閂鎖器344.4與訊號偵測器346.4。用於觸發資料閂鎖器344.4的觸發訊號CKI[0]是從延遲級548.3輸出。
圖6是根據本揭示某些實施例的圖5所示的控制電路530的操作所涉及的訊號波形圖。請連同圖5參閱圖6，於時間點t0，致能訊號EN_D轉換至高訊號位準。在經過延遲元件358所造成的時間延遲TD之後(亦即，時間點t1’)，致能訊號EN_D可轉換至高訊號位準。比較器電路120可進入比較週期CC1 。在比較週期CC1 中產生的比較器輸出COUT 有效之前，由於控制訊號CKS已轉換至低訊號位準，閂鎖級542.1可因此被觸發。
於時間點t2’，複數個電壓訊號VOP與VON之間的訊號位準差到達一閾值位準。由於閂鎖級542.1已被觸發，因此，資料閂鎖器344.1可立即儲存到達有效邏輯狀態之比較器輸出COUT ，且資料偵測器346.1可在時間點t2v’產生處於高訊號位準的有效訊號CKO[3]。在有效訊號CKO[3]發生位準轉換之後經過了延遲元件549.1所造成的時間延遲TD2時，延遲元件549.1可產生處於具有高訊號位準的觸發訊號CKI[2]。時間延遲TD2的時間長度可等於或大於時間延遲TD的時間長度，並可小於時間延遲TD的時間長度的兩倍。
此外，當複數個電壓訊號VOP與VON之間的訊號位準差到達該閾值位準時，致能訊號EN可轉換至低訊號位準。在經過時間延遲TD之後(亦即，時間點t3’)，致能訊號EN_D可因應致能訊號EN轉換至低訊號位準。比較器電路120可根據致能訊號EN_D重置比較器輸出COUT ，使複數個電壓訊號VOP與VON可處於相同的訊號位準。致能訊號EN可轉換至高訊號位準。在經過時間延遲TD之後(亦即，時間點t4’)，致能訊號EN_D可轉換至高訊號位準。比較器電路120可進入比較週期CC2 。
由於閂鎖級542.2可因應前一閂鎖級542.1所輸出之有效訊號CKO[3]而被觸發，基於複數個閂鎖電路540.1～540.4所實施的逐漸逼近控制邏輯電路可稱為單路徑逐漸逼近控制邏輯電路(single-path SAR control logic)。由於所屬技術領域中具有通常知識者在閱讀上述關於圖1至圖6的段落說明之後，應可瞭解控制電路530在複數個比較週期CC2 ～CC4 中的操作，因此，相似的說明在此便不再重複。
在某些實施例中，一閂鎖級可進行自閂鎖操作(self-latching operation)，以使前一比較週期中已儲存的比較器輸出不會受到當前的比較週期中產生的比較器輸出的干擾。舉例來說，當位於該閂鎖級之後的另一閂鎖級因應一觸發訊號而被觸發，以儲存當前的比較週期中產生的比較器輸出時，該閂鎖級可未耦接於當前的比較週期中產生的比較器輸出。
圖7A至圖7C是根據本揭示某些實施例的圖3所示的閂鎖級342.1的自閂鎖操作的示意圖。首先請參閱圖7A，閂鎖級342.1的資料閂鎖器344.1可包含一閂鎖元件744與一開關電路746。閂鎖元件744包含複數個輸入端TIP 與TIN ，以及複數個輸出端TOP 與TON 。輸入端TIP 耦接於輸出端TOP ，以及輸入端TIN 耦接於輸出端TON 。閂鎖元件744可根據從訊號偵測器346.1所輸出的有效訊號CKO[3]操作在不同的模式。例如，閂鎖元件744可操作在一旁路模式(bypass mode)，其中閂鎖元件744的資料閂鎖功能可在該旁路模式中停用。又例如，閂鎖元件744可操作在一閂鎖模式，其中閂鎖元件744的資料閂鎖功能可在該閂鎖模式中啟用/致能。
開關電路746用以根據有效訊號CKO[3]選擇性地將比較器輸出COUT 耦接於閂鎖元件744。於此實施例中，開關電路746包含複數個開關SWP與SWN。開關SWP選擇性地耦接於電壓訊號VOP與輸入端TIP 之間。開關SWN選擇性地耦接於電壓訊號VON與輸入端TIN 之間。
於操作中，在一重置期間(reset period)將比較器輸出COUT 重置，其中該重置期間可以是(但不限於)從圖4所示的時間點t0到時間點t1的一段時間。複數個電壓訊號VOP與VON均被重置為高訊號位準。複數個開關SWP與SWN均根據有效訊號CKO[3]而導通。閂鎖元件744可操作在該旁路模式。因此，輸入端TIP 之電壓訊號VLP與輸出端TOP 之電壓訊號VP[3]均設為高訊號位準。輸入端TIN 之電壓訊號VLN與輸出端TON 之電壓訊號VN[3]均設為高訊號位準。資料訊號D[3]處於無效狀態。此外，在一取樣期間(sampling period)(諸如圖4所示的時間點t1到時間點t2的一段時間)的一開始，複數個電壓訊號VOP、VON、VLP、VLN、VP[3]與VN[3]均處於高訊號位準。
接下來，請參閱圖7B，當電壓訊號VON的訊號位準轉換至低訊號位準時(諸如圖4所示的時間點t2)，比較器輸出COUT­ 成為有效的比較器輸出。複數個電壓訊號VLN與VN[3]均將轉換至低訊號位準。請參閱圖7C，當電壓訊號VN[3]轉換至低訊號位準時(諸如圖4所示的時間點t2v)，有效訊號CKO[3]可轉換至高訊號位準，以斷開開關SWP與開關SWN。閂鎖元件744可操作在該閂鎖模式。由於開關SWP與開關SWN均斷開，因此，閂鎖級342.1可以不耦接至下一比較週期中產生的比較器輸出COUT 。
圖8是根據本揭示某些實施例的圖7A至圖7C所示的閂鎖元件744的實施方式的示意圖。於此實施例中，閂鎖元件744包含一對交叉耦接(cross-coupled)的反相器，以及複數個開關SWP1、SWN1、SWP2與SWN2。該對交叉耦接的反相器包含反相器846與反相器848，用以儲存比較器輸出COUT 以產生資料訊號D[3]。反相器846的輸入端作為輸入端TIP ，且反相器846的輸出端作為輸出端TON 。反相器848的輸入端作為輸入端TIN ，且反相器848的輸出端作為輸出端TOP 。
開關SWP1根據圖3所示的觸發訊號CKI[3]選擇性地耦接於一參考電壓VDD與輸入端TIP 之間。開關SWN1根據觸發訊號CKI[3]選擇性地耦接於參考電壓VDD與輸入端TIN 之間。開關SWP2根據有效訊號CKO[3]選擇性地耦接於反相器846的供電端TSP 與一參考電壓VSS之間。開關SWN2根據有效訊號CKO[3]選擇性地耦接於反相器848的供電端TSN 與參考電壓VSS之間。
圖9A至圖9C是根據本揭示某些實施例的圖8所示的閂鎖級342.1的自閂鎖操作的示意圖。首先請參閱圖9A，開關SWP1與開關SWN1均於一重置期間(諸如圖4所示的時間點t0之前的一段時間)根據觸發訊號CKI[3]導通。開關SWP2與開關SWN2均斷開，且開關SWP與開關SWN均導通。閂鎖元件744可操作在該旁路模式。
請參閱圖9B，開關SWP1與開關SWN1均於一取樣期間根據觸發訊號CKI[3]斷開。由於資料訊號D[3]在該取樣期間(諸如圖4所示的時間點t1到時間點t2)的一開始是無效的，開關SWP2與開關SWN2均根據有效訊號CKO[3]斷開。此外，開關SWP與開關SWN均根據有效訊號CKO[3]導通。
請參閱圖9C，當資料訊號D[3]有效(成為有效的資料訊號)時(諸如圖4所示的時間點t2v)，有效訊號CKO[3]可轉換至高訊號位準。閂鎖元件744可操作在該閂鎖模式。開關SWP2與開關SWN2均導通以鎖住資料訊號D[3]。開關SWP與開關SWN均斷開以使複數個電壓訊號VOP與VON未耦接於閂鎖元件744。閂鎖級342.1未耦接於比較器輸出COUT 。
值得注意的是，上述關於圖7A至圖9C所示的結構與操作可用來實施圖3所示的複數個閂鎖級342.2～342.4與圖5所示的複數個閂鎖級542.1～542.4之至少其一，而不會背離本揭示的範圍。此外，圖8所示的電路結構是為了方便說明而已，並非用來限制本揭示的範圍。
圖10是根據本揭示某些實施例的操作一SAR ADC電路的方法的流程圖。為了方便說明，以下搭配圖3所示的控制電路330來說明方法1000。所屬技術領域中具有通常知識者應可瞭解方法1000可應用於圖1所示的控制電路130與圖5所示的控制電路530，而不會背離本揭示的範圍。此外，在某些實施例中，方法1000可包含其他操作。在某些實施例中，方法1000的操作可採用不同的順序來進行，及/或採用其他實施方式。
於操作1002中，利用該SAR ADC電路之一比較器電路，分別於複數個連續比較週期中將一類比訊號與複數個參考位準作比較。該複數個比較週期包含一第一比較週期與一第二比較週期。比較器電路120用以於複數個比較週期CC1 ～CC4 中分別將類比訊號AIN 與複數個參考位準作比較。
於操作1004中，致能一第一閂鎖電路，以儲存在該第一比較週期中產生的該比較器電路之一比較器輸出，並據以產生一觸發訊號。例如，致能閂鎖電路340.1，以儲存在比較週期CC1 中產生的比較器輸出COUT 並據以產生觸發訊號TG[2]。
於操作1006中，根據該觸發訊號致能一第二閂鎖電路，以儲存該第二比較週期中產生的該比較器輸出。例如，根據觸發訊號TG[2]致能閂鎖電路340.2，以儲存在比較週期CC2 中產生的比較器輸出COUT 。
於操作1008中，根據該第一閂鎖電路所儲存之該比較器輸出以及該第二閂鎖電路所儲存之該比較器輸出產生一數位訊號的至少一部分。例如，根據在比較週期CC1 中產生的比較器輸出COUT 以及在比較週期CC2 中產生的比較器輸出COUT ，產生數位訊號DOUT 的一部分。
在某些實施例中，該第一閂鎖電路可在該第一比較週期中產生的該比較器輸出有效之前被致能。例如，閂鎖電路340.1可在比較週期CC1 開始之前被致能。由於所屬技術領域中具有通常知識者在閱讀上述關於圖1至圖9C的段落說明之後，應可瞭解方法1000的操作細節，因此，進一步的說明在此便不再贅述。
藉由本揭示所提供之逐漸逼近控制方案，閂鎖電路可根據閂鎖在其中的資料訊號來觸發下一個閂鎖電路。前述下一個閂鎖電路可在欲儲存的比較器輸出有效(亦即，成為有效的比較器輸出)之前被觸發。因此，本揭示所提供之逐漸逼近控制方案可提供更多的時間餘裕予數位類比轉換器的穩定時間。
在本揭示內容使用的詞彙「大致」是用以描述及說明少量的變化。當這些詞彙結合事件或情形使用時，可涵蓋事件或情形精確發生之例示以及事件或情形極近似於發生之例示。舉例而言，當詞彙「大致」與一給定數值或範圍來使用時，一般可表示該給定數值或範圍的±10%、±5%、±1%或±0.5%。在本揭示內容，將數值範圍表示成由一端點至另一端點或介於二端點之間。除非另有說明，本揭示內容所述的數值範圍皆包含端點。此外，當提及多個數值或特性「大致」相同時，可涵蓋這些數值彼此之間均位於這些數值的平均值的±10%、±5%、±1%或±0.5%的範圍內的情形。
上文的敘述簡要地提出了本揭示某些實施例的特徵，而使得所屬領域之通常知識者能夠更全面地理解本揭示的多種態樣。本揭示所屬領域之通常知識者當可理解，其可輕易地利用本揭示內容作為基礎，來設計或更動其他製程與結構，以實現與此處所述之實施方式相同的目的及/或到達相同的優點。本揭示所屬領域之通常知識者應當明白，這些均等的實施方式仍屬於本揭示內容的精神與範圍，且其可進行各種變更、替代與更動，而不會悖離本揭示內容的精神與範圍。
100:逐漸逼近式類比數位轉換電路 110:數位類比轉換器 120:比較器電路 130, 330, 530:控制電路 140.1~140.N, 340.1~340.4, 540.1~540.4:閂鎖電路 150, 350:致能電路 200, 1000:方法 202, 204, 206.1~206.N, 1002~1008:操作 342.1~342.4, 542.1~542.4:閂鎖級 344.4~344.4:資料閂鎖器 346.1~346.4, 352:訊號偵測器 348.1~348.3, 548.1~548.3:延遲級 354:訊號產生器 356:反或閘 358, 549.1~549.3:延遲元件 744:閂鎖元件 746:開關電路 846, 848:反相器 AIN , VDAC :類比訊號 CC1 ~CCN :比較週期 CKS, CKSb:控制訊號 COUT :比較器輸出 D:資料輸入端 D[0]~D[3]:資料訊號 DOUT , DS:數位訊號 EN_D, EN:致能訊號 Qb:反相資料輸出端 R:重置輸入端 SWP, SWN, SWP1, SWN1, SWP2, SWN2:開關 t0, t1, t2, t2v, t3, t4, t0’, t1’, t2’, t2v’, t3’, t4’:時間點 TD, TD2:時間延遲 TG[0]~TG[N-1], CKI[0]~CKI[3]:觸發訊號 TIP , TIN :輸入端 TOP , TON :輸出端 TSP , TSN :供電端 VD, CKO[0]~CKO[3]:有效訊號 VDD, VSS:參考電壓 VIP, VIN, VXP, VXN, VOP, VON:電壓訊號 VP[3], VN[3], VLP, VLN:電壓訊號 VREF :參考訊號
搭配附隨圖式來閱讀下文的實施方式，可清楚地理解本揭示的多種態樣。應注意到，根據本領域的標準慣例，圖式中的各種特徵並不一定是按比例進行繪製的。事實上，為了能夠清楚地描述，可任意放大或縮小某些特徵的尺寸。 圖1是根據本揭示某些實施例的示例性的逐漸逼近式類比數位轉換電路的功能方塊示意圖。 圖2是根據本揭示某些實施例的操作一逐漸逼近式類比數位轉換電路的示例性的方法的流程圖。 圖3是根據本揭示某些實施例的圖1所示的控制電路的實施方式的示意圖。 圖4是根據本揭示某些實施例的圖3所示的控制電路的操作所涉及的訊號波形圖。 圖5是根據本揭示某些實施例的圖1所示的控制電路的另一實施方式的示意圖。 圖6是根據本揭示某些實施例的圖5所示的控制電路的操作所涉及的訊號波形圖。 圖7A至圖7C是根據本揭示某些實施例的圖3所示的閂鎖級的自閂鎖操作的示意圖。 圖8是根據本揭示某些實施例的圖7A至圖7C所示的閂鎖元件的實施方式的示意圖。 圖9A至圖9C是根據本揭示某些實施例的圖8所示的閂鎖級的自閂鎖操作的示意圖。 圖10是根據本揭示某些實施例的操作一逐漸逼近式類比數位轉換電路的方法的流程圖。
100:逐漸逼近式類比數位轉換電路
110:數位類比轉換器
120:比較器電路
130:控制電路
140.1~140.N:閂鎖電路
150:致能電路
AIN ,VDAC :類比訊號
CC1 ~CCN :比較週期
CKS:控制訊號
COUT :比較器輸出
DOUT ,DS:數位訊號
EN_D:致能訊號
TG[0]~TG[N-1]:觸發訊號
VD,CKO[0]:有效訊號
VIP,VIN,VXP,VXN,VOP,VON:電壓訊號
VREF :參考訊號

Claims (20)

  1. 一種逐漸逼近式類比數位轉換電路，包含： 一比較器電路，用以將一類比訊號與複數個參考位準作比較；以及 複數個閂鎖電路，耦接於該比較器電路且彼此串接，該複數個閂鎖電路分別因應複數個觸發訊號依序被觸發以儲存該比較器電路之一比較器輸出，並據以產生一數位訊號，其中該複數個閂鎖電路中的一第一閂鎖電路與一第二閂鎖電路分別因應該複數個觸發訊號中的一第一觸發訊號與一第二觸發訊號而被觸發；該第一閂鎖電路用以根據儲存於該第一閂鎖電路中的該比較器輸出產生該第二觸發訊號。
  2. 如請求項1所述之逐漸逼近式類比數位轉換電路，其中該比較器電路用以在複數個比較週期分別將該類比訊號與該複數個參考位準作比較；該複數個閂鎖電路用以儲存在該複數個比較週期中分別產生的該比較器輸出；該複數個閂鎖電路之至少其一是在相對應之比較週期中產生的該比較器輸出有效之前被觸發。
  3. 如請求項1所述之逐漸逼近式類比數位轉換電路，其中當該第二閂鎖電路因應該第二觸發訊號而被觸發以儲存該比較器輸出時，該第一閂鎖電路未耦接於該比較器輸出。
  4. 如請求項1所述之逐漸逼近式類比數位轉換電路，其中該第一閂鎖電路包含： 一資料閂鎖器，用以於因應該第一觸發訊號而被觸發時，儲存該比較器輸出以產生一資料訊號； 一訊號偵測器，耦接於該資料閂鎖器，用以偵測該資料訊號以產生一第一有效訊號，該第一有效訊號指示出該資料訊號是否有效；以及 一延遲元件，耦接於該訊號偵測器，用以延遲該第一有效訊號以產生該第二觸發訊號。
  5. 如請求項4所述之逐漸逼近式類比數位轉換電路，其中該比較器輸出包含一第一電壓訊號與一第二電壓訊號；該資料閂鎖器包含： 一對交叉耦接的反相器，用以儲存該比較器輸出以產生該資料訊號，該對對交叉耦接的反相器包含一第一反相器與一第二反相器，該第一反相器的輸入端耦接於該第二反相器的輸出端，該第二反相器的輸入端耦接於該第一反相器的輸入端； 一第一開關，根據該第一有效訊號選擇性地耦接於該第一電壓訊號與該第一反相器的輸入端之間； 一第二開關，根據該第一有效訊號選擇性地耦接於該第二電壓訊號與該第二反相器的輸入端之間； 一第三開關，根據該第一觸發訊號選擇性地耦接於一第一參考電壓與該第一反相器的輸入端之間； 一第四開關，根據該第一觸發訊號選擇性地耦接於該第一參考電壓與該第二反相器的輸入端之間； 一第五開關，根據該第一有效訊號選擇性地耦接於該第一反相器的供電端與一第二參考電壓之間；以及 一第六開關，根據該第一有效訊號選擇性地耦接於該第二反相器的供電端與該第二參考電壓之間。
  6. 如請求項5所述之逐漸逼近式類比數位轉換電路，其中當該第三開關與該第四開關均導通時，該第五開關與該第六開關均斷開，且該第一開關與該第二開關均斷開；當該第三開關、該第四開關、該第五開關與該第六開關均斷開時，該第一開關與該第二開關均導通；當該第三開關與該第四開關均斷開，且該第五開關與該第六開關均導通時，該第一開關與該第二開關均斷開。
  7. 如請求項4所述之逐漸逼近式類比數位轉換電路，其中該資料訊號包含一第一電壓訊號與一第二電壓訊號；該資料偵測器是一反及閘，且該反及閘用以接收該第一電壓訊號與該第二電壓訊號以產生該第一有效訊號。
  8. 如請求項4所述之逐漸逼近式類比數位轉換電路，其中該延遲元件是因應一第二有效訊號而被觸發的一正反器，該第二有效訊號指示出該比較器輸出是否有效；當該第二有效訊號指示出該比較器輸出無效時，該正反器用以根據該第一有效訊號輸出該第二觸發訊號。
  9. 如請求項8所述之逐漸逼近式類比數位轉換電路，其中該正反器係於該類比訊號被該比較器電路取樣時重置。
  10. 如請求項1所述之逐漸逼近式類比數位轉換電路，其中該第二閂鎖電路用以根據該比較器輸出產生該數位訊號的最低有效位元；該第二閂鎖電路包含： 一資料閂鎖器，用以於因應該第二觸發訊號而被觸發時，儲存該比較器輸出以產生一資料訊號；以及 一訊號偵測器，耦接於該資料閂鎖器，用以偵測該資料訊號以產生一有效訊號，該有效訊號指示出該資料訊號是否有效； 其中當該有效訊號指示出該資料訊號有效時，該比較器電路用以根據該有效訊號重置該比較器輸出。
  11. 如請求項10所述之逐漸逼近式類比數位轉換電路，其中該資料訊號包含一第一電壓訊號與一第二電壓訊號；該資料偵測器是一反及閘，且該反及閘用以接收該第一電壓訊號與該第二電壓訊號以產生該有效訊號。
  12. 如請求項1所述之逐漸逼近式類比數位轉換電路，其中該第一閂鎖電路用以根據該比較器輸出產生該數位訊號的最高有效位元；該第一觸發訊號是用於控制該類比訊號之取樣操作的一控制訊號；當該控制訊號指示出該類比訊號之取樣操作正在進行時，該第一閂鎖電路未被觸發；當該控制訊號指示出該類比訊號之取樣操作結束時，該第一閂鎖電路被觸發。
  13. 如請求項1所述之逐漸逼近式類比數位轉換電路，另包含： 一訊號偵測器，耦接於該比較器電路與該第一閂鎖電路，用以偵測該比較器輸出以產生一有效訊號，該有效訊號指示出該比較器輸出是否有效； 其中該第一閂鎖電路用以根據該有效訊號將該第二觸發訊號傳送至該第二閂鎖電路；當該有效訊號指示出該比較器輸出有效時，該第二觸發訊號未被傳送至該第二閂鎖電路；當該有效訊號指示出該比較器輸出無效時，該第二觸發訊號被傳送至該第二閂鎖電路。
  14. 一種逐漸逼近式類比數位轉換電路，包含： 一比較器電路，用以在N個比較週期中分別將一類比訊號與複數個參考位準作比較，N是大於1的整數； N個閂鎖級，耦接於該比較器電路，用以將該N個比較週期中分別產生的該比較器電路之一比較器輸出儲存為N個資料訊號，並據以產生一數位訊號，其中每一閂鎖級用以輸出一第一有效訊號，該第一有效訊號指示出儲存於該閂鎖級的該資料訊號是否有效；以及 (N-1)個延遲級，其中每一延遲級耦接於該N個閂鎖級之中的連續兩個閂鎖級，用以延遲從該連續兩個閂鎖級的其中之一輸出的該第一有效訊號以產生一觸發訊號，並根據該觸發訊號觸發該連續兩個閂鎖級的其中之另一。
  15. 如請求項14所述之逐漸逼近式類比數位轉換電路，其中該N個閂鎖級的至少其一是在相對應之比較週期中產生的該資料訊號有效之前被觸發。
  16. 如請求項14所述之逐漸逼近式類比數位轉換電路，其中當該連續兩個閂鎖級的其中之另一因應該觸發訊號而被觸發時，該連續兩個閂鎖級的其中之一未耦接於該比較器輸出。
  17. 如請求項14所述之逐漸逼近式類比數位轉換電路，其中該閂鎖級包含： 一資料閂鎖器，用以儲存該比較器輸出以產生該資料訊號，該資料訊號包含一第一電壓訊號與一第二電壓訊號；以及 一訊號偵測器，耦接於該資料閂鎖器，用以偵測該第一電壓訊號與該第二電壓訊號之間的訊號位準差是否到達一閾值位準，以產生該第一有效訊號，其中當該第一電壓訊號與該第二電壓訊號之間的訊號位準差到達該閾值位準，該第一有效訊號指示出儲存於該閂鎖級之該資料訊號有效。
  18. 如請求項14所述之逐漸逼近式類比數位轉換電路，其中該延遲級是因應一第二有效訊號而被觸發的一正反器，該第二有效訊號指示出該比較器輸出是否有效；當該第二有效訊號指示出該比較器輸出無效時，該正反器用以根據該第一有效訊號輸出該觸發訊號。
  19. 一種操作一逐漸逼近式類比數位轉換電路的方法，包含： 利用該逐漸逼近式類比數位轉換電路之一比較器電路，分別於複數個連續比較週期中將一類比訊號與複數個參考位準作比較，其中該複數個比較週期包含一第一比較週期與一第二比較週期； 致能一第一閂鎖電路，以儲存在該第一比較週期中產生的該比較器電路之一比較器輸出並據以產生一觸發訊號； 根據該觸發訊號致能一第二閂鎖電路，以儲存該第二比較週期中產生的該比較器輸出；以及 根據該第一閂鎖電路所儲存之該比較器輸出以及該第二閂鎖電路所儲存之該比較器輸出產生一數位訊號的至少一部分。
  20. 如請求項19所述之方法，其中該第一閂鎖電路是在該第一比較週期中產生的該比較器輸出有效之前被致能。
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