KR20120093234A

KR20120093234A - 전하 공유 디지털-아날로그 변환기 및 연속 근사 아날로그-디지털 변환기

Info

Publication number: KR20120093234A
Application number: KR1020127010877A
Authority: KR
Inventors: 클레멘즈 포트만; 크리스토프 랑
Original assignee: 로베르트 보쉬 게엠베하
Priority date: 2009-09-28
Filing date: 2010-09-28
Publication date: 2012-08-22
Also published as: JP5607169B2; JP2013506382A; EP2484014A1; US20110074617A1; WO2011038381A1; KR101698632B1; EP2484014B1; US7916063B1

Abstract

일 실시예에서, 아날로그-디지털 변환기는 제1 입력, 제2 입력 및 출력을 가진 비교기를 포함하며, 제1 입력은 아날로그 신호에 연결되고, 연속 근사 레지스터는 비교기의 출력에 연결된 직렬 입력을 가지며, 아날로그 신호에 대응하는 N-비트 디지털 값 및 복수의 제어 신호들을 생성하도록 구성되고, 디지털-아날로그 변환기는 복수의 제어 신호들에 연결된 입력을 가지며, 디지털-아날로그 변환기는 제1, 제2, 및 제3 커패시터 및 복수의 제어 신호들에 의해 제어되는 복수의 스위치들을 더 포함하고, 제1 커패시터를 제2 커패시터에 또한 제3 커패시터를 제2 커패시터에 상호 배타적으로 연결하여 제1 커패시터의 전하 및 제3 커패시터의 전하를 제2 커패시터의 전하와 공유하고 제2 커패시터에서 아날로그 신호를 생성하도록 구성되며, 제2 커패시터는 비교기의 제2 입력에 연결된다.

Description

전하 공유 디지털-아날로그 변환기 및 연속 근사 아날로그-디지털 변환기{CHARGE-SHARING DIGITAL TO ANALOG CONVERTER AND SUCCESSIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER}

본 발명은 일반적으로 전자 장치에 관한 것으로 특히 아날로그 및 디지털 신호 변환기들에 관한 것이다.

아날로그 신호를 디지털 신호로 변환하거나 그 반대인 전자 컴포넌트들이 개발되어 왔다. 이러한 변환기들은 아날로그 센서들로부터 입력들을 수신하는 응용예들에서 및/또는 디지털 신호들이 아날로그 컴포넌트들과 인터페이스하는데 사용되는 경우들에서 사용된다. 아날로그-디지털 변환기(이후부터 "ADC"라고 함)는 아날로그 전압을 디지털 숫자로 변환한다. 디지털-아날로그 변환기(이후부터 "DAC"라고 함)는 디지털 숫자를 동등한 아날로그 신호로 변환한다.

특정 응용예들에서 신호 변환들의 속도가 제어중이다. 이러한 경우들의 일부 경우들에서, 변환기는 신속하게 변하는 데이터를 따라갈 수 있어야만 한다. 다른 응용예들에서, 2개의 폐쇄 아날로그 전압들 간에서 분해하는 기능이 제어중이다. ADC/DAC를 구현하는데 사용되는 기준 전압 뿐만 아니라 디지털 숫자를 구성하는 비트들의 수는 ADC/DAC의 분해능(resolution)을 결정한다. 예를 들면, 8-비트 ADC/DAC는 0 내지 255, 즉, 256개의 값들의 범위이다. 최고 숫자, 즉, 255가 5V, 즉, 기준 전압으로 스케일링되면, ADC/DAC의 분해능은 19.58 mV이다. 즉, ADC/DAC는 19.58 mV 내에서만 분해할 수 있다. 동일한 기준 전압에서, 10-비트 결과가 생성되면, 분해능은 따라서 4.88 mV로 향상된다.

일부 다른 응용예들에서, 변환기의 풋프린트는 가장 중요한 요인이다. 이러한 경우들에서, 목적은 ADC 또는 DAC의 크기를 사용되는 반도체 기술의 기하학적인 제약들 내에서 가능한 한 작게 만드는 것이다. 예를 들면, ADC/DAC에서 사용되는 커패시터들의 수는 ADC/DAC에 대해 큰 풋프린트를 야기할 수 있다. 도 1은 종래 기술에서 발견된 N-비트 DAC의 프론트 엔드의 일례를 도시한다. 커패시터들은 스위치 인 및 아웃되어 DAC의 출력(daco)을 조정한다. 이러한 타입의 구현의 커패시터들의 수는 N+1 이며, 여기서, N은 비트들의 수이다. 또한, 이러한 커패시터들은 바이너리로 웨이팅되어야만 하며, 통상 유닛 커패시터(a unit capacitor)로 구현된다. 따라서, 실제 구현은 1024개의 커패시터들을 필요로 한다. 이러한 커패시터들은 변환 부정확성을 방지하도록 매칭되어야만 한다. 예를 들면, 각각의 연속 비트 또는 분해능은 매칭을 2배 만큼 향상하도록 요구한다. 반도체 기술에서 커패시터들을 매칭하는 것은 커패시터의 면적의 제곱근에 비례하기에, 분해능의 모든 추가 비트는 커패시터 면적의 4배 증가를 요구한다.

직렬 전하 재분배 디지털-아날로그 변환기들이 이러한 단점들 중 일부를 다루기 위해 개발되었다. 도 2는 도 1의 변환기보다 더 작은 풋프린트를 가진 2개의 커패시터들 및 3개의 스위치들을 포함하는 종래 기술의 D/A 변환기의 일례를 도시한다. 그러나, 도 2에 도시된 바와 같은 직렬 D/A 변환기들은 특정 응용예들에 대해 지나치게 느려서, 스위치들로부터의 전하 주입으로 인해 비이상적인 동작으로 고통을 받는다.

충분히 훌륭한 분해능을 가지고, 작은 풋프린트로 충분히 빠른 변환들을 제공하며, 스위치들의 비이상적인 동작을 감소시키는 ADC/DAC 변환기가 필요하다.

일 실시예에서, 아날로그-디지털 변환기는 제1 입력, 제2 입력 및 출력을 가진 비교기 - 제1 입력은 아날로그 신호에 연결됨 -, 비교기의 출력에 연결된 직렬 입력을 가지며, 아날로그 신호에 대응하는 N-비트 디지털 값 및 복수의 제어 신호를 생성하도록 구성된 연속 근사 레지스터는 비교기, 및 복수의 제어 신호들에 연결된 입력을 가지며, 제1, 제2, 및 제3 커패시터 및 복수의 제어 신호들에 의해 제어되는 복수의 스위치들을 더 포함하고, 제1 커패시터를 제2 커패시터에 또한 제3 커패시터를 제2 커패시터에 상호 배타적으로 연결하여 제1 커패시터의 전하 및 제3 커패시터의 전하를 제2 커패시터의 전하와 공유하고 제2 커패시터에서 아날로그 신호를 생성하도록 구성된 디지털-아날로그 변환기를 포함하고, 제2 커패시터는 비교기의 제2 입력에 연결된다.

다른 실시예에서, 아날로그-디지털 변환기는 제1 아날로그 신호 및 제2 아날로그 신호의 합을 생성하도록 구성된 제1 가산기, 제3 아날로그 신호 및 제4 아날로그 신호의 합을 생성하도록 구성된 제2 가산기, 제1 및 제2 아날로그 신호들의 합을 제3 및 제4 아날로그 신호들의 합과 비교하도록 구성된 비교기, 비교기에 연결되고 비교기에 의해 실행된 비교에 응답해서 제1 및 제3 아날로그 신호들에 대응하는 N-비트 디지털 값 및 복수의 제어 신호들을 생성하도록 구성된 연속 근사 레지스터, 및 복수의 제어 신호들에 연결된 차동 디지털-아날로그 변환기를 포함하고, 디지털-아날로그 변환기는 제1, 제2, 제3, 및 제4 커패시터 및 복수의 제어 신호들에 의해 제어되는 복수의 스위치들을 더 포함하고, 상호 배타적인 방식으로, 제1 및 제3 커패시터들을 제2 커패시터에 연결하고, 제1 및 제3 커패시터들을 제4 커패시터에 연결하여, 제1 커패시터의 전하 및 제3 커패시터의 전하를 제2 및 제4 커패시터들의 전하들과 공유하고, 제2 커패시터에서 제2 아날로그 신호를 생성하며 제4 커패시터에서 제4 아날로그 신호를 생성하도록 구성된다.

다른 실시예에서, 아날로그-디지털 변환기는 제1 아날로그 신호 및 제2 아날로그 신호의 합을 생성하도록 구성된 제1 가산기, 제3 아날로그 신호 및 제4 아날로그 신호의 합을 생성하도록 구성된 제2 가산기, 제1 및 제2 아날로그 신호들의 합을 제3 및 제4 아날로그 신호들의 합과 비교하도록 구성된 비교기, 비교기에 연결되고 비교기에 의해 실행된 비교에 응답해서 제1 및 제3 아날로그 신호들에 대응하는 N-비트 디지털 값 및 복수의 제어 신호들을 생성하도록 구성된 연속 근사 레지스터, 및 복수의 제어 신호들에 연결된 차동 디지털-아날로그 변환기를 포함하고, 차동 디지털-아날로그 변환기는 제1, 제2, 제3, 및 제4 커패시터 및 제1 시퀀스 및 제2 시퀀스 간에서 선택적으로 토글하도록 복수의 제어 신호들에 의해 제어되는 복수의 스위치들을 더 포함하고, 제1 시퀀스에서, 복수의 스위치들은 상호 배타적인 방식으로 제1 및 제3 커패시터들을 제2 커패시터에 연결하고, 제1 및 제3 커패시터들을 제4 커패시터에 연결하여, 제1 커패시터의 전하 및 제3 커패시터의 전하를 제2 및 제4 커패시터들의 전하들과 공유하고, 제2 커패시터에서 제2 아날로그 신호를 생성하며 제4 커패시터에서 제4 아날로그 신호를 생성하고, 제2 시퀀스에서, 복수의 스위치들은 상호 배타적인 방식으로 제2 및 제4 커패시터들을 제1 커패시터에 연결하고, 제2 및 제4 커패시터들을 제3 커패시터에 연결하여, 제2 커패시터의 전하 및 제4 커패시터의 전하를 제1 및 제3 커패시터들의 전하들과 공유하고, 제1 커패시터에서 제2 아날로그 신호를 생성하며 제3 커패시터에서 제4 아날로그 신호를 생성한다.

상술된 특징들 및 장점들 뿐만 아니라 다른 특징들 및 장점들은 이하의 상세한 설명 및 첨부 도면들을 참조해서 당업자에게 더 쉽게 명백해질 것이다.

도 1은 종래 기술의 N-비트 ADC의 프론트 엔드를 도시한다.
도 2는 종래 기술의 직렬 전하 재분배 D/A 변환기를 도시한다.
도 3은 현재 교시에 따른 일 실시예의 컴포넌트 연결의 블록도이다.
도 4는 현재 교시에 따른 커패시터 연결의 개략도이다.
도 5는 도 3에 도시된 컴포넌트들 중 한 컴포넌트의 블록도이다.
도 6은 4-비트 ADC의 종래의 일례의 2진 트리를 도시한다.
도 7은 현재 교시에 따른 4-비트 ADC의 2진 트리를 도시한다.
도 8은 4-비트 ADC에서 일례의 아날로그 값을 디지털 값으로 변환하는 동작 스텝들을 도시한다.
도 9a는 현재 교시에 따른 리셋 상태에 대한 커패시터 연결의 개략도이다.
도 9b는 현재 교시에 따른 펌프 업(pump-up) 프로시져에 대한 커패시터 연결의 개략도이다.
도 9c는 현재 교시에 따른 펌프 다운(pump-down) 프로시져에 대한 커패시터 연결의 개략도이다.
도 10은 현재 교시에 따른 차동 DAC의 개략도이다.
도 11은 현재 교시에 따른 일 실시예의 컴포넌트 연결의 블록도이다.
도 12는 동적 요소 매칭을 사용하는 차동 DAC의 개략도이다.

도 3을 참조하면, 현재 교시에 따른 ADC(10)의 블록도가 제공된다. 디지털 출력은 아날로그 입력(18)에 대한 ADC의 출력(22)에서 제공된다. 아날로그 입력(18)은 비교기(12)에 의해 DAC(16)의 출력(26)과 비교된다. 아날로그 입력(18)은 비교기(12)의 포지티브 단말(30)에 제공되며, DAC의 출력(26)은 네거티브 단말(28)에 제공된다. DAC 출력(26)이 아날로그 입력(18) 보다 더 높으면, 비교기 출력(20)은 로우(low), 즉, 디지털 0이다. DAC 출력(26)이 아날로그 입력(18) 보다 더 낮으면, 비교기 출력(20)은 하이(high), 디지털 1이다. 비교기(12)의 출력(20)은 연속 근사 레지스터(14)(이후부터 "SAR"이라고 함)에 제공된다. SAR(14)은 다수의 제어 라인들(32)로 DAC(16)를 제어한다. 또한, SAR(14)은 디지털 입력(24)을 DAC(16)에 제공한다. 수회 반복을 통해, SAR(14)은 제어 라인들(32)로 DAC(16)를 제어하면서, ADC(10)의 분해능 내에 있는, 아날로그 신호, 즉, DAC의 출력(26)에 이르도록 입력 라인들(24)을 제공한다. SAR(14)이 이러한 반복들을 완료할 때, SAR의 출력, 즉, DAC의 입력 라인들(24)은 ADC 출력(22)에서 다운스트림 컴포넌트(도시되지 않음)에 의해 판독된다. 일 실시예에서, DAC 출력(26)이 아날로그 입력(18)과 비교할 준비가 될 때를 결정하기 위해 비교기에 의해 사용될 수 있는 트리거 신호(34)가 비교기(12)에 제공된다. 트리거 신호(34)는, DAC 출력(26)이 준비될 때 디지털 하이로 펄스하고 그 후 임의의 소정의 시간에서 디지털 로우로 리턴하는 스트로브일 수 있다. 대안으로, 트리거 신호는 클록일 수 있다. 예를 들면, 트리거 신호(34)는 SAR(14)을 작동하는 위상-시프트 클록, 클록(도시되지 않음)으로부터 시프트된 위상일 수 있다. 본 실시예에서, 트리거 신호(34)는 클록의 하강 에지일 수 있으며, 클록의 다음 상승 에지는 비교기(12)의 출력을 포착하기 위한 트리거링 신호로서 SAR(14)에 의해 사용될 수 있다. 이에 부응하여, 비교기 출력이 준비될 때를 SAR(14)에게 알려주기 위해 데이터 준비 신호(36)가 비교기(12)에 의해 SAR(14)에게 제공될 수 있다. 데이터 유효 신호(36)는 비교기(12)의 출력(20)을 포착하기 위해 SAR(14)에 의해 비동기 방식으로 사용될 수 있다. 비교기(12)는 래치 메카니즘, 예를 들면, S-R 래치를 사용해서, 데이터 준비 신호(36)가 디지털 하이가 될 때와 동일한 시간에 비교기(12)의 출력(20)을 래치할 수 있다.

도 4를 참조하면, 현재 교시에 따른 커패시터들 간의 연결을 도시한 일례의 회로(50)가 제공된다. 본 일례의 실시예에서, DAC의 분해능, 즉, 출력 비트들의 수와 무관하게, 4개의 스위치들(56, 58, 60, 62) 및 3개의 커패시터들(64, 66, 68)이 필요하다. 즉, DAC가 8-비트 DAC이던 10-비트 DAC이던 간에, 동일한 컴포넌트들이 사용된다. 스위치들은 제어 라인들(32)에 의해 디지털 방식으로 제어된다. 온(on) 상태, 즉, 논리 레벨 1에서, 스위치들은 닫힌다. 오프(off) 상태, 즉, 논리 레벨 0에서, 스위치들은 개방된다. DAC의 출력 전압은 커패시터(66)에서 측정된다. 스위치들(56, 58, 60, 62)은 커패시터들(64, 66, 68) 간의 선택적인 전하 공유를 허용하도록 제공된다. 도 4에 도시되는 바와 같이, 스위치(62)가 접지(54)에 대한 연결을 제공하더라도, 회로는 또한 스위치(62)가 로우 기준 전압, 즉, 접지(54)와 상이한 레벨로 연결되도록 구성될 수 있다. 커패시터들(66, 64)은 제1 쌍의 전하 공유 커패시터들을 형성한다. 커패시터들(66, 68)은 제2 쌍의 전하 공유 커패시터들을 형성한다. 상이한 시간들에, 이 2개 쌍들의 커패시터들은 자신의 전하들을 상호 배타적인 방식으로 공유하며, 이는 이하에 더 상세히 후술된다.

회로(50)는 도 2에 도시된 종래 기술보다 향상된 것이다. 회로(50)에서, 제1 집합의 커패시터들, 즉, 커패시터들(64, 66)이 전하를 공유하는 동안, 커패시터(68)는 접지에 연결되어 자신의 전하를 방전한다. 유사하게, 제2 집합의 커패시터들, 즉, 커패시터들(66, 68)이 전하를 공유하는 동안, 커패시터(64)는 하이 기준 전압(52)에 연결되어 충전한다. 따라서, 충전 또는 방전을 위해 전하 공유 커패시터(도 2의 C_ref)를 기다릴 필요가 없기에, 전하 공유는 종래 기술에 비해 향상된다. 게다가, 커패시터들(64, 68)은 비교기 출력과 무관하게 고정 기준 전압 값들로 충전될 수 있다. 이러한 독립성은, 도 2의 전하 공유 커패시터 C_ref에 비해 더 이른 시간에 커패시터들(64, 68)에 대한 충전/방전의 발생을 허용한다. SAR(14)이 C_ref가 설정되는 전압을 결정하기 위해 비교기 출력을 알 필요가 있기 때문에, 더 이른 시간에 충전/방전하는 기능은 유익하다. 마지막으로, 커패시터들(64, 68)은 기껏해야 V_ref/2로부터 V_ref로 충전되어야 하거나 또는 V_ref/2로부터 접지로 방전되어야만 한다. 이러한 더 낮은 충전/방전 범위들은 도 2의 싱글 커패시터 C_ref에 비해 향상된 것이다. 이러한 향상은, C_ref가 접지에 가까운 값(실제로,

, 여기서, n은 비트들의 수)으로부터 V_ref로 충전되어야만 하거나 또는 대략 V_ref(실제로,

, 여기서, n은 비트들의 수)로부터 접지로 방전되어야만 하기 때문에 실현된 것이다. 따라서, 회로(50)에서, 한 쌍의 커패시터들 간의 전하가 전하 공유 주기 중에 공유되자마자, 제3 커패시터는 다음 전하 공유 주기 중에 자신의 전하를 공유할 준비가 되어 있다.

회로(50)에는 4개의 개별 상태들이 있다. 제1 상태에서, 제1 커패시터(64)는 제1 스위치(56)를 온 상태로 함으로써 하이 기준 전압(52)에 연결됨으로써 충전된다. 이 상태에서, 제2 스위치(58)는 오프 상태여서 제2 커패시터(66)를 제1 커패시터(64)로부터 분리한다. 제2 상태에서, 제2 커패시터(66) 및 제1 커패시터(64) 간에 또는 제2 커패시터(66) 및 제3 커패시터(68) 간에 전하가 공유된다. 제1 커패시터(64)가 제2 커패시터(66)와 전하를 공유중이면, 제1 스위치(56)는 오프 상태이고, 제2 스위치(58)는 온 상태이며, 제3 스위치(60)는 오프 상태이다. 제2 커패시터(66)가 제3 커패시터(68)와 전하를 공유중이면, 제2 스위치(58)는 오프 상태이고, 제3 스위치(60)는 온 상태이며, 제4 스위치(62)는 오프 상태이다. 제3 상태에서, 제3 커패시터(68)는 제4 스위치(62)를 온 상태로 함으로써 접지(54)에 연결됨으로써 방전된다. 이 상태에서, 제3 스위치(60)는 오프 상태여서 제2 커패시터(66)를 제3 커패시터(68)로부터 분리한다. 제4 상태에서, 제2 커패시터(66)는 제3 스위치(60) 및 제4 스위치(62)를 온 상태로 함으로써 또한 제2 스위치(58)를 오프 상태로 함으로써 제1 커패시터(64)를 분리함으로써 방전된다. 또한, 제4 상태는 추가 리셋 스위치로 구현될 수 있다.

접지(54)에 대해 전기적 전위를 가진 하이 기준 전압(52)은 커패시터 네트워크(64, 66, 68)에 전하를 제공한다. 하이 기준 전압(52)은 제1 스위치(56)에 의해 커패시터 네트워크에 대해 스위치 인 및 아웃된다. 하이 기준 전압(52)은 제1 커패시터(64)를 충전한다. 스위치(56)가 제1 커패시터(64)를 하이 기준 전압(52)에 연결하는 동안, 제2 스위치(58)는 개방 상태이며, 제2 커패시터(66)를 제1 커패시터(64)로부터 분리한다. 즉, 제2 스위치(58) 및 제1 스위치(56)는 상호 배타적인 방식으로 온이다. 제2 스위치(58)가 온 상태인 동안, 제1 커패시터(64) 및 제2 커패시터(66) 간의 전하는 공유된다. 이 상태에서, 제2 커패시터(66)는 제3 커패시터(68)로부터 분리된다.

커패시터 쌍들, 예를 들면, 제1 커패시터(64) 및 제2 커패시터(66) 간의 전하 공유는 수학식 1에 의해 좌우된다.

여기서, C₁ 및 C₂는 제1 커패시터(64), 제2 커패시터(66)의 커패시턴스들이고, V_init1 및 V_init2는 전하 공유 직전의 제1 및 제2 커패시터들의 전압들이고, Q₁ _,2는 제1 및 제2 커패시터들 C₁ 및 C₂에서의 전하이다. C₁ = C₂ = C 인 경우에, 커패시터들에서의 전하는 수학식 2로 도시된다.

제1 및 제2 커패시터들의 최종 전압은 수학식 3에 의해 좌우된다.

수학식 3의 Q₁ _,2를 대체해서, V_Final1 _,2는 수학식 4에 기초하여 계산된다.

따라서, C₁ = C₂ 인 경우들에서, 제1 및 제2 커패시터들에서 전하가 공유될 때마다, 양 커패시터들의 포스트-전하 공유 전압(post-charge-sharing voltage)은 V_init1 및 V_init2의 평균이다. 제2 커패시터(66) 및 제3 커패시터(68) 간의 전하 공유에 대해서도 마찬가지이다.

도 5를 참조하면, SAR(14)의 내부 구조가 도시된다. 입력(88)은 비교기 출력(도시되지 않음)에 연결된다. 입력(88)에서의 디지털 비트들은 출력 레지스터(84)에 의해 포착된다. 비교기는 디지털 1 또는 0을 계속해서 출력한다. 비교기의 출력은 제어 시퀀스 회로(82)의 제어 하에서 출력 레지스터(84)에 의해 특정 시간의 경우들에 포착된다. 제어 시퀀스 회로(82)는 입력(88)에서 비트들의 포착을 트리거하는 타이밍 제어 신호(92)를 출력한다. 제어 시퀀스 회로는 타이밍 회로(80)에 의해 생성되는 타이밍 신호(90)에 의해 트리거된다. 출력 레지스터(84)는 ADC(10)의 N개의 비트들을 나타내는 N개의 비트들을 가진 레지스터이다. 이 N개의 비트들은 데이터 라인들(24)을 통해 ADC의 출력(22)에서 제공된다. 출력 레지스터(84)는 ADC가 ADC의 분해능 내의 아날로그 입력(18)과 동등한 디지털에 도달하였을 때 ADC의 출력(22)에서 N개의 비트들을 선택적으로 제공할 수 있다. 대안으로, 출력 레지스터(84)는 계속해서 데이터 라인들(24)을 변경해서, ADC의 출력(22)을 변경할 수 있다. 후자의 실시예에서, 데이터가 유효할 때를 다운스트림 컴포넌트에게 알려주기 위해 데이터 유효 플래그가 필요할 수 있다.

제어 시퀀스 회로(82)는 특정 시간 기간이 만료된 후에 입력(88)(비교기(12)에 연결되고 비교기(12)의 출력(20)을 나타냄)에서 유효한 다음 비트의 포착을 트리거하도록 구성된다. 일 실시예에서, 이 지연은 타이밍 회로(80)에 의해 생성된 타이밍 신호(90)의 소정 수의 클록 주기들을 카운팅하는 회로(82)에 의해 달성될 수 있다. 다른 실시예에서, 타이밍 회로(80)는 제어 시퀀스 회로(82)에 감쇠 신호를 제공하는 타이머, 즉, RC 회로일 수 있다. 또 다른 실시예에서, 데이터 준비 신호(36)는 비교기(12)의 출력(20)이 유효한 데이터를 가짐을 타이밍 회로(80)에 알려주기 위해 비교기(12)에 의해 제공될 수 있다. 이러한 경우들 중 어느 한 경우에서, 제어 시퀀스 회로(82)는 데이터가 유효할 때만 입력(88)에서 데이터를 포착하도록 출력 레지스터(84)를 트리거한다.

출력 레지스터(84)는 데이터 라인들(95)을 시프트 레지스터(86)에 제공한다. 시프트 레지스터(86)는 후술되는 방식으로 데이터를 시프트하고 제어 라인들(32)을 DAC(도시되지 않음)에 제공한다. 또한, 시프트 레지스터는 타이밍 제어 신호(94)를 통해 제어 시퀀스 회로(82)에 의해 제어된다.

이미 기술된 바와 같이, 도 3에 도시된 DAC(16)는 4개의 스위치들 및 3개의 커패시터들을 포함하는 도 4에 도시된 커패시터 네트워크를 가진다. 4개의 스위치들의 동작은 이진 트리에 따라 논리적으로 달성될 수 있다. 이진 트리는 리셋 상태 외에 N개의 레벨들을 가지며, N은 ADC/DAC 비트들의 수이다. 예를 들면, 4-비트 ADC는 4개의 레벨들 및 하나의 리셋 상태를 가진다. 각각의 레벨은 기준 전압의 아주 적은 증가를 논리적으로 나타낸다. 도 6을 참조하면, 종래의 4-비트 이진 트리가 제공된다. 트리의 루트에서, 상태 0을 나타내는 리셋 상태가 제공된다. 각각의 레벨은 V_ref/(2^m)의 증가 스텝을 나타내며, m은 레벨 번호이다. 또한, 각각의 레벨은 2^m- ¹개의 자식들을 가지며, 여기서, m은 레벨 번호이다. 좌측 자식은 그 부모의 전압 + 증가 스텝을 나타내며, 우측 자식은 그 부모의 전압 - 증가 스텝을 나타낸다. 예를 들면, 제1 레벨은 V_ref/2를 나타내며, 오직 하나의 자식을 가진다. V_ref가 1V이면, 이 레벨은 0.5V를 나타내고, 이진수 1000으로 표현된다. 전체 범위, 즉, +1V는 이진수 1111로 표현된다. 다음 레벨은 V_ref/2²(또는 0.25V)의 한 스텝을 나타내며, 2개의 자식들을 가진다. 좌측 자식은 0.5V + 0.25V (0.75V)이고 우측 자식은 0.5V - 0.25V (0.25V)이다. 최종 레벨, 즉, 레벨 4는 V_ref/(2⁴) = 0.0625V의 증가 스텝을 가진다. 이 레벨은 2³개의 자식들을 가진다. 각각의 레벨에 대한 증가 스텝은 또한 각각의 레벨에서 가장 우측 자식으로서 발견된다. 도 6에 도시된 이진 트리는 상술된 논리적 관계에 따른 논리 게이트들을 사용해서 구현될 수 있다.

도 4에 도시된, SAR DAC의 커패시터 및 스위칭 네트워크는 도 6에서 제공된 종래의 이진 트리를 따르지 않는다. 대신, 도 4에 도시된 커패시터 및 스위칭 네트워크는 4 비트 ADC에 대한 도 7에 도시된 이진 트리를 따른다.

도 7을 참조하면, 도 6에 도시된 바와 유사한 이진 트리가 제공된다. 그러나, 분명한 차이들이 있다. 트리의 루트에서, 상태 0을 나타내는 리셋 상태가 제공된다. 각각의 레벨은 V_ref/(2^m)의 증가 스텝을 나타내며, 각각의 레벨은 2^m- ¹개의 자식들을 가지며, 여기서, m은 레벨 번호이다. 특히, 좌측 자식은 그 부모의 전압 + V_ref를 2로 나눈 양, 즉,

를 나타낸다. 그러나, 우측 자식은 그 부모의 전압을 2로 나눈 양을 나타낸다. 도 7에 따른 자식-부모 관계는 후술된다.

도 4 및 도 7을 참조할 때, DAC가 트리의 레벨 2에서 이진 트리 로케이션 1100(12)에 있다고 가정하자. 커패시터(66)의 전압, 즉, DAC의 출력(26)은 0.75V이다. 이 실례에서, 스위치들(56, 62)은 온 상태이고, 스위치들(58, 60)은 오프 상태이다. 0.75V를 아날로그 입력(18)과 비교할 때, 비교기의 출력이 이진수 1이면, 즉, 아날로그 입력이 0.75V 보다 더 높은 전압을 가지면, DAC(16)는 다음 이진 레벨(레벨 3)로 전개되어 해당 레벨에서 좌측 자식으로, 즉, 1110(14)로 따라가야 한다. 이를 달성하기 위해, V_ref(본 일례들에서는 1V)로 이미 충전된 커패시터(64)는 전하 공유를 위해 제2 커패시터(66)에 연결된다. 제1 및 제2 커패시터들(64, 66)이 전하들을 공유하기 위해, 스위치들(56, 58)은 각각 오프 상태 및 온 상태가 된다. 상술된 수학식 4에 기초하여, 커패시터들(64, 66)의 전압은 (V_init1 + V_init2)/2, 즉, (1V + 0.75V)/2 = 0.875V로 계산된다. 그러나, 비교기의 출력이 0이면, 즉, 아날로그 입력이 0.75V 보다 더 낮은 전압을 가지면, DAC(16)는 다음 이진 레벨(레벨 3)로 전개되어 해당 레벨에서 우측 자식으로, 즉, 0.625V(1010)로 따라가야 한다. 이를 달성하기 위해, 접지(54)로 이미 방전된 커패시터(68)는 전하 공유를 위해 제2 커패시터(66)에 연결된다. 제2 및 제3 커패시터들(66, 68)이 전하들을 공유하기 위해, 스위치(60)는 온 상태가 되고, 스위치(62)는 오프 상태가 된다. 상술된 수학식 4에 기초하여, 커패시터들(66, 68)의 전압은 (V_init1 + V_init2)/2, 즉, (0V + 0.75V)/2 = 0.375V로 계산된다. 따라서, 도 7의 이진 트리의 1100(0.75V)의 우측 자식은 도 6의 이진 트리에 도시된 것과 상이하다. 이 차이는 도 6의 오른쪽 자식과는 상이한 관계에 의해 좌우되는 도 7의 오른쪽 자식으로부터 야기된다.

후자의 차이는 상이한 로케이션들에 있는 수개의 자식들을 야기한다. 이들은 도 7에 화살표들로 표시된다. 예를 들면, 제3 레벨(m=3)에는, 4개의 자식들이 있다. 안쪽 자식들의 위치들은, 화살표(96)에 의해 도시된 바와 같이, 도 6에 비해 도 7에서는 반대이다. 유사하게, 최종 레벨(m=4)에는, 8개 중에서 4개의 자식들이, 화살표들(97, 98)에 의해 표시된 바와 같이, 도 6에 비해 상이한 위치들을 가진다. 이러한 차이들은 도 6에 따라 기술된 논리 관계와 상이한 독특한 상황들을 생성하며, 따라서 처리되어야만 한다.

이러한 차이들을 해결하기 위해, 비트 미러 이미징 방법(a bit mirror imaging method)이 SAR(14)에서 구현되며, 후술된다. 이 방법은 도 8에 예시되어 있다. DAC의 출력은 수회 반복 후에 아날로그 입력의 DAC의 분해능으로 귀착된다. 각각의 I번째 반복은 I 단계들로 분할되며, 제1 단계는 항상 상태 0으로부터 상태 8로 횡단한다. 각각의 반복의 끝에서, 비교기(12)의 출력이 SAR(14)의 출력 레지스터(84)에 의해 포착되고, 해당 반복의 이전 단계로부터의 비교기의 출력에 첨부된다. 첨부된 비트들의 미러 이미지 버전들이 다음 반복을 구성하는데 사용된다(각각의 반복의 단계 2 내지 최종 단계는 최종 반복 까지 첨부된 비교기 비트들의 미러 이미지에 따른 이진 트리의 횡단에 수반됨). 상태 8로부터 시작하여, 첨부된 비트들의 미러 이미지 버전의 각각의 비트에 대해, 비트가 0이면, 펌프-다운 동작이 트리의 다음 레벨까지 실행된다. 비트가 1이면, 펌프-업 동작이 실행된다. 리셋, 펌프-업, 및 펌프-다운 동작들은 도 9a-9c에 도시된다.

도 8을 참조할 때, 아날로그 입력이 0.29V의 전위를 갖는다고 가정하자. 4-비트 ADC의 분해능은 V_ref/(2ⁿ), 본 일례에서, 1/16V (0.0625V) 이다. 따라서, ADC의 희망 출력(참조 부호 22에서의 V_out)은 0100, 즉, 0.25V < V_out < 0.3125V 이다. ADC는 4회 반복으로 희망 출력에 도달한다. 제1 반복은 오직 하나의 단계를 가진다. ADC는 리셋 상태(상태 0으로 도시됨)에서 제1 반복을 시작한다. 리셋 상태에서, 스위치들은 도 9a에 도시된 바와 같이 구성된다. DAC의 제1 반복은, 도 8에서 점선으로 도시된 바와 같이, 상태 0(리셋 상태)으로부터 1000, 상태 8로 횡단한다. 상태 0으로부터 상태 8로 되기 위해, 펌프-업 동작이 실행된다. 펌프-업 배열에서, 스위치들은 도 9b에 도시된 바와 같이 구성된다. 제1 반복의 마지막에, 커패시터(66)의 전압은 0.5V이다. DAC의 출력(26)이 0.5V이고, 아날로그 입력이 0.29V이기에, 비교기의 출력은 로우이다. SAR(14)의 출력 레지스터(84)는 비교기의 출력을 포착한다(도 5 참조). 동작 순서는 도 8의 하부에 도시된다. 도시된 바와 같이, DAC의 제1 반복에 대한 경로는 상태 0으로부터 상태 8로이다.

DAC의 제2 반복은 2개의 단계들을 가진다. 제2 반복은, 도 8에서 점선으로 도시된 바와 같이, 리셋 상태, 상태 0에서 시작한다. 제2 반복의 제1 단계는 펌프-업 동작에 의해, 상태 0으로부터 상태 8로의 경로를 따른다. 출력 레지스터(84)의 유일한 비트가 0이기에, 도 8의 하부의 표에 도시된 바와 같이, 해당 비트의 미러 이미지는 0으로 남는다. 이 값은, 제2 반복이 이진 트리의 오른쪽으로, 상태 4로 전개됨을 나타낸다. 상태 8로부터 상태 4로의 경로는 펌프-다운 동작을 요구한다. 펌프-다운 배열에서, 스위치들은 도 9c에 도시된 바와 같이 구성된다. 제2 반복의 마지막에, 커패시터(66)의 전압은 0.25V이다. DAC의 출력(26)이 0.25V이고, 아날로그 입력이 0.29V이기에, 비교기의 출력은 하이이다. SAR(14)의 출력 레지스터(84)는 비교기의 출력을 포착하고, 이 비교기 출력을 제1 반복으로부터의 비교기의 출력에 첨부해서 비트 조합 01을 형성한다. SAR(14)은 이 비트 조합의 미러 이미지, 즉, 10을 결정한다. 이 새로운 비트 조합은 데이터 라인들(95)에 의해 출력 레지스터(84)로부터 시프트 레지스터(86)로 전달된다(도 5 참조).

제3 반복은 3개의 단계들을 가진다. 도 8에서 실선으로 도시된 바와 같이, 상태 0에서 시작하여 펌프-업 동작에 의해 상태 8로 전개된다. 그 후, 미러 이미지 비트 조합 (10)에 따라, DAC는 먼저 펌프-업 동작에 의해 좌측으로 상태 12 (1100)로 진행하고, 그 다음으로, 펌프-다운 동작에 의해 우측으로 상태 6 (0110)으로 진행한다. 제3 반복의 마지막에, 커패시터(66)의 전압은 0.375V이다. DAC의 출력(26)이 0.375V이고, 아날로그 입력이 0.29V이기에, 비교기의 출력은 로우이다. SAR(14)의 출력 레지스터(84)는 비교기의 출력을 포착하고, 이 비교기 출력을 제2 반복으로부터의 비교기의 출력에 첨부해서 비트 조합 010을 형성한다. SAR(14)은 이 비트 조합의 미러 이미지, 즉, 010을 결정한다. 이 새로운 비트 조합은 데이터 라인들(95)에 의해 출력 레지스터(84)로부터 시프트 레지스터(86)로 전달된다.

제4 반복은 4개의 단계들을 가진다. 도 8에서 점선으로 도시된 바와 같이, 상태 0에서 시작하여 펌프-업 동작에 의해 상태 8로 전개된다. 그 후, 미러 이미지 비트 조합 (010)에 따라, DAC는 먼저 펌프-다운 동작에 의해 우측으로 상태 4 (0100)로 진행하고, 그 다음으로, 펌프-업 동작에 의해 좌측으로 상태 10 (1010)으로 진행한 후, 펌프-다운 동작에 의해 우측으로 상태 5 (0101)로 진행한다. 제4 반복의 마지막에, 커패시터(66)의 전압은 0.3125V이다. DAC의 출력(26)이 0.3125V이고, 아날로그 입력이 0.29V이기에, 비교기의 출력은 로우이다. SAR(14)의 출력 레지스터(84)는 비교기의 출력을 포착하고, 이 비교기의 출력을 제3 반복으로부터의 비교기 출력에 첨부해서 비트 조합 0100을 형성한다. 이 때에, 출력 레지스터(84)는 이 비트 조합을 출력 포트(22)에 출력한다. 상술된 바와 같이, 대안으로, 출력 레지스터는 각각의 반복 후에 비트 조합들을 유효하게 할 수 있다. 이러한 구현에서, 유효 데이터가 출력 포트(22)에서 이용가능할 때에 관하여 다운스트림 컴포넌트에게 알려주기 위해 데이터 준비 신호가 필요하다.

가장 가까운 디지털 변환에 도달하기 위해 고정된 반복 회수가 필요하다. 반복 회수는 비트들의 수, 즉, N과 동일하다. 도 8에 도시된 4-비트 일례에서, 가장 가까운 디지털 표현에 도달하기 위해 4회의 반복이 필요했다. 10-비트 변환의 경우, 10회 반복이 필요하다. 당연히, N번째 반복은 항상 이진 트리의 맨 아래 행에 있다. 그러나, 최종 디지털 변환은 트리의 어딘가 다른 곳에서 발생할 수 있다. 예를 들면, 아날로그 입력이 0.76V였다면, 제1 반복은 비교기 출력 1(0.5V와 0.76를 비교)에 귀착한다. 제2 반복은 비교기 출력 1(0.75와 0.76을 비교)에 귀착한다. 제3 반복은 비교기 출력 0(0.875와 0.76을 비교)에 귀착한다. 제4 그리고 최종 반복은 비교기 출력 0(0.8125와 0.76을 비교, 첨부된 비트들의 미러 이미지는 011)에 귀착한다. 첨부된 비트들은 12 또는 0.75V인 1100에 귀착한다. 이는 가장 가까운 디지털 변환이다.

고정된 회수의 반복들이 있다고 가정하면, 임의의 아날로그 입력의 경우, 도 8에 도시된 이진 트리는 고정된 수의 주기들에 따라 횡단되어, 고정된 레이턴시를 야기한다. 상술된 바와 같이, 아날로그 신호와 동등한 희망 디지털에 도달하기 위해 수개의 전하 공유 주기들이 필요하다. 전하 공유 주기들의 수는 ADC의 레이턴시를 형성하며, 각각의 주기는 소정의 기간을 가진다. ADC의 레이턴시는 후술되는 수학식 5에 기초하여 계산된다.

여기서, N은 ADC 비트들의 수이다. 상기 4-비트 일례에서, 주기들의 수는 4 + 3 + 2 + 1 + 4 = 14 주기들이다. 이는 도 8의 하부 표에서 "DAC의 경로"라는 제목의 항목 옆에서 볼 수 있다. 10-비트 ADC의 경우, 레이턴시는 65 주기이다.

일 실시예에서, 제2 반복의 제1 단계가 제거될 수 있다. 이 감소는 제1 반복 후에 비교기의 출력으로부터 포착된 비트의 미러 이미지가 항상 포착된 비트와 동일하기 때문에 가능하다. 상술된 일례에서, 제1 반복 후에, 비교기의 출력으로부터 포착된 비트는 0이었다. 싱글 비트의 미러 이미지는 해당 비트와 동일하기에, 제2 반복은, 리셋 상태 (0)에서 시작하여 상태 8로 횡단하는 대신, 상태 8로부터 시작할 수 있다. 반복의 제1 단계의 제거는 한 리셋 연결(도 9a 참조) 및 한 펌프-업 동작, 즉, 리셋 상태로부터 상태 8로의 동작에 필요한 레이턴시를 절약한다. 따라서, 주기들의 총 수는 14 대신 12로 감소될 수 있다. 더 일반적으로, 수학식 5는 후술되는 변경된 레이턴시 공식을 제공하도록 변경될 수 있다.

일 구현에서, 한 상태로부터 다른 상태로 횡단하는 타이밍은 클록 주기에 기초한다. 클록 신호는, 예를 들면, 타이밍 회로(80)에서 형성되어 타이밍 신호(90)로 제어 시퀀스 회로(82)에 제공된다. 대안으로, 타이머, 예를 들면, RC 회로는 다음 상태로 이동할 시간일 때 제어 시퀀스 회로(82)를 트리거하는데 사용될 수 있다. 클록이 사용되던 타이머가 사용되던 간에, 타이밍 신호들(90) 간의 기간은, 커패시터 네트워크의 전하들이 펌프-업/다운 동작들 중에 정착하기에 충분해야만 한다.

일 실시예에서, SAR(14)은 새로운 반복의 특정 단계들이 회피될 수 있도록 구현될 수 있다. 본 실시예에서, 첨부된 비트들의 미러 이미지가 현재 반복의 끝에서 DAC가 이미 있는 상태와 동일한 상태로 DAC를 놓으면, DAC를 현재 로케이션에 배치하는 새로운 반복의 단계들이 제거될 수 있다. 예를 들면, 반복 n의 끝에서, 첨부된 비트들의 미러 이미지가 DAC가 이미 있는 상태와 동일한 상태로 DAC를 놓으면, 새로운 반복을 리셋 상태에서 시작하게 할 필요가 없다. 대신, SAR(14)은 펌프-업/다운 동작들 중 일부를 스킵하면서, 새로운 반복의 다음 비트로 계속될 수 있다. 이는 아날로그 입력이 0.76V였던 상술된 이차적인 일례에서 알았다. 제2 반복의 끝에, DAC는 상태 12 (0.75V)였다. DAC는 리셋 상태로 백업해서 후에 상태 8, 12로 횡단한 후 상태 14로 횡단하지 않고 유리하게 상태 14로 진행할 수 있다. 이 제거는 3 주기들(리셋 상태로, 상태 8로, 및 상태 12로)을 절약할 수 있다. 제2 반복의 끝에 비교기 출력의 첨부된 비트들이 11(미러 이미지가 11이 됨)이었기 때문에 이러한 제거가 발생하여, 트리에서 동일한 로케이션에, 즉, 상태 12에 DAC를 배치한다. 이 구현은 또한 ADC에 의해 요구되는 전력을 감소시킬 수 있다.

다른 실시예에서, ADC의 동작을 강화하기 위해 차동 방식이 제공된다. 차동 신호들은 DAC의 잡음 여유도를 향상시킨다. DAC의 기준 전압들이 진폭이 비교적 로우인 응용예들에서, 접지 지터는 차질을 일으킬 수 있다. 잡음 여유도는 하이 및 로우 기준 전압을 사용하는 차동 DAC를 구현함으로써 개선될 수 있다. 차동 DAC(100)가 도 10에 도시된다. 차동 실시예에서, 8개의 스위치들(104, 106, 108, 110, 112, 114, 116, 118)이 4개의 커패시터들(120, 122, 124, 126)을 서로 V_Pref(102)로 및 V_Nref(105)로 상호연결하는데 사용된다. 2개의 ADC 차동 출력들(128, 130)이 제공된다. 차동 방식이 전하 주입으로 인한 부정확성들을 제거하기 때문에, 도 10에 도시된 차동 방식은 도 4에서 제공된 싱글 엔드 방식에 비해 향상된 것이다. 10에 도시된 차동 방식은 DAC 출력 범위가 2배가 되게 한다. 예를 들면, V_Pref 및 V_Nref에 대해 각각 1V 및 0을 선택함으로써, 도 10의 DAC가 도 4의 경우의 +1 내지 0이 아닌 +1 내지 -1의 범위를 가질 수 있으므로, 범위가 2배가 된다. 도 2 및 도 4에 도시된 싱글 엔드 응용예들의 전하 주입들은 부정확성들을 야기할 수 있는 오프셋들을 비교기 입력(28)(도 3 참조)에서 야기할 수 있다. 도 11에 따라, 차동 ADC에서 차동 DAC를 구현해서 이러한 오프셋들을 제거할 수 있다.

도 11을 참조하면, 가산기들(226, 227)은 각각 차동 DAC(100)의 차동 출력들(128, 130)을 아날로그 입력들(218, 219)과 합산한다. 일 실시예에서, 가산기들은 통합 이득 동작 증폭기들(unity gain operational amplifier)일 수 있다. 다른 실시예에서, 가산기는 스위치들에 의해 구현될 수 있다. 아날로그 신호들(218, 219)은 차동 신호들을 생성하는 소스로부터의 차동 아날로그 입력들이다. 따라서, 아날로그 신호들(218, 219)은 전압 레벨, 즉, 차동 접지에 대해 반대 신호들이다. 도 11의 회로는, 다른 차동 입력, 예를 들면, 128에 연결된 보완 DAC 출력과 함께, 차동 입력들 중 하나, 예를 들면, 219를 접지 라인들이 되게 함으로써 도 3의 회로와 비교해서 동일하게 할 수 있다. 가산기 출력들은 디지털 비교기 출력(220)을 생성하는 비교기(212)에 제공된다. SAR(214)은 연속해서 출력(220)을 포착하고 ADC 출력(222)에서 디지털 변환을 산출한다. SAR(214)은 제어 라인들(232)에 의해 DAC(100)의 스위치들을 제어하며, 데이터 라인들(224)에 의해 SAR(100)에 디지털 값들을 제공한다. 결과 이진 트리는 도 8에 도시된 것과 유사하다.

일 실시예에서, 동적 요소 매칭 방식은 커패시터들 간의 불일치를 감소시키는데 사용되어서, ADC/DAC의 정확성을 향상시킨다. 향상된 정확성을 달성하기 위해, 커패시터들은 매칭될 필요가 있다. 커패시터들은 물리적으로 매칭될 수 있다; 그러나, 물리적 매칭은 커패시터들에 대해 더 큰 풋프린트들을 요구한다. 일부 응용예들에서, 커패시터들의 크기의 증가는 금지될 수 있다. 대안으로, 아날로그 입력에 대한 디지털 값에 도달하는데 필요한 주기들의 수가 중요하지 않은 응용예들에서 커패시터들은 동적으로 매칭될 수 있다. 도 12를 참조하면, 도 10의 차동 회로도는 동적 요소 매칭에 대한 작은 차이들로 재생된다. 예를 들면, 커패시터들(122, 124)은 각각 스위치들(152, 150)을 통해 daco_n 출력(130)으로 전환될 수 있다. 유사하게, 커패시터들(120, 126)은 각각 스위치들(154, 156)을 통해 daco_p 출력(128)으로 전환될 수 있다. 추가 스위치들(150, 152, 154, 156)은 후술되는 동적 요소 매칭 방식의 부분으로서 포함된다. 일 형태에서, 커패시터들의 동적 요소 매칭은 2개 시퀀스들에서 아날로그 입력을 디지털 숫자로 변환함으로써 달성된다. 제1 시퀀스에서, 아날로그 입력은 충전/방전 커패시터들(예를 들면, 120 및 122)로서 한 집합의 커패시터들을 사용하고 출력 커패시터들(예를 들면, 124 및 126)로서 다른 집합의 커패시터들을 사용해서 제1 디지털 숫자로 변환된다. 제2 시퀀스에서, 2개 집합의 커패시터들이 전환되고 제2 디지털 숫자가 결정된다. 이 디지털 숫자들은 후에 평균이 구해져서 결과를 산출할 수 있다. 아날로그 입력을 2회 변환하는 것은 상술된 수렴 주기들의 수의 대략 2배를 필요로 한다. 따라서, 2개의 디지털 숫자들의 평균을 구함으로써 부가된 정확성은 더 긴 수렴 시간을 대가로 치른다.

본 발명이 도면들 및 상술된 설명에서 도시 및 기술되었지만, 예시적인 것으로 해석되며 문자상 제한적인 것으로 해석되지 않는다. 오직 양호한 실시예들이 제시되었으며, 본 발명의 원리 내에 속한 모든 변화들, 변경들 및 다른 응용들이 보호되는 것이 바람직함을 알 것이다.

Claims

아날로그-디지털 변환기로서,
제1 입력, 제2 입력 및 출력을 가진 비교기 - 상기 제1 입력은 아날로그 신호에 연결됨 - ;
상기 비교기의 출력에 연결된 직렬 입력을 가지며, 상기 아날로그 신호에 대응하는 N-비트 디지털 값 및 복수의 제어 신호들을 생성하도록 구성된 연속 근사 레지스터; 및
상기 복수의 제어 신호들에 연결된 입력을 가진 디지털-아날로그 변환기
를 포함하고,
상기 디지털-아날로그 변환기는 제1, 제2, 및 제3 커패시터 및 상기 복수의 제어 신호들에 의해 제어되는 복수의 스위치들을 더 포함하고, 상기 제1 커패시터를 상기 제2 커패시터에 또한 상기 제3 커패시터를 상기 제2 커패시터에 상호 배타적인 방식으로 연결하여 상기 제1 커패시터의 전하 및 상기 제3 커패시터의 전하를 상기 제2 커패시터의 전하와 공유하고 상기 제2 커패시터에서 아날로그 신호를 생성하도록 구성되며, 상기 제2 커패시터는 상기 비교기의 상기 제2 입력에 연결되는 아날로그-디지털 변환기.
제1항에 있어서,
상기 제1 커패시터는 상기 복수의 제어 신호들 중 한 제어 신호에 응답하여 상기 복수의 스위치들 중 한 스위치에 의해 하이(high) 기준 전압에 선택적으로 연결되는 아날로그-디지털 변환기.
제2항에 있어서,
상기 제3 커패시터는 상기 복수의 제어 신호들 중 한 제어 신호에 응답하여 상기 복수의 스위치들 중한 스위치에 의해 로우(low) 기준 전압에 선택적으로 연결되는 아날로그-디지털 변환기.
제3항에 있어서,
상기 연속 근사 레지스터는 상기 디지털-아날로그 변환기를 펌프-업 상태로 되게 하도록 상기 복수의 스위치들을 작동하는 상기 복수의 제어 신호들의 조합을 생성하고, 상기 펌프-업 상태에서, 상기 제1 커패시터는 상기 하이 기준 전압으로부터 분리되며 그 후에 상기 제2 커패시터에 연결되고, 상기 제3 커패시터는 상기 제2 커패시터로부터 분리되어 상기 로우 기준 전압에 연결되는 아날로그-디지털 변환기.
제3항에 있어서,
상기 연속 근사 레지스터는 상기 디지털-아날로그 변환기를 펌프-다운 상태로 되게 하도록 상기 복수의 스위치들을 작동하는 상기 복수의 제어 신호들의 조합을 생성하고, 상기 펌프-다운 상태에서, 상기 제1 커패시터는 상기 제2 커패시터로부터 분리되며 그 후에 상기 하이 기준 전압에 연결되고, 상기 제3 커패시터는 상기 로우 기준 전압으로부터 분리되어 상기 제2 커패시터에 연결되는 아날로그-디지털 변환기.
제4항에 있어서,
상기 연속 근사 레지스터는 상기 디지털-아날로그 변환기를 리셋 상태로 되게 하도록 상기 복수의 제어 신호들의 조합을 생성하고, 상기 리셋 상태에서, 상기 제2 커패시터는 상기 제1 및 제3 커패시터들로부터 분리되며, 상기 제2 제3 커패시터들은 상기 로우 기준 전압에 연결되고, 상기 제1 커패시터는 상기 하이 기준 전압에 연결되는 아날로그-디지털 변환기.
제6항에 있어서,
상기 연속 근사 레지스터는 상기 리셋 상태 후에 상기 디지털-아날로그 변환기를 상기 펌프-업 상태로 되게 하도록 상기 복수의 제어 신호들의 조합을 생성하는 아날로그-디지털 변환기.
제7항에 있어서,
상기 연속 근사 레지스터는 출력 레지스터를 더 포함하고, 상기 출력 레지스터는 상기 비교기의 상기 출력에 연결되어 상기 비교기의 상기 출력을 N 회 직렬로 첨부하여 N-비트 디지털 값을 형성하며, 상기 레지스터는 상기 비교기의 상기 출력이 첨부될 때마다 그 후에 상기 디지털-아날로그 변환기를 상기 리셋 상태로 되게 하고, 각각의 리셋 상태 후에, 상기 레지스터는 상기 첨부된 비트들의 미러 이미지에 대응하는 펌프 시퀀스를 형성하도록 상기 복수의 제어 신호들을 생성하는 아날로그-디지털 변환기.
제8항에 있어서,
상기 펌프 시퀀스의 각각의 비트에 대해, 상기 디지털-아날로그 변환기는 상기 비트가 0인 것에 응답하여 상기 펌프-다운 상태가 되고, 상기 디지털-아날로그 변환기는 상기 비트가 1인 것에 응답하여 상기 펌프-업 상태가 되는 아날로그-디지털 변환기.
제9항에 있어서,
상기 펌프 시퀀스의 각각의 비트는 미리 정해진 시간 간격과 관련하여 상기 디지털-아날로그 변환기에 제시되는 아날로그-디지털 변환기.
제10항에 있어서,
상기 레지스터는
의 미리 정해진 시간 간격들의 레이턴시로 상기 레지스터의 제1 출력에서 상기 N-비트 디지털 값을 출력하는 아날로그-디지털 변환기.
제11항에 있어서,
상기 레지스터는
의 미리 정해진 시간 간격들의 레이턴시로 상기 레지스터의 제1 출력에서 상기 N-비트 디지털 값을 출력하는 아날로그-디지털 변환기.
제10항에 있어서,
상기 연속 근사 레지스터는 상기 미리 정해진 시간 간격에 대응하는 클록 기간을 제공하는 클록 신호 생성기를 더 포함하는 아날로그-디지털 변환기.
제10항에 있어서,
상기 연속 근사 레지스터는 상기 미리 정해진 시간 간격에 대응하는 타임아웃 기간을 제공하는 타이머를 더 포함하는 아날로그-디지털 변환기.
제14항에 있어서,
상기 비교기는 상기 연속 근사 레지스터에 연결되고 트리거 신호를 상기 비교기에 제공하도록 구성된 제3 입력을 더 포함하고, 상기 비교기는 상기 트리거 신호의 한 상태와 관련하여 상기 제1 및 제2 입력들을 비교하고 상기 트리거 신호의 한 상태 후에 미리 정해진 시간량에 응답하여 상기 비교기의 상기 출력을 래치하는 아날로그-디지털 변환기.
제15항에 있어서,
상기 비교기는 상기 연속 근사 레지스터에 연결되고 상기 비교기의 상기 출력이 유효함을 나타내기 위해 상기 연속 근사 레지스터에 준비 신호를 제공하도록 구성된 제2 출력을 더 포함하는 아날로그-디지털 변환기.
아날로그-디지털 변환기로서,
제1 아날로그 신호와 제2 아날로그 신호의 합을 생성하도록 구성된 제1 가산기;
제3 아날로그 신호와 제4 아날로그 신호의 합을 생성하도록 구성된 제2 가산기;
상기 제1 및 제2 아날로그 신호들의 합을 상기 제3 및 제4 아날로그 신호들의 합과 비교하도록 구성된 비교기;
상기 비교기에 연결되고 상기 비교기에 의해 실행된 비교에 응답하여 상기 제1 및 제3 아날로그 신호들에 대응하는 N-비트 디지털 값 및 복수의 제어 신호들을 생성하도록 구성된 연속 근사 레지스터; 및
상기 복수의 제어 신호들에 연결된 차동 디지털-아날로그 변환기
를 포함하고,
상기 디지털-아날로그 변환기는 제1, 제2, 제3, 및 제4 커패시터 및 상기 복수의 제어 신호들에 의해 제어되는 복수의 스위치들을 더 포함하고, 상호 배타적인 방식으로, 상기 제1 및 제3 커패시터들을 상기 제2 커패시터에 연결하고, 상기 제1 및 제3 커패시터들을 상기 제4 커패시터에 연결하여, 상기 제1 커패시터의 전하 및 상기 제3 커패시터의 전하를 상기 제2 및 제4 커패시터들의 전하들과 공유하고, 상기 제2 커패시터에서 상기 제2 아날로그 신호를 생성하며 상기 제4 커패시터에서 상기 제4 아날로그 신호를 생성하도록 구성된 아날로그-디지털 변환기.
아날로그-디지털 변환기로서,
제1 아날로그 신호와 제2 아날로그 신호의 합을 생성하도록 구성된 제1 가산기;
제3 아날로그 신호와 제4 아날로그 신호의 합을 생성하도록 구성된 제2 가산기;
상기 제1 및 제2 아날로그 신호들의 합을 상기 제3 및 제4 아날로그 신호들의 합과 비교하도록 구성된 비교기;
상기 비교기에 연결되고 상기 비교기에 의해 실행된 비교에 응답하여 상기 제1 및 제3 아날로그 신호들에 대응하는 N-비트 디지털 값 및 복수의 제어 신호들을 생성하도록 구성된 연속 근사 레지스터; 및
상기 복수의 제어 신호들에 연결된 차동 디지털-아날로그 변환기
를 포함하고,
상기 차동 디지털-아날로그 변환기는 제1, 제2, 제3, 및 제4 커패시터 및 제1 시퀀스와 제2 시퀀스 사이에서 선택적으로 토글하도록 상기 복수의 제어 신호들에 의해 제어되는 복수의 스위치들을 더 포함하고, 상기 제1 시퀀스에서, 상기 복수의 스위치들은 상호 배타적인 방식으로 상기 제1 및 제3 커패시터들을 상기 제2 커패시터에 연결하고, 상기 제1 및 제3 커패시터들을 상기 제4 커패시터에 연결하여, 상기 제1 커패시터의 전하 및 상기 제3 커패시터의 전하를 상기 제2 및 제4 커패시터들의 전하들과 공유하고, 상기 제2 커패시터에서 상기 제2 아날로그 신호를 생성하며 상기 제4 커패시터에서 상기 제4 아날로그 신호를 생성하고, 상기 제2 시퀀스에서, 상기 복수의 스위치들은 상호 배타적인 방식으로 상기 제2 및 제4 커패시터들을 상기 제1 커패시터에 연결하고, 상기 제2 및 제4 커패시터들을 상기 제3 커패시터에 연결하여, 상기 제2 커패시터의 전하 및 상기 제4 커패시터의 전하를 상기 제1 및 제3 커패시터들의 전하들과 공유하고, 상기 제1 커패시터에서 상기 제2 아날로그 신호를 생성하며 상기 제3 커패시터에서 상기 제4 아날로그 신호를 생성하는 아날로그-디지털 변환기.
제18항에 있어서,
상기 제1 시퀀스에 대응하는 제1 디지털 값으로서 상기 N-비트 디지털 값을 저장하고 상기 제2 시퀀스에 대응하는 제2 디지털 값으로서 상기 N-비트 디지털 값을 저장하는 메모리 디바이스를 더 포함하는 아날로그-디지털 변환기.
제19항에 있어서,
상기 제1 디지털 값 및 상기 제2 디지털 값의 평균을 구해서 상기 제1 및 제3 아날로그 입력들에 대응하는 N-비트 디지털 출력을 생성하도록 구성된 프로세서를 더 포함하는 아날로그-디지털 변환기.