KR20200077504A - 감소된 커패시터 어레이 dac를 이용한 sar adc에서의 오프셋 보정을 위한 방법 및 장치 - Google Patents

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Abstract

전용 보상 DAC에 대한 필요 없이 오프셋 보정을 가능하게 하기 위해 커패시터-감소된 디지털-아날로그 변환기(DAC) 토폴로지를 이용하여 차동 축차 비교 레지스터(SAR) 아날로그-디지털 변환기(ADC)에서의 오프셋 보정이 달성된다. 이것은 추가 아날로그 회로 및 다이 면적을 제거한다. 오프셋 보정을 수행하기 위해, 차동 SAR ADC는 그의 입력들을 함께 결합하여 오프셋 전압을 생성하고, 오프셋 전압을 그의 디지털 표현으로 변환하고, 오프셋 전압의 디지털 표현을 오프셋 레지스터에 저장하고, 오프셋 레지스터에 저장된 디지털 표현에 의해 제어된 커패시터-감소된 어레이 DAC로 오프셋 보상 전압을 생성함으로써 오프셋 전압을 보정한다. 디지털 표현은 차동 SAR ADC의 최하위-비트(LSB)와 연관된 감소된 커패시터 어레이 DAC로의 기준 전압들의 스케일링을 제어한다.

Description

감소된 커패시터 어레이 DAC를 이용한 SAR ADC에서의 오프셋 보정을 위한 방법 및 장치
관련 특허 출원
본 출원은 안데르스 빈제(Anders Vinje) 및 이바르 뢰켄(Ivar
Figure pct00001
)에 의해 2017년 10월 30일자로 출원된, 발명의 명칭이 "감소된 커패시터 어레이 DAC를 이용한 SAR ADC에서의 오프셋 보정을 위한 방법(Method for Offset Correction in SAR ADC with Reduced Capacitor Array DAC)"인 공동 소유의 미국 가특허 출원 제62/578,608호에 대해 우선권을 주장하며, 이로써 모든 목적을 위해 본 명세서에 참고로 포함된다.
기술분야
본 개시는 아날로그-디지털 변환기들(ADC)에 관한 것으로, 더 상세하게는, 감소된 커패시터 어레이 디지털-아날로그 변환(DAC)을 이용한 축차 비교 레지스터(successive approximation register, SAR) ADC들에서의 오프셋 보정에 관한 것이다.
축차 비교 레지스터(SAR) 아날로그-디지털 변환기(ADC)는 아날로그 파형에서 취해진 각각의 샘플의 가장 가까운 양자화 레벨로 수렴하도록 이진 탐색을 수행한 다음 그의 디지털 표현들을 제공함으로써 연속적인 아날로그 파형을 이산적인 디지털 표현들로 변환하는 일 유형의 아날로그-디지털 변환기이다. SAR ADC들은 가장 인기 있는 ADC 아키텍처들 중 하나이고, 예를 들어, 마이크로컨트롤러들에서 사용될 수 있다.
일반적으로 ADC는 오프셋 없는 측정들을 수행할 것으로 예상된다. 오프셋 교정을 위한 방법들은 후처리에서의 디지털 오프셋 보정, 오프셋 보상된 비교기를 사용한 아날로그 오프셋 보정, 및 전용 보상 디지털-아날로그 변환기(DAC)를 사용한 하이브리드 디지털/아날로그 오프셋 보정을 포함한다. 디지털 보정은 가장 간단하지만 그것이 ADC의 신호 범위를 제한한다는 점에서 근본적인 한계를 가진다. 따라서 오프셋 보상된 비교기를 사용한 아날로그 보정 또는 전용 보정 DAC를 사용한 하이브리드 보정이 널리 사용되지만, 회로 복잡성을 상당히 증가시킨다.
오프셋 교정을 위한 일부 솔루션들은 후처리에서의 디지털 오프셋 보정, 오프셋 보상된 비교기를 사용한 아날로그 오프셋 보정, 및 전용 보상 DAC를 사용한 하이브리드 디지털/아날로그 오프셋 보정을 포함한다. 디지털 보정은 간단할 수 있지만 디지털 보정이 ADC의 신호 범위를 제한한다는 점에서 근본적인 한계를 가질 수 있다. 오프셋 보상된 비교기를 사용한 아날로그 보정 또는 전용 보정 DAC를 사용한 하이브리드 보정이 사용될 수 있지만, 이들 접근법은 회로 복잡성을 상당히 증가시킬 수 있다.
도 1은 오프셋 보정을 수행하기 위한 세 가지 종래의 기술 방법을 예시한다. 도 1의 (a)는 디지털 오프셋 보정을 위한 회로를 보여준다. 디지털 오프셋 보정은, 출력 데이터를 후처리할 때, 가장 간단한 방법이지만, 그것은 ADC의 범위를 제한하는데 그 이유는 그것이 전체 ADC 전달 함수를 시프트시켜, 그의 포화 한계를 변경하기 때문이다. 그것은 오프셋을 측정하고 그것을 후처리에서 디지털 방식으로 보상하는 것을 포함할 수 있다.
도 1의 (b)는 아날로그 오프셋 보정을 위한 회로를 보여준다. 오프셋 보상된 비교기를 사용한 완전 아날로그 오프셋 보정은 전술한 디지털 오프셋 보정 방법의 문제점을 회피하고, 예를 들어, 마이크로컨트롤러를 위한 SAR ADC에서도 일반적으로 사용된다. 아날로그 보정은 ADC의 범위를 제한하지 않는다. 이것은 추가 클럭 사이클들로 배경에서 행해질 수 있다. 그러나, 그것은 비교기의 복잡성을 상당히 증가시켜, 종종 그의 집적 회로 면적을 크게 증가시킨다.
도 1의 (c)는 하이브리드 아날로그/디지털 오프셋 보정을 위한 회로를 보여준다. 이 방법은 별도의 보정 DAC와 함께 하이브리드(아날로그/디지털) 보정을 사용하므로, 오프셋은 측정 및 저장 후에 감해질 수 있다. 이것은 또한 ADC의 범위를 제한하지 않지만, 그것은 전용 보정 DAC의 필요로 인해 상당히 복잡성을 추가한다. 하이브리드 보정은 오프셋을 측정하고 보정 DAC로 아날로그 영역에서 보상하는 것을 포함할 수 있다.
따라서, 전용 보상 DAC를 필요로 하지 않고 오프셋 보정을 제공하기 위해 커패시터 감소된 DAC 토폴로지(topology)를 이용하는 SAR ADC를 위한 하이브리드 아날로그/디지털 보정 방법 및 장치가 필요하다.
일 실시예에 따르면, 감소된 커패시터 어레이 디지털-아날로그 변환기(DAC)를 사용한 축차 비교 레지스터(SAR) 아날로그-디지털 변환기(ADC)에서의 오프셋 보정을 위한 방법은: SAR ADC의 포지티브 및 네거티브 입력들을 함께 결합하는 단계; SAR DAC의 오프셋 전압의 디지털 표현을 결정하는 단계; 오프셋 전압의 디지털 표현을 오프셋 레지스터에 저장하는 단계; 오프셋 보정 전압을 제공하기 위해 입력 오프셋 전압의 저장된 디지털 표현으로, 복수의 오프셋 보정 커패시터들을 포함할 수 있는, 감소된 커패시터 어레이 DAC를 구성하는 단계; SAR ADC의 포지티브 및 네거티브 입력들을 분리하는 단계; SAR ADC의 포지티브 및 네거티브 입력들에 차동 전압을 결합하는 단계; 및 감소된 커패시터 어레이 DAC로부터의 오프셋 보정 전압과 결합하면서 차동 전압의 SAR 변환을 수행하는 단계를 포함할 수 있다.
방법의 추가 실시예에 따르면, 복수의 오프셋 보정 커패시터들은 오프셋 레지스터에 저장된 오프셋 전압의 디지털 표현에 의해 선택된 복수의 기준 전압들에 결합될 수 있다. 방법의 추가 실시예에 따르면, 복수의 기준 전압들은 Vrefp 내지 Vrefn 전압들로부터 이진 가중될 수 있다. 방법의 추가 실시예에 따르면, 공통 모드 전압 Vcm이 (Vrefp + Vrefn)/2와 거의 같을 수 있다. 방법의 추가 실시예에 따르면, 복수의 기준 전압들은 Vrefp와 Vrefn 사이에 결합된 직렬 연결된 저항성 전압 분배기 스트링(resistive voltage divider string)으로부터 제공될 수 있다. 방법의 추가 실시예에 따르면, 복수의 오프셋 보정 커패시터들은 함께 결합된 상부 플레이트들을 갖고 노드 Vx를 형성하는 N개의 포지티브 오프셋 보정 커패시터들, 및 함께 결합된 상부 플레이트들을 갖고 노드 Vy를 형성하는 N개의 네거티브 오프셋 보정 커패시터들을 포함할 수 있고, N은 감소된 커패시터 어레이 DAC의 오프셋 전압 보정 비트들의 수일 수 있다.
방법의 추가 실시예에 따르면, N은 5와 같을 수 있고, 제1 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp/2 또는 Vrefn/2에 선택가능하게 결합하는 단계; 제1 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn/2 또는 Vrefp/2에 선택가능하게 결합하는 단계; 제2 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp/4 또는 Vrefn/4에 선택가능하게 결합하는 단계; 제2 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn/4 또는 Vrefp/4에 선택가능하게 결합하는 단계; 제3 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp/8 또는 Vrefn/8에 선택가능하게 결합하는 단계; 제3 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn/8 또는 Vrefp/8에 선택가능하게 결합하는 단계; 제4 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp/16 또는 Vrefn/16에 선택가능하게 결합하는 단계; 제4 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn/16 또는 Vrefp/16에 선택가능하게 결합하는 단계; 제5 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp/32 또는 Vrefn/32에 선택가능하게 결합하는 단계; 및 제5 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn/32 또는 Vrefp/32에 선택가능하게 결합하는 단계를 추가로 포함할 수 있고, 이에 의해 오프셋 보상 전압이 생성될 수 있다.
방법의 추가 실시예에 따르면, N은 6과 같을 수 있고, 제6 포지티브 오프셋 보정 커패시터의 상부 플레이트를 노드 Vx에 결합하는 단계; 제6 네거티브 오프셋 보정 커패시터의 상부 플레이트를 노드 Vy에 결합하는 단계; 제6 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp 또는 Vrefn에 선택가능하게 결합하는 단계; 및 제6 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn 또는 Vrefp에 선택가능하게 결합하는 단계를 추가로 포함할 수 있고, 이에 의해 전압 오프셋 보정 범위가 배가될 수 있다.
방법의 추가 실시예에 따르면, SAR ADC의 샘플링 단계 동안 포지티브 및 네거티브 오프셋 보정 커패시터들의 하부 플레이트들을 공통 모드 전압 Vcm에 결합하는 단계를 포함할 수 있다. 방법의 추가 실시예에 따르면, 오프셋 보상 전압을 비활성화하는 단계를 포함할 수 있다. 방법의 추가 실시예에 따르면, 시동 시에 오프셋 보정을 행하는 단계를 포함할 수 있다. 방법의 추가 실시예에 따르면, 주기적으로 오프셋 보정을 행하는 단계를 포함할 수 있다. 방법의 추가 실시예에 따르면, SAR ADC는 차동 입력 SAR ADC일 수 있다.
다른 실시예에 따르면, 아날로그-디지털 변환기(ADC)에서 오프셋 전압을 보정하기 위한 방법은: ADC의 입력들을 함께 결합하여 오프셋 전압을 생성하는 단계; 오프셋 전압을 오프셋 전압의 디지털 표현으로 변환하는 단계; 오프셋 전압의 디지털 표현을 오프셋 레지스터에 저장하는 단계; 오프셋 레지스터에 저장된 오프셋 전압의 저장된 디지털 표현으로부터 오프셋 보상 전압을 도출하는 단계; 입력 아날로그 전압을 수신하는 단계; 최하위-비트(least-significant-bit)의 전압을 스케일링함으로써 오프셋 전압을 보정하는 단계; 및 입력 아날로그 전압을 디지털 출력 값으로 변환하는 단계를 포함할 수 있다. 추가 실시예에 따르면, SAR ADC는 차동 입력 SAR ADC일 수 있다.
또 다른 실시예에 따르면, 아날로그-디지털 변환기(ADC)는, ADC의 입력들을 함께 결합하여 오프셋 전압을 생성하고; 오프셋 전압을 오프셋 전압의 디지털 표현으로 변환하고; 오프셋 전압의 디지털 표현을 오프셋 레지스터에 저장하고; 오프셋 레지스터 내의 오프셋 전압의 저장된 디지털 표현으로부터 오프셋 보상 전압을 도출하고; 아날로그 전압을 수신하고; 아날로그 전압을 디지털 값으로 변환하고; 기준 전압들을 ADC의 최하위-비트와 연관된 감소된 커패시터 어레이 디지털-아날로그 변환기(DAC)로 스케일링함으로써 오프셋 전압을 보정하도록 구성된 회로를 포함할 수 있다. 추가 실시예에 따르면, ADC는 마이크로컨트롤러 집적 회로의 일부일 수 있다.
또 다른 실시예에 따르면, 감소된 커패시터 어레이 디지털-아날로그 변환기(DAC)를 사용한 축차 비교 레지스터(SAR) 아날로그-디지털 변환기(ADC)에서의 오프셋 보정을 위한 장치는: 포지티브 전압 Vinp 및 네거티브 전압 Vinn, 포지티브 기준 전압 Vrefp 및 네거티브 기준 전압 Vrefn, 및 공통 모드 전압 Vcm에 대한 입력들; 노드 Vx를 형성하기 위해 함께 결합된 상부 플레이트들을 갖는 제1 복수의 이진 가중 커패시터들; 노드 Vy를 형성하기 위해 함께 결합된 상부 플레이트들을 갖는 제2 복수의 이진 가중 커패시터들; 제1 복수의 이진 가중 커패시터들의 하부 플레이트들을 전압들 Vrefp, Vrefn, Vcm, 및 Vinp에 선택가능하게 결합하도록 적응된 복수의 제1 스위치들; 제2 복수의 이진 가중 커패시터들의 하부 플레이트들을 전압들 Vrefp, Vrefn, Vcm, 및 Vinn에 선택가능하게 결합하도록 적응된 복수의 제2 스위치들을 포함하는 SAR ADC; 노드 Vx에 결합된 상부 플레이트들을 갖는 N개의 포지티브 오프셋 보정 커패시터들, 노드 Vy에 결합된 상부 플레이트들을 갖는 N개의 네거티브 오프셋 보정 커패시터들, N개의 포지티브 오프셋 보정 커패시터들의 하부 플레이트들을 Vcm 및 복수의 스케일링된 전압 기준들 Vrefp/2m 및 Vrefn/2m - m은 양의 정수일 수 있음 - 에 선택가능하게 결합하도록 적응된 복수의 제3 스위치들; 및 N개의 네거티브 오프셋 보정 커패시터들의 하부 플레이트들을 Vcm 및 복수의 스케일링된 전압 기준들 Vrefn/2m 및 Vrefp/2m - m은 양의 정수일 수 있음 - 에 선택가능하게 결합하도록 적응된 복수의 제4 스위치들을 포함하는 감소된 커패시터 어레이 DAC를 포함할 수 있다.
추가 실시예에 따르면, N은 5와 같을 수 있고 다음을 포함할 수 있다: 제1 포지티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefp/2 또는 Vrefn/2에 선택가능하게 결합될 수 있고; 제1 네거티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefn/2 또는 Vrefp/2에 선택가능하게 결합될 수 있고; 제2 포지티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefp/4 또는 Vrefn/4에 선택가능하게 결합될 수 있고; 제2 네거티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefn/4 또는 Vrefp/4에 선택가능하게 결합될 수 있고; 제3 포지티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefp/8 또는 Vrefn/8에 선택가능하게 결합될 수 있고; 제3 네거티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefn/8 또는 Vrefp/8에 선택가능하게 결합될 수 있고; 제4 포지티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefp/16 또는 Vrefn/16에 선택가능하게 결합될 수 있고; 제4 네거티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefn/16 또는 Vrefp/16에 선택가능하게 결합될 수 있고; 제5 포지티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefp/32 또는 Vrefn/32에 선택가능하게 결합될 수 있고; 제5 네거티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefn/32 또는 Vrefp/32에 선택가능하게 결합될 수 있고, 이에 의해 오프셋 보상 전압이 생성될 수 있다.
추가 실시예에 따르면, N은 6과 같을 수 있고 다음을 추가로 포함할 수 있다: 제6 포지티브 오프셋 보정 커패시터의 상부 플레이트는 노드 Vx에 결합될 수 있고; 제6 네거티브 오프셋 보정 커패시터의 상부 플레이트는 노드 Vy에 결합될 수 있고, 제6 포지티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefp 또는 Vrefn에 선택가능하게 결합될 수 있고; 제6 네거티브 오프셋 보정 커패시터의 하부 플레이트는 Vcm, Vrefn 또는 Vrefp에 선택가능하게 결합될 수 있고; 이에 의해 전압 오프셋 보정 범위가 배가될 수 있다. 방법의 추가 실시예에 따르면, SAR ADC는 차동 입력 SAR ADC일 수 있다.
본 개시의 더 완전한 이해는 첨부 도면과 관련하여 취해진 하기의 설명을 참조함으로써 획득될 수 있다.
도 1은 오프셋 보정을 수행하기 위한 세 가지 종래의 기술 방법의 개략도를 예시한다.
도 2는 본 개시의 실시예들에 따른, 감소된 커패시터 어레이 DAC의 개략도를 예시한다.
도 2a는 본 개시의 실시예들에 따른, 도 2에 도시된 감소된 커패시터 어레이 DAC에 대한 기준 전압들을 스케일링하기 위한 저항 전압 분배기의 개략도를 예시한다.
도 3은 본 개시의 특정 예시적인 실시예들에 따른, 샘플링 동안 샘플-홀드(S/H) 및 오프셋 보정 DAC로서 사용될 때 도 2에 도시된 감소된 커패시터 DAC의 개략도를 예시한다.
도 4는 본 개시의 특정 예시적인 실시예들에 따른, 오프셋 보정 커패시터들을 입력들 및 기준 전압들에 결합하기 위한 스위치 제어 로직의 개략도를 예시한다.
도 5는 본 개시의 특정 예시적인 실시예들에 따른, 오프셋 보정의 범위를 배가시키기 위한 회로의 개략도를 예시한다.
도 6은 본 개시의 특정 예시적인 실시예들에 따른, 하이브리드 오프셋 교정을 갖는 ADC의 동작에 대한 개략 흐름도를 예시한다.
본 개시가 다양한 변경 및 대안 형태를 허용하지만, 그들의 특정 예시적인 실시예들은 도면들에 도시되었고 본 명세서에 상세히 설명되어 있다. 그러나, 특정 예시적인 실시예들의 본 명세서에서의 설명은 본 개시를 본 명세서에 개시된 형태들로 한정하는 것으로 의도되지 않는다는 것이 이해되어야 한다.
본 개시의 실시예들은 전용 보상 DAC에 대한 필요 없이 오프셋 보정을 가능하게 하기 위해 커패시터-감소된 DAC 토폴로지를 이용한 하이브리드 아날로그/디지털 보정을 포함한다. 본 개시의 실시예들은 커패시터-감소된 DAC라 불리는 DAC 토폴로지를 사용할 수 있다. 일부 ADC들은 상대 측정들 및 오프셋만 행하고, 절대 이득이 중요하지 않기 때문에 교정되지 않는다. 본 개시의 실시예들은 일반적인 마이크로컨트롤러 사용을 위해 토폴로지 아키텍처를 적응시킬 수 있다. 따라서, 본 개시의 실시예들은 ADC의 오프셋 및 이득을 교정하거나 하지 않을 가능성을 추가할 수 있다. 본 개시의 실시예들에 따른, 제안된 솔루션은 ADC의 범위를 제한하지 않고 하이브리드 디지털/아날로그 오프셋 보정을 제공하고 별도의 보정 DAC의 필요를 제거한다.
본 명세서에 개시되고 청구된 커패시터-감소된 DAC 토폴로지 회로는, 예를 들어 혼합 신호(아날로그 및 디지털 회로들 둘 모두) 마이크로컨트롤러와 같은, 그러나 이에 한정되지 않는, 집적 회로 디바이스 내에 쉽게 구현될 수 있다.
이제 도면들을 참조하면, 예시적인 실시예들의 세부 사항들이 개략적으로 예시되어 있다. 도면들 내의 동일한 요소들은 동일한 도면 부호들에 의해 표현될 것이고, 유사한 요소들은 상이한 소문자 접미사를 갖는 동일한 도면 부호들로 표현될 것이다.
도 2를 참조하면, 본 개시의 실시예들에 따른, 감소된 커패시터 어레이 DAC의 개략도가 도시되어 있다. 감소된 커패시터 어레이 DAC와 함께 사용되는 ADC들은 분할 커패시터 어레이보다 더 효과적일 수 있다. 도 2에는 12-비트 Vcm-기반 차동 입력 SAR ADC의 커패시터-감소된 어레이가 도시되어 있다. 그것은 용량성 DAC를 갖는 전하 재분배 ADC이지만, 전용 스케일링 커패시터들을 사용하여 하위 비트들을 스케일링하는 대신, 그것들은 기준 전압을 분할하고 스케일링된 기준 전압들(도 2a)을 사용하여, 전하 재분배 동작에 상당하는, Q = C *·V의 전하 관계를 생성함으로써 스케일링된다. C 대신 V를 스케일링하는 것은 상당히 큰 단위 커패시터들이 사용될 수 있고 여전히 작은 총 커패시턴스를 달성할 수 있다는 것을 의미하고, 이는 면적, 전력 소비, 및 커패시터 어레이가 입력 신호 및 기준 전압 버퍼에 대해 나타내는 부하에 유리하다.
MSB가 총 신호 범위의 절반을 나타내야 하는, ADC에 대한 올바른 전달 함수를 유지하기 위해, 입력은 MSB 커패시턴스의 두 배, 또는 도 2에 도시된 DAC에서 64·C0에서만 샘플링된다. 스케일링된 기준들에서 동작하는 나머지 5개의 단위 커패시터는 모두 샘플링 동안 양측이 Vcm에 연결되어 있어, 그것들이 전하가 없다는 것을 의미한다.
도 2에서 입력은 샘플링 단계에서 64C0(함께 결합된 모든 샘플링 커패시터들: 32C0 + 16C0 +8C0 +4C0 +2C0 + C0 + C0)에서 샘플링되는 반면, 5개의 최하위 비트에 대한 커패시터들은 Vcm에 연결되고, 이에 의해 그것들은 전하가 없다. ADC가 샘플링 단계에서 MSB 결정 단계로 진행할 때, 입력 샘플링 커패시터들은 Vcm으로 스위칭되어, 전하 재분배에 의해 입력 전압들을 노드 Vx 및 Vy로 시프트시킨다. 그 후 ADC는 Vx>Vy인지 또는 Vx<Vy인지에 따라 MSB 결정을 행한다. 그 후 32·C0 커패시터들은 MSB 결정에 따라 Vrefp/Vrefn 또는 Vrefn/Vrefp로 스위칭되고, 그 후 MSB-1 결정을 얻기 위해 Vx 및 Vy가 다시 평가된다. 이 프로세스는 축차 비교 아날로그-디지털 변환이 완료되고 모든 비트가 변환될 때까지 계속된다.
그러나, 5개의 하위 비트에 대한 커패시터들은 샘플링 동안 사용되지 않기 때문에, 이들을 사용하여 5-비트 오프셋 보정을 행하는 것이 가능하다. 이들 커패시터가 Vx 측에서 그들의 분할된 Vrefp 전압들로 그리고 Vy 측에서 분할된 Vrefn 전압들로 유지되면, Vx와 Vy 간의 차이는 32개의 LSB만큼 위쪽으로 시프트한다. 그리고 그것들이 반대로 스위칭되면, Vx와 Vy 간의 차이는 32개의 LSB만큼 아래쪽으로 시프트한다. 이것은 샘플링 단계 동안 이들 5개의 커패시터의 스위칭이 제어되면, ±1 LSB 분해능을 갖는 5-비트 오프셋 보정 DAC를 무료로 얻는다는 것을 의미한다. 이것은 도 3에 개념적으로 도시된 바와 같이, 5-비트 오프셋 보정을 갖기 위해, 샘플링 동안 이들 5개의 비트를 제어하기 위해 5-비트 오프셋 저장 레지스터만 필요로 한다는 것을 의미한다. 따라서 올바르게 측정되면 오프셋은 ±1 LSB 내로 감소될 수 있다.
샘플 단계 동안, DAC의 LSB-파트는 전달 함수를 시프트시키기 위해 Vcm 대신 기준 전압들에 연결될 수 있다. 하나의 단위 요소 쌍을 포지티브/네거티브 기준(pos/neg reference)에 연결하는 것은 전달 함수를 하나의 LSB만큼 위쪽으로 시프트시킬 것이고, 그것을 반대로 네거티브/포지티브 기준(neg/pos reference)에 연결하는 것은 그것을 하나의 LSB만큼 아래쪽으로 시프트시킨다. 그 후 오프셋이 측정되고 샘플링 동안 <<LSB-파트>>를 제어하기 위해 사용되는 레지스터에 저장될 수 있다. 오프셋 저장 레지스터에 저장된 결과에 따라 커패시터 쌍들을 포지티브/네거티브 또는 네거티브/포지티브 기준에 연결한다. 따라서 LSB-파트는 아날로그 회로를 추가하지 않고 보상 DAC로서의 역할을 할 수 있다. 스위치 제어 로직 및 오프셋 저장 레지스터가 요구되는 유일한 추가 회로 비용이다.
도 3을 참조하면, 본 개시의 특정 예시적인 실시예들에 따른, 샘플링 동안 샘플-홀드(S/H) 및 오프셋 보정 DAC로서 사용될 때 도 2에 도시된 감소된 커패시터 DAC의 개략도가 도시되어 있다. 오프셋 보상 ADC를 포함하는 커패시터들(202)은 요구되는 오프셋 보상 방향에 따라 포지티브 또는 네거티브 스케일링된 기준 전압들(도 2a) 중 어느 하나에 결합될 수 있다.
도 4를 참조하면, 본 개시의 특정 예시적인 실시예들에 따른, 오프셋 보정 커패시터들을 입력들 및 기준 전압들에 결합하기 위한 스위치 제어 로직의 개략도가 도시되어 있다. 이것은 오프셋 보정을 갖는 DAC에 대한 스위치 제어의 구현일 수 있다. 여기서 입력 신호 offscorr는 오프셋 보정을 온 또는 오프시키기 위해 사용된다. 오프셋 보정이 오프이면(offscorr=0), 제어는 평소대로이고(임의의 오프셋 보정 없이 커패시터 감소된 DAC에서), 샘플링 단계(samp=1) 및 Vcm-단계(scm=1) 둘 모두의 단계 동안 커패시터들을 Vcm에 연결하고, 이전 결정의 결과(sref 하이 또는 로우)에 따라, 비트 결정 단계 동안 커패시터들을 Vrefp/Vrefn 또는 Vrefn/Vrefp로 스위칭한다. 오프셋 보정이 온이면(offscorr=1), 커패시터들은, 오프셋 저장 레지스터의 i 번째 비트인 reg(i)의 값에 따라, samp=1일 때 Vcm 대신 Vrefp/Vrefn 또는 Vrefn/Vrefp에 연결된다. 이것은 5개의 그러한 스위치와 5-비트 오프셋 저장 레지스터로 도 3에 도시된 바와 같은 제어가 구현될 수 있음을 의미한다. 오프셋 보정이 없는 스위치 제어 로직에 비해 추가 비용은 비트 교정당 3개의 2-1 멀티플렉서, 하나의 AND-게이트 및 하나의 인버터이다. 또한, 오프셋 비트 제어 구성을 저장하기 위해 하나의 5-비트 레지스터가 사용될 수 있다. 본 개시의 교시 사항들에 따르면, 어떠한 추가 아날로그 하드웨어도 요구되지 않는다.
도 5를 참조하면, 본 개시의 특정 예시적인 실시예들에 따른, 오프셋 보정의 범위를 배가시키기 위한 회로의 개략도가 도시되어 있다. 오프셋 보정의 범위는 측면당 추가 단위 커패시터, 예를 들어, C0(504p) 및 C0(504n)을 추가함으로써 배가될 수 있다. 아날로그 하드웨어에서 매우 적은 비용으로 오프셋 교정의 범위를 확장하는 것도 가능하고 본 명세서에서 고려된다. 오프셋 보정을 위해 사용되는 DAC의 부분은 스케일링된 기준들을 사용하기 때문에, 오프셋 보정 범위를 배가시키기 위해 하나의 추가 단위 커패시터만이 전체 기준 전압 Vref에 연결될 필요가 있다. 따라서, 전체 기준들 Vrefp 및 Vrefn에 연결된 2개의 C0 커패시터를 추가하는 것은 교정의 다른 비트를 제공할 것이다. 오프셋 보정의 범위를 ±32개의 LSB에서 ±64개의 LSB로 확장하는 것이 도 5에 도시되어 있다. 분해능은 여전히 이 보정 방식의 기본 분해능인 ±1 LSB일 것이다.
도 6을 참조하면, 본 개시의 특정 예시적인 실시예들에 따른, 하이브리드 오프셋 교정을 갖는 ADC의 동작에 대한 개략 흐름도가 도시되어 있다. 디지털 교정 또는 종래의 하이브리드 교정 방식과 마찬가지로, ADC 변환을 행하여 오프셋을 측정하고 그것을 오프셋 저장 레지스터에 저장하는 것이 필요하다. 이것은 오프셋 측정을 행하기 위해 하나의 변환 기간 동안 ADC가 동작에서 제외되어야 한다는 것을 의미한다. 전형적으로, 오프셋은 시동 시에 측정될 것이고, 오프셋 조정이 필요하면 그때 행해진다. 회로 드리프트, 예를 들어, 온도 변동들을 보상하기 위한 업데이트된 오프셋 측정들 및 오프셋 조정들이 주어진 간격들로 행해질 수 있다. 오프셋 교정이 필요하지 않으면 기능은 단순히 오프될 수 있다. 오프셋 측정은 전형적으로 ADC 입력들을 함께 단락시킴으로써 행해지고 결과가 오프셋 측정 레지스터에 로딩되도록 보장하기 위해 전용 오프셋 교정 신호가 사용될 수 있다. 그 후 오프셋 측정 레지스터는 그 후에 통상의 SAR 아날로그-디지털 변환들을 행할 때 DAC 스위치들(도 4)을 제어하기 위해 사용될 수 있다.
오프셋 교정 프로세스는 단계 610에서 시작된다. 시스템 시동 시에 또는 주기적으로, 예를 들어, 컴포넌트 온도 드리프트를 보상하기 위해, 단계 612에서 오프셋 교정 비트 레벨이 결정될 수 있다. 교정 비트가 "오프셋 교정"으로 설정되어 있지 않으면 단계 624에서 통상의 ADC 변환이 수행된다. 단계 624에서 각각의 ADC 변환 후, 단계 626에서 오프셋 교정이 활성화되었는지 체크된다. 교정 비트가 "오프셋 교정"으로 설정되어 있지 않으면, 단계 624에서 다른 ADC 변환이 수행된다.
그러나, 단계 612 또는 626에서 교정 비트가 "오프셋 교정"으로 설정되어 있다고 결정되면, 단계 614에서 ADC의 입력들이 함께 단락되어 오프셋 측정이 행해진다. 단계 616에서, 오프셋 측정의 결과는 오프셋 저장 레지스터에 저장된다. 단계 618에서 오프셋 교정 DAC 커패시터들이 적절한 선택된(오프셋 저장 레지스터로부터의) 기준 전압들에 결합되어 정규의 SAR ADC 변환들이 수행된다. 단계 620에서 오프셋 교정 비트 레벨이 체크되고 오프셋 교정이 비활성화되었다면 단계 624로 돌아간다. 오프셋 교정 비트가 여전히 활성화되어 있으면, 다음 SAR ADC 변환을 행하기 전에 새로운 오프셋 교정을 행하기 위해 단계 614로 돌아간다.
본 개시의 실시예들에 따라, DAC 스위칭을 제어하기 위한 비트셀들로 오프셋 보상 SAR ADC가 구현될 수 있다는 것이 고려되고 본 개시의 범주 내에 있다. 이것은 샘플링 동안 포지티브 또는 네거티브 기준들로 스위칭하기 위해 LSB-파트의 비트셀들에서 로직을 추가하는 것을 포함할 수 있다. 이것은 각각의 비트셀에서 3개의 2:1 멀티플렉서와 하나의 인버터를 추가로 포함할 수 있다. 이것은 보정을 온 또는 오프로 스위칭할 수 있다. 또한, 고-분해능 ADC들에서 사용될 수 있는 복수(N)의 디지털 데시메이션 필터(DDF) 디지털 신호 처리(DSP) 필터를 포함하는 N-비트 보정을 위한 저장 레지스터가 있을 수 있다. 따라서, N-비트 오프셋 보정 DAC가 달성될 수 있다.
도 10은 본 개시의 실시예들의 시뮬레이션 결과들을 예시한다. 도 10은 보정이 온 및 오프된 시뮬레이션된 오프셋(트랜지스터 레벨)을 예시한다.
본 개시의 실시예들은 전용 보상 DAC 없이 하이브리드 오프셋 보정을 가능하게 할 수 있다. 본 개시의 실시예들은 +/- 1 LSB로 오프셋을 보정할 수 있다. 본 개시의 실시예들은 ADC의 입력 범위를 제한하지 않는다. 본 개시의 실시예들은 추가 아날로그 회로를 필요로 하지 않는다. 본 개시의 실시예들은 아날로그-디지털 변환 동안 오프셋들을 보상하기 위해 요구되는 오프셋 보상 값들을 측정 및 저장할 수 있다. 이것은 시동 시에 또는 반복된 간격으로 수행될 수 있다.
본 개시는 하나 이상의 실시예에 관하여 설명되었으며, 명확히 언급된 것들과는 별개로, 많은 등가물, 대안, 변형, 및 변경이 가능하고 본 개시의 범주 내에 있다는 것이 이해되어야 한다. 본 개시가 다양한 변경 및 대안 형태를 허용하지만, 그들의 특정 예시적인 실시예들은 도면들에 도시되었고 본 명세서에 상세히 설명되어 있다. 그러나, 특정 예시적인 실시예들의 본 명세서에서의 설명은 본 개시를 본 명세서에 개시된 특정한 형태들로 한정하는 것으로 의도되지 않는다는 것이 이해되어야 한다.

Claims (16)

  1. 감소된 커패시터 어레이 디지털-아날로그 변환기(DAC)를 사용한 축차 비교 레지스터(successive approximation register, SAR) 아날로그-디지털 변환기(ADC)에서의 오프셋 보정을 위한 방법으로서,
    SAR ADC의 포지티브 및 네거티브 입력들을 함께 결합하는 단계;
    상기 SAR DAC의 오프셋 전압의 디지털 표현을 결정하는 단계;
    상기 오프셋 전압의 상기 디지털 표현을 오프셋 레지스터에 저장하는 단계;
    오프셋 보정 전압을 제공하기 위해 상기 입력 오프셋 전압의 상기 저장된 디지털 표현으로, 복수의 오프셋 보정 커패시터들을 포함하는, 감소된 커패시터 어레이 DAC를 구성하는 단계;
    상기 SAR ADC의 상기 포지티브 및 네거티브 입력들을 분리하는 단계;
    상기 SAR ADC의 상기 포지티브 및 네거티브 입력들에 차동 전압을 결합하는 단계; 및
    상기 감소된 커패시터 어레이 DAC로부터의 상기 오프셋 보정 전압과 결합하면서 상기 차동 전압의 SAR 변환을 수행하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 복수의 오프셋 보정 커패시터들은 상기 오프셋 레지스터에 저장된 상기 오프셋 전압의 상기 디지털 표현에 의해 선택된 복수의 기준 전압들에 결합되는, 방법.
  3. 제2항에 있어서, 상기 복수의 기준 전압들은 Vrefp 내지 Vrefn 전압들로부터 이진 가중되는, 방법.
  4. 제3항에 있어서, 공통 모드 전압 Vcm이 (Vrefp + Vrefn)/2와 거의 같은, 방법.
  5. 제3항 또는 제4항에 있어서, 상기 복수의 기준 전압들은 Vrefp와 Vrefn 사이에 결합된 직렬 연결된 저항성 전압 분배기 스트링(resistive voltage divider string)으로부터 제공되는, 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 복수의 오프셋 보정 커패시터들은 함께 결합된 상부 플레이트들을 갖고 노드 Vx를 형성하는 N개의 포지티브 오프셋 보정 커패시터들, 및 함께 결합된 상부 플레이트들을 갖고 노드 Vy를 형성하는 N개의 네거티브 오프셋 보정 커패시터들을 포함하고, N은 상기 감소된 커패시터 어레이 DAC의 오프셋 전압 보정 비트들의 수인, 방법.
  7. 제6항에 있어서, N은 5와 같고,
    제1 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp/2 또는 Vrefn/2에 선택가능하게 결합하는 단계;
    제1 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn/2 또는 Vrefp/2에 선택가능하게 결합하는 단계;
    제2 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp/4 또는 Vrefn/4에 선택가능하게 결합하는 단계;
    제2 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn/4 또는 Vrefp/4에 선택가능하게 결합하는 단계;
    제3 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp/8 또는 Vrefn/8에 선택가능하게 결합하는 단계;
    제3 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn/8 또는 Vrefp/8에 선택가능하게 결합하는 단계;
    제4 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp/16 또는 Vrefn/16에 선택가능하게 결합하는 단계;
    제4 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn/16 또는 Vrefp/16에 선택가능하게 결합하는 단계;
    제5 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp/32 또는 Vrefn/32에 선택가능하게 결합하는 단계; 및
    제5 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn/32 또는 Vrefp/32에 선택가능하게 결합하는 단계를 추가로 포함하고, 이에 의해 오프셋 보상 전압이 생성되는, 방법.
  8. 제6항에 있어서, N은 6과 같고,
    제6 포지티브 오프셋 보정 커패시터의 상부 플레이트를 상기 노드 Vx에 결합하는 단계;
    제6 네거티브 오프셋 보정 커패시터의 상부 플레이트를 상기 노드 Vy에 결합하는 단계;
    상기 제6 포지티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefp 또는 Vrefn에 선택가능하게 결합하는 단계; 및
    상기 제6 네거티브 오프셋 보정 커패시터의 하부 플레이트를 Vcm, Vrefn 또는 Vrefp에 선택가능하게 결합하는 단계를 추가로 포함하고, 이에 의해 전압 오프셋 보정 범위가 배가되는, 방법.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 SAR ADC의 샘플링 단계 동안 상기 포지티브 및 네거티브 오프셋 보정 커패시터들의 상기 하부 플레이트들을 상기 공통 모드 전압 Vcm에 결합하는 단계를 추가로 포함하는, 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 오프셋 보상 전압을 비활성화하는 단계를 추가로 포함하는, 방법.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서, 시동 시에 오프셋 보정을 수행하는 단계를 추가로 포함하는, 방법.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서, 주기적으로 오프셋 보정을 수행하는 단계를 추가로 포함하는, 방법.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 SAR ADC는 차동 입력 SAR ADC인, 방법.
  14. 아날로그-디지털 변환기(ADC)에서 오프셋 전압을 보정하기 위한 방법으로서,
    ADC의 입력들을 함께 결합하여 오프셋 전압을 생성하는 단계;
    상기 오프셋 전압을 상기 오프셋 전압의 디지털 표현으로 변환하는 단계;
    상기 오프셋 전압의 상기 디지털 표현을 오프셋 레지스터에 저장하는 단계;
    상기 오프셋 레지스터에 저장된 상기 오프셋 전압의 상기 저장된 디지털 표현으로부터 오프셋 보상 전압을 도출하는 단계;
    입력 아날로그 전압을 수신하는 단계;
    최하위-비트(least-significant-bit)의 전압을 스케일링함으로써 상기 오프셋 전압을 보정하는 단계; 및
    상기 입력 아날로그 전압을 디지털 출력 값으로 변환하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, SAR ADC는 차동 입력 SAR ADC인, 방법.
  16. 제1항 내지 제4항, 제14항 내지 제14항 중 어느 한 항의 방법을 수행하도록 구성된 회로를 포함하는, 아날로그-디지털 변환기(ADC).
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