CN113839676A - 逐次逼近式模数转换电路及其操作方法 - Google Patents

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Abstract

本申请公开了一种逐次逼近式模数转换电路和操作逐次逼近式模数转换电路的方法。所述逐次逼近式模数转换电路包括比较器电路以及多个锁存电路。所述比较器电路用以将模拟信号与多个参考电平作比较。所述多个锁存电路耦接于所述比较器电路且彼此串接。所述多个锁存电路分别响应多个触发信号依序被触发以存储所述比较器电路之比较器输出，并据以产生数字信号。所述多个锁存电路中的第一锁存电路与第二锁存电路分别响应所述多个触发信号中的第一触发信号与第二触发信号而被触发。所述第一锁存电路用以根据存储于所述第一锁存电路中的所述比较器输出产生所述第二触发信号。所述逐次逼近式模数转换电路能够提供更多的时间裕度给数模转换器的稳定时间。

Description

逐次逼近式模数转换电路及其操作方法
技术领域
本申请涉及信号转换，尤其涉及一种包括利用彼此串接的多个锁存电路以实现逐次逼近算法的逐次逼近式模数转换电路，以及操作逐次逼近式模数转换电路的方法。
背景技术
逐次逼近式模数转换器(successive-approximationregister analog-to-digital converter，SAR ADC)因为具备了低功耗、简单结构及小尺寸(form factor)的特点而广受欢迎。逐次逼近式模数转换器的基本操作原理是运用一连串的比较操作以实现二分查找算法(binary search algorithm)，从而决定转换自模拟信号的数字信号的每一位。转换所述模拟信号所需的位周期(bit cycle)的个数可根据逐次逼近式模数转换器的的分辨率来决定。为了增加采样率，目前提出了不同类型的逐次逼近式模数转换器，诸如一次比较多位的逐次逼近式模数转换器(multi-bit/step SAR ADC)、时间交错式逐次逼近式模数转换器(time-interleaved SAR ADC)、异步逐次逼近式模数转换器(asynchronous SARADC)，以及采用非二分查找算法(non-binary search algorithm)的逐次逼近式模数转换器。例如，异步逐次逼近式模数转换器可提供内部产生的时钟以增加采样率。
发明内容
本申请的实施例公开了一种包括利用彼此串接的多个锁存电路以实现逐次逼近算法的逐次逼近式模数转换电路，以及操作逐次逼近式模数转换电路的方法。
本申请的某些实施例公开了一种逐次逼近式模数转换电路。所述逐次逼近式模数转换电路包括比较器电路以及多个锁存电路。所述比较器电路用以将模拟信号与多个参考电平作比较。所述多个锁存电路耦接于所述比较器电路且彼此串接。所述多个锁存电路分别响应多个触发信号依序被触发以存储所述比较器电路的比较器输出，并据以产生数字信号。所述多个锁存电路中的第一锁存电路与第二锁存电路分别响应所述多个触发信号中的第一触发信号与第二触发信号而被触发。所述第一锁存电路用以根据存储于所述第一锁存电路中的所述比较器输出产生所述第二触发信号。
本申请的某些实施例公开了一种逐次逼近式模数转换电路。所述逐次逼近式模数转换电路包括比较器电路、N个锁存级以及(N-1)个延迟级。N是大于1的整数。所述比较器电路用以在N个比较周期中分别将模拟信号与多个参考电平作比较。所述N个锁存级耦接于所述比较器电路，用以将所述N个比较周期中分别产生的所述比较器电路的比较器输出存储为N个数据信号，并据以产生数字信号。每一锁存级用以输出第一有效信号，其指示出存储于所述锁存级的所述数据信号是否有效。每一延迟级耦接于所述N个锁存级中的连续两个锁存级，用以延迟从所述连续两个锁存级其中的一个所输出的所述第一有效信号以产生触发信号，并根据所述触发信号触发所述连续两个锁存级其中的另一个。
本申请的某些实施例公开了一种操作逐次逼近式模数转换电路的方法。所述方法包括：利用所述逐次逼近式模数转换电路的比较器电路，分别在多个连续比较周期中将模拟信号与多个参考电平作比较，其中所述多个比较周期包括第一比较周期与第二比较周期；启用第一锁存电路以存储在所述第一比较周期中产生的所述比较器电路的比较器输出，并据以产生触发信号；根据所述触发信号启用第二锁存电路，以存储所述第二比较周期中产生的所述比较器输出；以及根据所述第一锁存电路所存储的所述比较器输出以及所述第二锁存电路所存储的所述比较器输出产生数字信号的至少一部分。
通过本申请所公开的逐次逼近控制方案，锁存电路可根据锁存在其中的数据信号来触发下一个锁存电路。前述下一个锁存电路可在欲存储的比较器输出有效之前被触发。因此，本申请所公开的逐次逼近控制方案可提供更多的时间裕度给数模转换器的稳定时间。
附图说明
图1是根据本申请某些实施例的示例性的逐次逼近式模数转换电路的功能方块示意图。
图2是根据本申请某些实施例的操作一逐次逼近式模数转换电路的示例性的方法的流程图。
图3是根据本申请某些实施例的图1所示的控制电路的实施方式的示意图。
图4是根据本申请某些实施例的图3所示的控制电路的操作所涉及的信号波形图。
图5是根据本申请某些实施例的图1所示的控制电路的另一实施方式的示意图。
图6是根据本申请某些实施例的图5所示的控制电路的操作所涉及的信号波形图。
图7A至图7C是根据本申请某些实施例的图3所示的锁存级的自锁存操作的示意图。
图8是根据本申请某些实施例的图7A至图7C所示的锁存元件的实施方式的示意图。
图9A至图9C是根据本申请某些实施例的图8所示的锁存级的自锁存操作的示意图。
图10是根据本申请某些实施例的操作一逐次逼近式模数转换电路的方法的流程图。
具体实施方式
以下披露内容公开了多种实施方式或例示，其能用以实现本申请内容的不同特征。下文所述的参数值、组件与配置的具体例子用以简化本申请内容。当可想见，这些叙述仅为例示，其本意并非用于限制本申请内容。举例来说，本申请内容可能会在实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
此外，当可理解，若将一元件描述为与另一元件“连接(connected to)”或“耦接(coupled to)”，则两者可直接连接或耦接，或两者间可能出现其他中间(intervening)元件。
在当前的比较周期(comparison cycle)中产生的比较器输出(comparatoroutput)到达有效逻辑状态(valid logic state)时，逐次逼近式模数转换电路(SAR ADCcircuit)(以下简称为“SAR ADC电路”)可等候一时间延迟，以提供足够的时间使数模转换器(digital-to-analog converter，DAC)可稳定下来(settle)。在经过所述时间延迟后，所述SAR ADC电路会触发下一个比较周期。然而，高速的逐次逼近式模数转换结构可以提供给数模转换器的稳定时间(DAC settling time)的时间裕度(time margin)较少，导致允许数模转换器稳定下来的时间并不足够，造成转换误差。
本申请的内容公开了示例性的SAR ADC电路，其中每一SAR ADC电路均包括彼此串接的多个锁存电路(latch circuit)以实现逐次逼近算法(successive-approximationalgorithm)。所述多个锁存电路可作为SAR ADC电路的逐次逼近控制逻辑电路(SARcontrol logic)的一部分。举例来说，示例性的N位SAR ADC电路可利用彼此串接的N个锁存电路来控制数模转换操作，所述N个锁存电路依序被触发以产生一数字信号相对应的N个位，其中一锁存电路可根据存储于其中的比较器输出产生一触发信号，位于所述锁存电路之后的另一锁存电路可响应所述锁存电路产生的所述触发信号而被触发。在某些实施例中，至少一锁存电路可在存储于其中的比较器输出有效之前被触发。因此，当到达有效逻辑状态时，比较器输出可立即存储至相对应的锁存电路。逐次逼近控制逻辑电路所造成的时间延迟可因此减少。N位SAR ADC电路可允许足够的时间让数模转换器稳定下来。进一步的说明如下。
图1是根据本申请某些实施例的示例性的SAR ADC电路的方框示意图。SAR ADC电路100用以将一模拟信号AIN转换为一数字信号DOUT，其可为N位的数字代码。SAR ADC电路100可在一转换周期中的一采样阶段(sampling phase)采样模拟信号AIN，以及在所述转换周期中所述采样阶段之后的一转换阶段(conversion phase)，将模拟信号AIN转换为数字信号DOUT。在SAR ADC电路100的转换结果收敛至一数字式字(digital word)之前，模拟信号AIN的信号电平可在所述转换阶段与不同的量化电平比较。
SAR ADC电路100包括(但不限于)一数模转换器110、一比较器电路120以及一控制电路130。数模转换器110可根据模拟信号AIN、一数字信号DS及至少一参考信号VREF来提供模拟信号VDAC。于此实施例中，数模转换器110可利用电容式数模转换器来实施，其本身可提供采样保持功能(sample and hold function)。模拟信号AIN可实施为多个电压信号VIP与VIN，其中多个电压信号VIP与VIN之间的差可代表模拟信号AIN。数模转换器110可根据一控制信号CKS对模拟信号AIN进行采样保持操作，其中控制信号CKS用于控制模拟信号AIN的采样操作。举例来说，数模转换器110的至少一采样开关(图1未示)可根据控制信号CKS选择性地导通。所述至少一采样开关可在所述采样阶段导通，以及在所述转换阶段断开。此外，数模转换器110可输出多个电压信号VXP与VXN，其中多个电压信号VXP与VXN之间的差可代表模拟信号VDAC。多个电压信号VXP与VXN之间的信号电平差(即模拟信号VDAC的信号电平)可响应数字信号DS而改变。至少一参考信号VREF可包括电源电压、接地电压和共模电压中的至少一个。
比较器电路120耦接于数模转换器110，用以将模拟信号AIN与N个参考电平作比较。于此实施例中，比较器电路120用以将电压信号VXP与电压信号VXN作比较，从而将模拟信号AIN与所述N个参考电平作比较。举例来说，比较器电路120可在多个比较周期中对电压信号VXP与电压信号VXN进行多次比较。在一比较周期中多个电压信号VXP与VXN之间的信号电平差不同于在另一比较周期中多个电压信号VXP与VXN之间的信号电平差。通过在不同的比较周期对电压信号VXP与电压信号VXN作比较，比较器电路120可将模拟信号AIN与不同的参考电平作比较。此外，比较器电路120可在每一比较周期产生一比较器输出COUT。比较器输出COUT可指示出多个电压信号VIP与VIN之间的信号电平差(即模拟信号AIN的信号电平)大于或小于所述N个参考电平其中的一个。比较器输出COUT可实施为多个电压信号VOP与VON。
控制电路130耦接于数模转换器110与比较器电路120，用以根据比较器输出COUT产生数字信号DOUT与数字信号DS。控制电路130另产生一启用信号(enable signal)EN_D，以选择性地启用比较器电路120。每一次比较器电路120被启用时，即开始一个比较周期。当比较器电路120停用(disabled)时，可复位比较器输出COUT。
控制电路130包括(但不限于)多个锁存电路140.1-140.N以及一启用电路150。多个锁存电路140.1-140.N耦接于比较器电路120且彼此串接。多个锁存电路140.1-140.N分别响应多个触发信号TG[N-1]-TG[0]依序被触发，以存储比较器输出COUT，并据以产生数字信号DOUT。例如，多个锁存电路140.1-140.N可将比较器输出COUT存储为N个数据信号D[N-1]-D[0]，并根据N个数据信号D[N-1]-D[0]产生数字信号DOUT。
此外，一锁存电路可根据存储于其中的比较器输出COUT产生一触发信号，其用于触发位于所述锁存电路之后的下一锁存电路。例如，锁存电路140.1可先被触发以存储比较器输出COUT，并据以产生数字信号DOUT的最高有效位(most significant bit，MSB)。锁存电路140.1可根据存储于其中的比较器输出COUT(即数据信号D[N-1])产生触发信号TG[N-2]。接下来，锁存电路140.2可响应触发信号TG[N-2]而被触发，以存储比较器输出COUT。
于此实施例中，比较器电路120可分别在N个连续比较周期CC1-CCN将模拟信号AIN与所述N个参考电平作比较。多个锁存电路140.1-140.N可分别存储N个比较周期CC1-CCN中产生的比较器输出COUT。多个锁存电路140.1-140.N中的至少一个可在相对应的一比较周期中产生的比较器输出COUT有效(become valid)之前(或变成有效的输出之前)被触发。当到达有效逻辑状态时，比较器输出COUT可被认为是有效的。
举例来说，锁存电路140.1可在欲存储的比较器输出COUT产生或有效之前，响应触发信号TG[N-1]而被触发。当多个电压信号VOP与VON之间的信号电平差到达一阈值电平时，其表示比较器输出COUT成为有效的输出。值得注意的是，一旦比较器输出COUT有效，锁存电路140.1可在没有(或几乎没有)延迟的情形下锁存比较器输出COUT。控制电路130可保留更多的时间使数模转换器110稳定下来。在某些实施例中，触发信号TG[N-1]可利用控制信号CKS来实施。当控制信号CKS指示出模拟信号AIN的采样操作正在进行或尚未结束时，锁存电路140.1未被触发。当控制信号CKS指示出模拟信号AIN的采样操作已结束时，锁存电路140.1被触发。
相似地，锁存电路140.2可在欲存储的比较器输出COUT产生或有效之前，响应触发信号TG[N-2]而被触发。在某些实施例中，锁存电路140.2可在比较器电路120进入一比较周期之前被触发，其中锁存电路140.2欲存储的比较器输出COUT是在所述比较周期中产生。值得注意的是，当锁存电路140.2响应触发信号TG[N-2]而被触发以存储比较器输出COUT时，锁存电路140.1可未耦接于比较器输出COUT，使存储于其中的数据信号D[N-1]不会受到接下来的比较操作的干扰。相似地，当锁存电路140.N响应触发信号TG[0]而被触发以存储比较器输出COUT时，多个锁存电路140.1-140.(N-1)均可未耦接于比较器输出COUT。
启用电路150耦接于比较器电路120，用以至少通过检测比较器输出COUT是否有效，来产生启用信号EN_D。比较器电路120可根据启用信号EN_D选择性地启用(enabled)。例如，启用电路150可检测多个电压信号VOP与VON之间的信号电平差是否到达一阈值电平，以产生一有效信号VD。当多个电压信号VOP与VON之间的信号电平差到达所述阈值电平时，有效信号VD可指示出比较器输出COUT有效。启用电路150可产生启用信号EN_D以停用比较器电路120，从而复位比较器输出COUT。比较器电路120可准备进入下一个比较周期。
在某些实施例中，启用电路150可根据控制信号CKS产生启用信号EN_D。例如，当控制信号CKS指示出模拟信号AIN的采样操作正在进行时，启用电路150可产生启用信号EN_D以停用比较器电路120，从而复位比较器输出COUT。在某些实施例中，启用电路150可根据有效信号CKO[0]产生启用信号EN_D，其中有效信号CKO[0]可指示出存储/锁存(latched)在锁存电路140.N中的数据信号D[0]是否有效。锁存电路140.N可用以产生数字信号DOUT的最低有效位(least significant bit，LSB)。例如，当有效信号CKO[0]指示出数据信号D[0]有效时，启用电路150可产生启用信号EN_D以停用比较器电路120，从而复位比较器输出COUT。
图2是根据本申请某些实施例的操作一SAR ADC电路的示例性的方法的流程图。方法200可应用于图1所示的SAR ADC电路100以提供更多的时间裕度予数模转换器的稳定时间。为方便说明，以下搭配SAR ADC电路100来说明方法200。值得注意的是，方法200可应用于其他SAR ADC电路而不会背离本申请的范围。此外，在某些实施例中，方法200可包括其他操作。在某些实施例中，方法200的操作可采用不同的顺序来进行，和/或采用其他实施方式。
于操作202中，在N个连续比较周期中分别将一模拟信号与N个不同的参考电平作比较，以在每一比较周期中产生一比較器輸出。例如，比较器电路1420用以在比较周期CC1中通过将电压信号VXP与电压信号VXN作比较，以将模拟信号AIN与一参考电平作比较，以及比较周期CC2中通过将电压信号VXP与电压信号VXN作比较，以将模拟信号AIN与另一参考电平作比较。比较周期CC1中的多个电压信号VXP与VXN之间的信号电平差不同于比较周期CC2中的多个电压信号VXP与VXN之间的信号电平差。每一比较周期所得到的比较器输出COUT在到达有效逻辑状态时，是可用的(available)或随时可用的(ready for use)。
于操作204中，复位所述比较器输出。例如，在锁存电路140.1将比较周期CC1中所产生的比较器输出COUT存储为数据信号D[N-1]时，比较器电路120可根据启用信号EN_D复位比较器输出COUT。当比较器输出COUT被复位时，多个电压信号VOP与VON可处于相同或大致相同的信号电平。
于操作206.1-206.N中，所述SAR ADC电路的的N个锁存电路可依序被触发以分别存储在所述N个连续比较周期中所产生的所述比较器输出。于操作206.1中，锁存电路140.1用以存储比较器输出COUT，其产生于比较周期CC1中且为可用的。锁存电路140.1并据以产生数据信号D[N-1]。于操作206.2中，锁存电路140.2至少根据锁存在锁存电路140.1的数据信号D[N-1]而被触发，从而存储比较器输出COUT，其产生于比较周期CC2中且随时可用。例如，当数据信号D[N-1]有效时，锁存电路140.1可产生触发信号TG[N-2]以触发锁存电路140.2。又例如，当数据信号D[N-1]有效，而在比较周期CC1中产生的比较器输出COUT被复位或变成不可用时，锁存电路140.1可产生触发信号TG[N-2]以触发锁存电路140.2。相似地，于操作206.N中，锁存电路140.N至少根据锁存在锁存电路140.(N-1)的数据信号D[1]而被触发，从而存储比较器输出COUT，其产生于比较周期CCN中且为可用的。
通过彼此串接的所述N个锁存电路，一锁存电路可根据锁存在其中的数据信号来触发下一个锁存电路。此下一个锁存电路可在欲存储的比较器输出有效之前被触发。例如，锁存电路140.2可在比较周期CC1被锁存电路140.1所触发。因此，当变成有效的输出时，在比较周期CC2中产生的比较器输出COUT可立即存储至锁存电路140.2。本申请所公开的逐次逼近控制方案可提供更多的时间裕度给数模转换器的稳定时间。
图1所示的电路结构是出于说明的目的，并非用来限制本申请的范围。例如，图1所示的数模转换器110可利用彼此分开设置的一采样保持电路与一数模转换器来实施。图1所示的比较器电路120可将所述采样保持电路的输出与所述数模转换器的输出作比较，以产生比较器输出COUT。只要是逐次逼近控制逻辑电路包括了彼此串接的多个锁存电路，且一锁存电路用以根据所锁存的数据来触发下一个锁存电路，相关的修饰与设计上的变化均属于本申请的范围。
为方便理解本申请的内容，以下提供某些实施例来说明本申请所公开的逐次逼近控制方案。本领域的技术人员应可了解采用图1所示的控制电路130的结构的其他实施例均属于本申请的范围。
图3是根据本申请某些实施例的图1所示的控制电路130的实施方式的示意图。于此实施例中，控制电路330可实施为4位的SAR ADC电路(例如，图1所示的SAR ADC电路100，N等于4)的逐次逼近控制逻辑电路的至少一部分。控制电路330包括多个锁存电路340.1-340.4以及一启用电路350。多个锁存电路340.1-340.4可作为图1所示的多个锁存电路140.1-140.N的实施方式。启用电路350可作为图1所示的启用电路150的实施方式。
多个锁存电路340.1-340.3的每一锁存电路可利用彼此串接的一锁存级与一延迟级来实施，而锁存电路340.4可利用一锁存级来实施。多个锁存级342.1-342.4可分别响应多个触发信号TG[3]-TG[0]来触发，以分别存储多个比较周期CC1-CC4中产生的比較器輸出COUT。此外，多个锁存级342.1-342.4可根据多个比较周期CC1-CC4中产生的比較器輸出COUT，来产生数字信号DOUT。每一锁存级可输出一有效信号，即多个有效信号CKO[3]-CKO[0]其中的一个。所述有效信号可指示出存储于所述锁存级的比較器輸出COUT是否有效。
举例来说，多个锁存级342.1-342.4可包括一数据锁存器(data latch)与一信号检测器，即多个数据锁存器344.1-344.4其中的一个与多个信号检测器346.1-346.4其中的一个。对于锁存级342.1来说，数据锁存器344.1用以于被触发信号CKI[3]触发时，存储比较周期CC1中得到的比较器输出COUT，从而产生数据信号D[3]。于此实施例中，触发信号CKI[3]可以是触发信号TG[3]的反相信号。触发信号TG[3]可利用控制信号CKS来实施，其中控制信号CKS可用于控制图1所示的模拟信号AIN的采样操作。
信号检测器346.1耦接于数据锁存器344.1，用以检测数据信号D[3]以产生有效信号CKO[3]。有效信号CKO[3]可指示出数据信号D[3](即数据锁存器344.1所存储的比较器输出COUT)是否有效。例如，数据信号D[3]可包括多个电压信号VP[3]与VN[3]。信号检测器346.1可通过检测多个电压信号VP[3]与VN[3]之间的信号电平差是否到达一阈值电平，来产生有效信号CKO[3]。当多个电压信号VP[3]与VN[3]之间的信号电平差到达所述阈值电平时，有效信号CKO[3]可指示出数据信号D[3]是有效的。当多个电压信号VP[3]与VN[3]之间的信号电平差小于所述阈值电平时，有效信号CKO[3]可指示出数据信号D[3]是无效的。于此实施例中，信号检测器346.1可利用一与非门来实施，其中所述与非门用以接收多个电压信号VP[3]与VN[3]以产生有效信号CKO[3]。然而，这并非用来限制本申请的范围。信号检测器346.1可利用其他能够检测出数据信号D[3]是否有效的检测电路来实施。
相似地，数据锁存器344.2/344.3/344.4可被触发信号CKI[2]/CKI[1]/CKI[0]触发，其可为触发信号TG[2]/TG[1]/TG[0]的反相信号。当被触发信号CKI[2]/CKI[1]/CKI[0]触发时，数据锁存器344.2/344.3/344.4可存储比较周期CC2/CC3/CC4中得到的比较器输出COUT，从而产生数据信号D[2]/D[1]/D[0]。信号检测器346.2/346.3/346.4可检测数据信号D[2]/D[1]/D[0]以产生有效信号CKO[2]/CKO[1]/CKO[0]，其可指示出数据信号D[2]/D[1]/D[0]是否有效。
多个延迟级348.1-348.3中的每一延迟级均耦接于多个锁存级342.1-342.4中连续两个锁存级之间。每一延迟级用以延迟从所述连续两个锁存级其中的一个所输出的一有效信号以产生一触发信号，并根据所述触发信号触发所述连续两个锁存级其中的另一个。举例来说，延迟级348.1耦接于连续两个锁存级342.1与342.2之间，用以延迟从锁存级342.1输出的有效信号CKO[3]以产生触发信号TG[2]，并根据触发信号TG[2]触发锁存级342.2。相似地，延迟级348.2用以延迟从锁存级342.2输出的有效信号CKO[2]以产生触发信号TG[1]，并根据触发信号TG[1]触发锁存级342.3。延迟级348.3用以延迟从锁存级342.3输出的有效信号CKO[1]以产生触发信号TG[0]，并根据触发信号TG[0]触发锁存级342.4。
于此实施例中，锁存电路340.1可根据有效信号VD将触发信号TG[2]传送至锁存电路340.2。当有效信号VD指示出比较器输出COUT有效时，触发信号TG[2]未被传送至锁存电路340.2。当有效信号VD指示出比较器输出COUT变成无效时，触发信号TG[2]会被传送至锁存电路340.2。因此，锁存电路340.2可在比较器输出COUT于前一比较周期被复位之后紧接着被触发。相似地，锁存电路340.3/340.4可在比较器输出COUT于前一比较周期被复位之后紧接着被触发。
举例来说(但本申请不限于此)，多个延迟级348.1-348.3中的每一延迟级均可利用一触发器(flip-flop)来实施，其中所述触发器可响应有效信号VD而被触发。有效信号VD可指示出比较器输出COUT是否有效。当有效信号VD指示出比较器输出COUT无效(或成为无效的输出)时，所述触发器可根据有效信号VD输出触发信号TG[2]/TG[1]/TG[0]。于此实施例中，所述触发器可由有效信号VD的下降沿(falling edge)所触发。所述触发器的数据输入端D耦接于有效信号CKO[3]/CKO[2]/CKO[1]。所述触发器的反相数据输出端Qb用以输出触发信号TG[2]/TG[1]/TG[0]。此外，所述触发器可在图1所示的模拟信号AIN被比较器电路120采样时被复位。例如，所述触发器的复位输入端R可耦接于控制信号CKS。
启用电路350包括(但不限于)一信号检测器352与一信号产生器354。信号检测器352用以检测比较器输出COUT以产生有效信号VD，其可指示出比较器输出COUT是否有效。举例来说(但本申请不限于此)，信号检测器352可利用一与非门来实施，其中所述与非门用以根据多个电压信号VOP与VON产生有效信号VD。
信号产生器354耦接于信号检测器352、锁存电路340.4及比较器电路120，用以根据有效信号VD、有效信号CKO[0]及控制信号CKS产生启用信号EN_D。此外，信号产生器354可根据启用信号EN_D选择性地启用比较电路120。
于此实施例中，当有效信号VD指示出比较器输出COUT无效、有效信号CKO[0]指示出锁存在锁存电路340.4的数据信号D[0]无效，且控制信号CKS指示出图1所示的模拟信号AIN的采样操作结束时，信号产生器354可根据启用信号EN_D启用比较器电路120。当有效信号VD指示出比较器输出COUT有效时，信号产生器354可停用比较器电路120，使比较器输出COUT可被复位。当有效信号CKO[0]指示出锁存在锁存电路340.4的数据信号D[0]有效时，信号产生器354可停用比较器电路120，使比较器输出COUT可被复位。当控制信号CKS指示出图1所示的模拟信号AIN的采样操作尚未结束时，信号产生器354可停用比较器电路120，使比较器输出COUT可被复位。举例来说(但本申请不限于此)，信号产生器354可实施为包括一或非门356与一延迟元件358。或非门356用以根据有效信号VD、有效信号CKO[0]与控制信号CKS产生一启用信号EN。延迟元件358用以延迟启用信号EN以产生启用信号EN_D。
图4是根据本申请某些实施例的图3所示的控制电路330的操作所涉及的信号波形图。请连同图3参阅图4，于时间点t0，启用信号EN_D转换(transition)至高信号电平。例如，一采样阶段结束以及一转换阶段开始，使图1所示的模拟信号AIN的采样操作结束。控制信号CKS可从高信号电平转换至低信号电平。由于控制信号CKS、有效信号CKO[0]与有效信号VD均处于低信号电平，或非门356可输出处于高信号电平的启用信号EN至延迟元件358。
在经过延迟元件358所造成的时间延迟TD后(即时间点t1)，延迟元件358可产生处于高信号电平的启用信号EN_D。比较器电路120可由启用信号EN_D所启用，以进入比较周期CC1。在比较周期CC1中产生的比较器输出COUT有效之前，由于控制信号CKS已转换至低信号电平，锁存级342.1可因此被触发。
于时间点t2，多个电压信号VOP与VON之间的信号电平差到达一阈值电平。信号检测器352可据以产生处于高信号电平的有效信号VD。或非门356所输出的启用信号EN可转换至低信号电平。此外，由于锁存级342.1已被触发，因此，数据锁存器344.1可立即存储到达有效逻辑状态的比较器输出COUT，且数据检测器346.1可在时间点t2v产生处于高信号电平的有效信号CKO[3]。锁存电路340.1可根据存储于其中的数据信号D[3]产生图1所示的数字信号DOUT的最高有效位。
在经过时间延迟TD后(即时间点t3)，启用信号EN_D可响应启用信号EN转换至低信号电平。比较器电路120可根据启用信号EN_D复位比较器输出COUT，使多个电压信号VOP与VON可处于相同的信号电平。有效信号VD转换至低信号电平，以及启用信号EN_D转换至高信号电平。此外，延迟级348.1(即所述触发器)可由有效信号VD所触发，以输出触发信号TG[2]。锁存级342.2可由触发信号CKI[2]所触发，其中触发信号CKI[2]是触发信号TG[2]的反相信号。在经过时间延迟TD后(即时间点t4)，启用信号EN_D可转换至高信号电平。比较器电路120可进入比较周期CC2。
由于锁存级342.2可响应前一锁存级342.1所输出的有效信号CKO[3]以及有效信号VD而被触发，基于多个锁存电路340.1-340.4所实施的逐次逼近控制逻辑电路可称为双路径逐次逼近控制逻辑电路(two-path SAR control logic)。由于本领域的技术人员在阅读上述关于图1至图4的段落说明之后，应可了解控制电路330在多个比较周期CC2-CC4中的操作，因此，相似的说明在此便不再重复。
值得注意的是，由于比较周期CC1中产生的比较器输出COUT可在其成为有效的比较器输出时，立即存储至锁存电路340.1，因此，保留给数模转换器使其稳定下来的一段时间大致等于时间延迟TD的两倍。相比于当比较器输出变成有效时才启用比较器输出的存储操作的逐次逼近控制逻辑电路，本申请所公开的逐次逼近控制逻辑电路可提供更多的时间裕度给数模转换器的稳定时间。
图5是根据本申请某些实施例的图1所示的控制电路130的另一实施方式的示意图。除了多个锁存电路540.1-540.4以外，控制电路530的电路结构可与图3所示的控制电路330的电路结构相同/相似。
锁存电路540.1包括彼此串联耦接的一锁存级542.1与一延迟级548.1。锁存级542.1包括图3所示的数据锁存器344.1与信号检测器346.1。用于触发数据锁存器344.1的触发信号CKI[3]可利用一控制信号CKSb来实施，其为控制信号CKS的反相信号。延迟级548.1可利用一延迟元件549.1来实施，其中延迟元件549.1用以延迟有效信号CKO[3]以产生触发信号CKI[2]。
锁存电路540.2包括彼此串联耦接的一锁存级542.2与一延迟级548.1。锁存级542.2包括图3所示的数据锁存器344.2与信号检测器346.2。用于触发数据锁存器344.2的触发信号CKI[2]是从延迟级548.1输出。延迟级548.2可利用一延迟元件549.2来实施，其中延迟元件549.2用以延迟有效信号CKO[2]以产生触发信号CKI[1]。相似地，锁存电路540.3包括彼此串联耦接的一锁存级542.3与一延迟级548.3。用于触发数据锁存器344.3的触发信号CKI[1]是从延迟级548.2输出。延迟级548.2可利用一延迟元件549.3来实施，其中延迟元件549.3用以延迟有效信号CKO[1]以产生触发信号CKI[0]。此外，锁存电路540.4利用一锁存级542.4来实施，其中锁存级542.4包括图3所示的数据锁存器344.4与信号检测器346.4。用于触发数据锁存器344.4的触发信号CKI[0]是从延迟级548.3输出。
图6是根据本申请某些实施例的图5所示的控制电路530的操作所涉及的信号波形图。请连同图5参阅图6，于时间点t0，启用信号EN_D转换至高信号电平。在经过延迟元件358所造成的时间延迟TD后(即时间点t1’)，启用信号EN_D可转换至高信号电平。比较器电路120可进入比较周期CC1。在比较周期CC1中产生的比较器输出COUT有效之前，由于控制信号CKS已转换至低信号电平，锁存级542.1可因此被触发。
于时间点t2’，多个电压信号VOP与VON之间的信号电平差到达一阈值电平。由于锁存级542.1已被触发，因此，数据锁存器344.1可立即存储到达有效逻辑状态的比较器输出COUT，且数据检测器346.1可在时间点t2v’产生处于高信号电平的有效信号CKO[3]。在有效信号CKO[3]发生电平转换后经过了延迟元件549.1所造成的时间延迟TD2时，延迟元件549.1可产生处于具有高信号电平的触发信号CKI[2]。时间延迟TD2的时间长度可等于或大于时间延迟TD的时间长度，并可小于时间延迟TD的时间长度的两倍。
此外，当多个电压信号VOP与VON之间的信号电平差到达所述阈值电平时，启用信号EN可转换至低信号电平。在经过时间延迟TD后(即时间点t3’)，启用信号EN_D可响应启用信号EN转换至低信号电平。比较器电路120可根据启用信号EN_D复位比较器输出COUT，使多个电压信号VOP与VON可处于相同的信号电平。启用信号EN可转换至高信号电平。在经过时间延迟TD后(即时间点t4’)，启用信号EN_D可转换至高信号电平。比较器电路120可进入比较周期CC2。
由于锁存级542.2可响应前一锁存级542.1所输出的有效信号CKO[3]而被触发，基于多个锁存电路540.1-540.4所实施的逐次逼近控制逻辑电路可称为单路径逐次逼近控制逻辑电路(single-path SAR control logic)。由于本领域的技术人员在阅读上述关于图1至图6的段落说明之后，应可了解控制电路530在多个比较周期CC2-CC4中的操作，因此，相似的说明在此便不再重复。
在某些实施例中，一锁存级可进行自锁存操作(self-latching operation)，以使前一比较周期中已存储的比较器输出不会受到当前的比较周期中产生的比较器输出的干扰。举例来说，当位于所述锁存级之后的另一锁存级响应一触发信号而被触发，以存储当前的比较周期中产生的比较器输出时，所述锁存级可未耦接于当前的比较周期中产生的比较器输出。
图7A至图7C是根据本申请某些实施例的图3所示的锁存级342.1的自锁存操作的示意图。首先请参阅图7A，锁存级342.1的数据锁存器344.1可包括一锁存元件744与一开关电路746。锁存元件744包括多个输入端TIP与TIN，以及多个输出端TOP与TON。输入端TIP耦接于输出端TOP，以及输入端TIN耦接于输出端TON。锁存元件744可根据从信号检测器346.1输出的有效信号CKO[3]操作在不同的模式。例如，锁存元件744可操作在一旁路模式(bypassmode)，其中锁存元件744的数据锁存功能可在所述旁路模式中停用。又例如，锁存元件744可操作在一锁存模式，其中锁存元件744的数据锁存功能可在所述锁存模式中启用。
开关电路746用以根据有效信号CKO[3]选择性地将比较器输出COUT耦接于锁存元件744。于此实施例中，开关电路746包括多个开关SWP与SWN。开关SWP选择性地耦接于电压信号VOP与输入端TIP之间。开关SWN选择性地耦接于电压信号VON与输入端TIN之间。
于操作中，在一复位期间(reset period)将比较器输出COUT复位，其中所述复位期间可以是(但不限于)从图4所示的时间点t0到时间点t1的一段时间。多个电压信号VOP与VON均被复位为高信号电平。多个开关SWP与SWN均根据有效信号CKO[3]而导通。锁存元件744可操作在所述旁路模式。因此，输入端TIP的电压信号VLP与输出端TOP的电压信号VP[3]均设为高信号电平。输入端TIN的电压信号VLN与输出端TON的电压信号VN[3]均设为高信号电平。数据信号D[3]处于无效状态。此外，在一采样期间(sampling period)(诸如图4所示的时间点t1到时间点t2的一段时间)的一开始，多个电压信号VOP、VON、VLP、VLN、VP[3]与VN[3]均处于高信号电平。
接下来，请参阅图7B，当电压信号VON的信号电平转换至低信号电平时(诸如图4所示的时间点t2)，比较器输出COUT-成为有效的比较器输出。多个电压信号VLN与VN[3]均将转换至低信号电平。请参阅图7C，当电压信号VN[3]转换至低信号电平时(诸如图4所示的时间点t2v)，有效信号CKO[3]可转换至高信号电平，以断开开关SWP与开关SWN。锁存元件744可操作在所述锁存模式。由于开关SWP与开关SWN均断开，因此，锁存级342.1可以不耦接至下一比较周期中产生的比较器输出COUT。
图8是根据本申请某些实施例的图7A至图7C所示的锁存元件744的实施方式的示意图。于此实施例中，锁存元件744包括一对交叉耦合(cross-coupled)的反相器，以及多个开关SWP1、SWN1、SWP2与SWN2。所述一对交叉耦合的反相器包括反相器846与反相器848，用以存储比较器输出COUT以产生数据信号D[3]。反相器846的输入端作为输入端TIP，且反相器846的输出端作为输出端TON。反相器848的输入端作为输入端TIN，且反相器848的输出端作为输出端TOP。
开关SWP1根据图3所示的触发信号CKI[3]选择性地耦接于一参考电压VDD与输入端TIP之间。开关SWN1根据触发信号CKI[3]选择性地耦接于参考电压VDD与输入端TIN之间。开关SWP2根据有效信号CKO[3]选择性地耦接于反相器846的供电端TSP与一参考电压VSS之间。开关SWN2根据有效信号CKO[3]选择性地耦接于反相器848的供电端TSN与参考电压VSS之间。
图9A至图9C是根据本申请某些实施例的图8所示的锁存级342.1的自锁存操作的示意图。首先请参阅图9A，开关SWP1与开关SWN1均于一复位期间(诸如图4所示的时间点t0之前的一段时间)根据触发信号CKI[3]导通。开关SWP2与开关SWN2均断开，且开关SWP与开关SWN均导通。锁存元件744可操作在所述旁路模式。
请参阅图9B，开关SWP1与开关SWN1均于一采样期间根据触发信号CKI[3]断开。由于数据信号D[3]在所述采样期间(诸如图4所示的时间点t1到时间点t2)的一开始是无效的，开关SWP2与开关SWN2均根据有效信号CKO[3]断开。此外，开关SWP与开关SWN均根据有效信号CKO[3]导通。
请参阅图9C，当数据信号D[3]有效(成为有效的数据信号)时(诸如图4所示的时间点t2v)，有效信号CKO[3]可转换至高信号电平。锁存元件744可操作在所述锁存模式。开关SWP2与开关SWN2均导通以锁住数据信号D[3]。开关SWP与开关SWN均断开以使多个电压信号VOP与VON未耦接于锁存元件744。锁存级342.1未耦接于比较器输出COUT。
值得注意的是，上述关于图7A至图9C所示的结构与操作可用来实施图3所示的多个锁存级342.2-342.4与图5所示的多个锁存级542.1-542.4中的至少一个，而不会背离本申请的范围。此外，图8所示的电路结构是出于说明的目的，并非用来限制本申请的范围。
图10是根据本申请某些实施例的操作一SAR ADC电路的方法的流程图。出于说明的目的，以下搭配图3所示的控制电路330来说明方法1000。本领域的技术人员应可了解方法1000可应用于图1所示的控制电路130与图5所示的控制电路530，而不会背离本申请的范围。此外，在某些实施例中，方法1000可包括其他操作。在某些实施例中，方法1000的操作可采用不同的顺序来进行，和/或采用其他实施方式。
于操作1002中，利用所述SAR ADC电路的一比较器电路，分别于多个连续比较周期中将一模拟信号与多个参考电平作比较。所述多个比较周期包括一第一比较周期与一第二比较周期。比较器电路120用以于多个比较周期CC1-CC4中分别将模拟信号AIN与多个参考电平作比较。
于操作1004中，启用一第一锁存电路，以存储在所述第一比较周期中产生的所述比较器电路的一比较器输出并据以产生一触发信号。例如，启用锁存电路340.1，以存储在比较周期CC1中产生的比较器输出COUT并据以产生触发信号TG[2]。
于操作1006中，根据所述触发信号启用一第二锁存电路，以存储所述第二比较周期中产生的所述比较器输出。例如，根据触发信号TG[2]启用锁存电路340.2，以存储在比较周期CC2中产生的比较器输出COUT。
于操作1008中，根据所述第一锁存电路所存储的所述比较器输出以及所述第二锁存电路所存储的所述比较器输出产生一数字信号的至少一部分。例如，根据在比较周期CC1中产生的比较器输出COUT以及在比较周期CC2中产生的比较器输出COUT，产生数字信号DOUT的一部分。
在某些实施例中，所述第一锁存电路可在所述第一比较周期中产生的所述比较器输出有效之前被启用。例如，锁存电路340.1可在比较周期CC1开始之前被启用。由于本领域的技术人员在阅读上述关于图1至图9C的段落说明之后，应可了解方法1000的操作细节，因此，进一步的说明在此便不再赘述。
通过本申请所公开的逐次逼近控制方案，锁存电路可根据锁存在其中的数据信号来触发下一个锁存电路。前述下一个锁存电路可在欲存储的比较器输出有效(即成为有效的比较器输出)之前被触发。因此，本申请所公开的逐次逼近控制方案可提供更多的时间裕度予数模转换器的稳定时间。
在本申请内容使用的词语“大致”是用以描述及说明少量的变化。当这些词语结合事件或情形使用时，可涵盖事件或情形精确发生的例示以及事件或情形极近似于发生的例示。举例而言，当词语“大致”与一给定数值或范围来使用时，一般可表示所述给定数值或范围的±10％、±5％、±1％或±0.5％。在本申请内容，将数值范围表示成由一端点至另一端点或介于二端点之间。除非另有说明，本申请内容所述的数值范围皆包括端点。此外，当提及多个数值或特性“大致”相同时，可涵盖这些数值彼此之间均位于这些数值的平均值的±10％、±5％、±1％或±0.5％的范围内的情形。
上文的叙述简要地提出了本申请某些实施例的特征，而使得本领域的技术人员能够更全面地理解本申请的多种态样。本申请本领域的技术人员当可理解，其可轻易地利用本申请内容作为基础，来设计或更动其他工艺与结构，以实现与此处所述的实施方式相同的目的和/或达到相同的优点。本申请本领域的技术人员应当明白，这些均等的实施方式仍属于本申请内容的精神与范围，且其可进行各种变更、替代与更动，而不会悖离本申请内容的精神与范围。

Claims (20)

1.一种逐次逼近式模数转换电路，其特征在于，包括：
比较器电路，用以将模拟信号与多个参考电平作比较；以及
多个锁存电路，耦接于所述比较器电路且彼此串接，所述多个锁存电路分别响应多个触发信号依序被触发以存储所述比较器电路的比较器输出，并据以产生数字信号，其中所述多个锁存电路中的第一锁存电路与第二锁存电路分别响应所述多个触发信号中的第一触发信号与第二触发信号而被触发；所述第一锁存电路用以根据存储于所述第一锁存电路中的所述比较器输出产生所述第二触发信号。
2.如权利要求1所述的逐次逼近式模数转换电路，其特征在于，所述比较器电路用以在多个比较周期分别将所述模拟信号与所述多个参考电平作比较；所述多个锁存电路用以存储在所述多个比较周期中分别产生的所述比较器输出；所述多个锁存电路中的至少一个是在相对应的比较周期中产生的所述比较器输出有效之前被触发。
3.如权利要求1所述的逐次逼近式模数转换电路，其特征在于，当所述第二锁存电路响应所述第二触发信号而被触发以存储所述比较器输出时，所述第一锁存电路未耦接于所述比较器输出。
4.如权利要求1所述的逐次逼近式模数转换电路，其特征在于，所述第一锁存电路包括：
数据锁存器，用以于响应所述第一触发信号而被触发时，存储所述比较器输出以产生数据信号；
信号检测器，耦接于所述数据锁存器，用以检测所述数据信号以产生第一有效信号，所述第一有效信号指示出所述数据信号是否有效；以及
延迟元件，耦接于所述信号检测器，用以延迟所述第一有效信号以产生所述第二触发信号。
5.如权利要求4所述的逐次逼近式模数转换电路，其特征在于，所述比较器输出包括第一电压信号与第二电压信号；所述数据锁存器包括：
一对交叉耦合的反相器，用以存储所述比较器输出以产生所述数据信号，所述一对交叉耦合的反相器包括第一反相器与第二反相器，所述第一反相器的输入端耦接于所述第二反相器的输出端，所述第二反相器的输入端耦接于所述第一反相器的输入端；
第一开关，根据所述第一有效信号选择性地耦接于所述第一电压信号与所述第一反相器的输入端之间；
第二开关，根据所述第一有效信号选择性地耦接于所述第二电压信号与所述第二反相器的输入端之间；
第三开关，根据所述第一触发信号选择性地耦接于第一参考电压与所述第一反相器的输入端之间；
第四开关，根据所述第一触发信号选择性地耦接于所述第一参考电压与所述第二反相器的输入端之间；
第五开关，根据所述第一有效信号选择性地耦接于所述第一反相器的供电端与第二参考电压之间；以及
第六开关，根据所述第一有效信号选择性地耦接于所述第二反相器的供电端与所述第二参考电压之间。
6.如权利要求5所述的逐次逼近式模数转换电路，其特征在于，当所述第三开关与所述第四开关均导通时，所述第五开关与所述第六开关均断开，且所述第一开关与所述第二开关均断开；当所述第三开关、所述第四开关、所述第五开关与所述第六开关均断开时，所述第一开关与所述第二开关均导通；当所述第三开关与所述第四开关均断开，且所述第五开关与所述第六开关均导通时，所述第一开关与所述第二开关均断开。
7.如权利要求4所述的逐次逼近式模数转换电路，其特征在于，所述数据信号包括第一电压信号与第二电压信号；所述数据检测器是与非门，且所述与非门用以接收所述第一电压信号与所述第二电压信号以产生所述第一有效信号。
8.如权利要求4所述的逐次逼近式模数转换电路，其特征在于，所述延迟元件是响应一第二有效信号而被触发的触发器，所述第二有效信号指示出所述比较器输出是否有效；当所述第二有效信号指示出所述比较器输出无效时，所述触发器用以根据所述第一有效信号输出所述第二触发信号。
9.如权利要求8所述的逐次逼近式模数转换电路，其特征在于，所述触发器是在所述模拟信号被所述比较器电路采样时复位。
10.如权利要求1所述的逐次逼近式模数转换电路，其特征在于，所述第二锁存电路用以根据所述比较器输出产生所述数字信号的最低有效位；所述第二锁存电路包括：
数据锁存器，用以于响应所述第二触发信号而被触发时，存储所述比较器输出以产生数据信号；以及
信号检测器，耦接于所述数据锁存器，用以检测所述数据信号以产生有效信号，所述有效信号指示出所述数据信号是否有效；
其中当所述有效信号指示出所述数据信号有效时，所述比较器电路用以根据所述有效信号复位所述比较器输出。
11.如权利要求10所述的逐次逼近式模数转换电路，其特征在于，所述数据信号包括第一电压信号与第二电压信号；所述数据检测器是与非门，且所述与非门用以接收所述第一电压信号与所述第二电压信号以产生所述有效信号。
12.如权利要求1所述的逐次逼近式模数转换电路，其特征在于，所述第一锁存电路用以根据所述比较器输出产生所述数字信号的最高有效位；所述第一触发信号是用于控制所述模拟信号的采样操作的控制信号；当所述控制信号指示出所述模拟信号的采样操作正在进行时，所述第一锁存电路未被触发；当所述控制信号指示出所述模拟信号的采样操作结束时，所述第一锁存电路被触发。
13.如权利要求1所述的逐次逼近式模数转换电路，其特征在于，还包括：
信号检测器，耦接于所述比较器电路与所述第一锁存电路，用以检测所述比较器输出以产生有效信号，所述有效信号指示出所述比较器输出是否有效；
其中所述第一锁存电路用以根据所述有效信号将所述第二触发信号传送至所述第二锁存电路；当所述有效信号指示出所述比较器输出有效时，所述第二触发信号未被传送至所述第二锁存电路；当所述有效信号指示出所述比较器输出无效时，所述第二触发信号被传送至所述第二锁存电路。
14.一种逐次逼近式模数转换电路，其特征在于，包括：
比较器电路，用以在N个比较周期中分别将模拟信号与多个参考电平作比较，N是大于1的整数；
N个锁存级，耦接于所述比较器电路，用以将所述N个比较周期中分别产生的所述比较器电路的比较器输出存储为N个数据信号，并据以产生数字信号，其中每一锁存级用以输出第一有效信号，所述第一有效信号指示出存储于所述锁存级的所述数据信号是否有效；以及
(N-1)个延迟级，其中每一延迟级耦接于所述N个锁存级中的连续两个锁存级，用以延迟从所述连续两个锁存级其中的一个所输出的所述第一有效信号以产生一触发信号，并根据所述触发信号触发所述连续两个锁存级其中的另一个。
15.如权利要求14所述的逐次逼近式模数转换电路，其特征在于，所述N个锁存级其中的至少一个是在相对应的比较周期中产生的所述数据信号有效之前被触发。
16.如权利要求14所述的逐次逼近式模数转换电路，其特征在于，当所述连续两个锁存级其中的另一个响应所述触发信号而被触发时，所述连续两个锁存级其中的一个未耦接于所述比较器输出。
17.如权利要求14所述的逐次逼近式模数转换电路，其特征在于，所述锁存级包括：
数据锁存器，用以存储所述比较器输出以产生所述数据信号，
所述数据信号包括第一电压信号与第二电压信号；以及
信号检测器，耦接于所述数据锁存器，用以检测所述第一电压信号与所述第二电压信号之间的信号电平差是否到达阈值电平，以产生所述第一有效信号，其中当所述第一电压信号与所述第二电压信号之间的信号电平差到达所述阈值电平，所述第一有效信号指示出存储于所述锁存级的所述数据信号有效。
18.如权利要求14所述的逐次逼近式模数转换电路，其特征在于，所述延迟级是响应第二有效信号而被触发的触发器，所述第二有效信号指示出所述比较器输出是否有效；当所述第二有效信号指示出所述比较器输出无效时，所述触发器用以根据所述第一有效信号输出所述触发信号。
19.一种操作逐次逼近式模数转换电路的方法，其特征在于，包括：
利用所述逐次逼近式模数转换电路的比较器电路，分别在多个连续比较周期中将模拟信号与多个参考电平作比较，其中所述多个比较周期包括第一比较周期与第二比较周期；
启用第一锁存电路，以存储在所述第一比较周期中产生的所述比较器电路的比较器输出并据以产生触发信号；
根据所述触发信号启用第二锁存电路，以存储所述第二比较周期中产生的所述比较器输出；以及
根据所述第一锁存电路所存储的所述比较器输出以及所述第二锁存电路所存储的所述比较器输出产生数字信号的至少一部分。
20.如权利要求19所述的方法，其特征在于，所述第一锁存电路是在所述第一比较周期中产生的所述比较器输出有效之前被启用。
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