TWI594580B - 類比數位轉換器與資料轉換方法 - Google Patents

Description

類比數位轉換器與資料轉換方法

本案是有關於一種類比數位轉換器，且特別是有關於快閃式類比數位轉換器與其資料轉換方法。

類比數位轉換器常見於各種電子產品中，例如顯示器的信號輸入介面、音效卡等等。隨著不同的產品應用，類比數位轉換器的解析度、操作頻率或是動態範圍等參數往往決定了整個產品的效能。

快閃式類比數位轉換器通常具有較快的操作速度，故常應用於高速應用的產品中。一般的快閃式類比數位轉器(Flash ADC)利用多個比較器同時比較多個參考電壓與輸入信號，以並行輸出多組位元資料。然而，隨著解析度要求變高，快閃式類比數位轉換器中的比較器個數與參考電壓的組數亦越來越多。如此，快閃式類比數位轉換器的電路面積會過大，並造成其功率消耗亦大幅上升。

為了解決上述問題，本案的一態樣係於提供一 種類比數位轉換器，其包含多個比較器模組以及編碼器模組。多個比較器模組中每一者用以根據第一時脈信號比較參考電壓與輸入信號，以產生第一比較信號與第二比較信號，並根據第二時脈信號、第一比較信號以及第二比較信號產生偵測信號，其中第一時脈信號與第二時脈信號之間具有一延遲期間。編碼器模組用以根據多個比較器模組產生的多個第一比較信號產生數位資料中之第一位元，並根據多個比較器模組產生的多個偵測信號以及第一位元產生數位資料中之第二位元。

本案的又一態樣係於提供一種資料轉換方法。資料轉換方法包含下列操作：根據第一時脈信號將輸入信號與多個參考電壓分別進行比較，以產生多個第一比較信號與多個第二比較信號；根據第二時脈信號、多個第一比較信號以及多個第二比較信號產生偵測信號，其中第一時脈信號與第二時脈信號之間具有延遲期間；對多個第一比較信號進行編碼，以產生數位資料中之第一位元以及根據多個偵測信號以及第一位元產生數位資料中之第二位元。

綜上所述，本案所提供的類比數位轉換器與其資料轉換方法可透過比較器模組之操作產生額外的位元，以明顯節省類比數位轉換器的電路面積以及功率消耗。

100‧‧‧類比數位轉換器

120‧‧‧參考電壓電路

140‧‧‧比較器模組

160‧‧‧編碼器模組

VREF1~VREFN‧‧‧參考電壓

R1~RN+1‧‧‧電阻

VIN‧‧‧輸入信號

VC1+~VCN+‧‧‧比較信號

210‧‧‧比較器

VC1-~VCN-‧‧‧比較信號

230‧‧‧延遲時間電路

DATA‧‧‧數位資料

221‧‧‧反互斥或閘

220、430‧‧‧邏輯電路

222‧‧‧正反器

CLK1、CLKD‧‧‧時脈信號

432‧‧‧反相器

436‧‧‧多工器

VD1~VDN‧‧‧偵測信號

VON‧‧‧反相輸出信號

M1~M9‧‧‧開關

VREF、VDD‧‧‧電壓

500‧‧‧資料轉換方法

S510~S570‧‧‧步驟

601、602‧‧‧波形

T1‧‧‧致能期間

T0‧‧‧禁能期間

TA、TR1、TR2‧‧‧時間

TD‧‧‧延遲期間

VC‧‧‧控制信號

VD‧‧‧信號

DATA[X]~DATA[0]‧‧‧位元

434‧‧‧或閘

420‧‧‧編碼器

為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖為根據本揭示內容中之一些實施例所繪示一種類比數位轉換器的示意圖；第2圖為根據本揭示內容之一些實施例所繪示如第1圖中的比較器模組的電路示意圖；第3圖為根據本揭示內容之一些實施例所繪示如第2圖中的比較器的電路示意圖；第4圖為根據本揭示內容之一些實施例所繪示如第1圖中的編碼器模組的電路示意圖；第5圖為根據本揭示內容之一些實施例所繪示的一種資料轉換方法的流程圖；第6圖為根據本揭示內容之一些實施例所繪示第2圖之比較器模組於第5圖所示的方法中之操作的訊號時序之部分放大示意圖；以及第7圖為根據本揭示內容之一些實施例所繪示數位資料的產生示意圖。

下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。

關於本文中所使用之『第一』、『第二』、...等， 並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅僅是為了區別以相同技術用語描述的元件或操作而已。

另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

請參照第1圖，第1圖為根據本揭示內容中之一些實施例所繪示一種類比數位轉換器100的示意圖。如第1圖所示，類比數位轉換器100包含參考電壓電路120、多個比較器模組140以及編碼器模組160。

參考電壓電路120用以對電壓VREF進行分壓，以產生多個參考電壓VREF1~VREFN。於一些實施例中，參考電壓電路120包含多個電阻R1~RN+1。多個電阻R1~RN+1串聯耦接至地，以對電壓VREF分壓而產生多個參考電壓VREF1~VREFN。上述僅為示例，其他各種可實現相同功能的參考電壓電路亦為本揭示內容所涵蓋之範圍。

多個比較器模組140耦接至參考電壓電路120，以接收多個參考電壓VREF1~VREFN。多個比較器模組140用以比較輸入信號VIN以及多個參考電壓VREF1~VREFN，以輸出多個比較信號VC1+~VCN+以及多個偵測信號VD1~VDN。

編碼器模組160耦接至多個比較器模組140，以接收多個比較信號VC1+~VCN+以及多個偵測信號VDN1~VDN。編碼器模組160用以對多個比較信號VC1+~VCN+進行編碼，以產生數位資料DATA的前X位元 DATA[X]~DATA[1]，並根據多個偵測信號VD1~VDN以及位元DATA[1]產生數位資料DATA的最低位元DATA[0]。

於一些技術中，當快閃式類比數位轉換器欲產生具有(X+1)位元的數位資料時，需設置2^(X+1)-1個比較器模組。相較於前述技術，藉由本揭示內容的上述設置方式，當產生(X+1)位元的數位資料，僅需2^X-1個比較器模組140(亦即N=2^X-1)。如此一來，相較於前述技術，在產生相同位元數的情況下，類比數位轉換器100的電路面積可明顯降低。

以下段落將提出各個實施例，來說明上述比較器模組140的功能與應用，但本發明並不僅以下所列的實施例為限。

請參照第2圖，第2圖為根據本揭示內容之一些實施例所繪示如第1圖中的比較器模組140的電路示意圖。

如第2圖所示，比較器模組140包含比較器210、邏輯電路220以及延遲時間電路230。比較器210用以根據時脈信號CLK1進行重置，或對輸入信號VIN以及多個參考電壓VREF1~VREFN中之一對應者進行比較，以輸出多個比較信號VC1+~VCN+中之一對應者與多個比較信號VC1-~VCN-中之一對應者。為易於理解，後述段落以及第2圖皆以第1圖中的第N個比較器模組140為例說明。

於一些實施例中，比較器210可由全差動式比較器電路實現。藉由此設置方式，在比較操作完成時，比較 器210所輸出的比較信號VCN+的狀態與比較信號VCN-的狀態為互相相反。

於一些實施例中，邏輯電路220包含反互斥或閘221以及正反器222。反互斥或閘221耦接至比較器210的兩個輸出端，以接收比較信號VCN+以及比較信號VCN-。反互斥或閘221根據比較信號VCN+以及比較信號VCN-產生信號VD。

於一些實施例中，比較器210可由全差動式比較器電路實現。藉由此設置方式，當輸入信號VIN與參考電壓VREFN差異較大時，比較器210所輸出的比較信號VCN+的狀態與比較信號VCN-的狀態互相相反。或者，輸入信號VIN與參考電壓VREFN差異較小時，比較器210無法即時比較出兩者差異，於暫態期間內比較信號VCN+的狀態與比較信號VCN-的狀態會維持相同。如此一來，反互斥或閘221可根據比較信號VCN+與比較信號VCN-而輸出具有不同狀態的信號VD，以反映目前比較的輸入信號VIN與參考電壓VREFN之間的關係。

正反器222耦接於反互斥或閘221，以接收信號VD。正反器222用以在時脈信號CLKD的上升邊緣時擷取反互斥或閘221輸出的信號VD，以輸出為偵測信號VDN。

於一些實施例中，正反器222為正緣觸發。於另一些實施例中，正反器222為負緣觸發。各種類型的設置方式皆可適用於正反器222，故皆應為本揭示內容所涵蓋的範圍內。為易於理解，本案後續段落以正反器222為正緣觸 發為例說明。

再者，延遲時間電路230用以延遲時脈信號CLK1一延遲期間TD，以產生時脈信號CLKD。於一些實例中，如後第6圖所示，延遲期間TD存在於時脈信號CLK1之上升邊緣(例如於時間TR1之轉態點)與時脈信號CLKD之上升邊緣(例如於時間TR2之轉態點)之間。於一些實施例中，延遲時間電路230可由多級串接的反相器實現，但本揭示內容並不僅以此為限。

於另一些實施例中，延遲時間電路230可獨立於比較器模組140。例如，於另一些實施例中，第1圖的類比數位轉換器100更包含延遲時間電路，以根據時脈信號CLK1產生時脈信號CLKD至所有的比較器模組140。上述僅為示例，各種延遲時間電路230的設置方式皆為本揭示內容所涵蓋的範圍內。

上述反互斥或閘221的設置方式僅為示例。各種可與反互斥或閘221執行相同操作的邏輯閘皆為本揭示內容所涵蓋的範圍。舉例而言，於另一些實施例中，前述的反互斥或閘221可替換為及閘。於又一些實施例中，前述的反互斥或閘221可替換為反或閘。上述僅為示例，本揭示內容並不僅以此為限。

請參照第3圖，第3圖為根據本揭示內容之一些實施例所繪示如第2圖中的比較器210的電路示意圖。於一些實施例中，比較器210為全差動式電路。

例如，如第3圖所示，比較器210包含多個開關 M1~M9。開關M1的第一端用以輸出比較信號VCN-，開關M1的第二端耦接至開關M8的第一端，且開關M1的控制端用以接收輸入信號VIN。開關M2的第一端用以輸出比較信號VCN+，開關M2的第二端耦接至開關M9的第一端，且開關M2的控制端用以接收參考電壓VREFN。開關M3的第一端耦接至開關M8的第二端以及開關M9的第二端，開關M3的第二端耦接至地，且開關M3的控制端用以接收時脈信號CLK1。開關M4的第一端用以接收電壓VDD，開關M4的第二端耦接至開關M1的第一端，且開關M4的控制端用以接收時脈信號CLK1。開關M5的第一端用以接收電壓VDD，開關M5的第二端耦接至開關M1的第一端，且開關M5的控制端耦接至開關M2的第一端。開關M6的第一端用以接收電壓VDD，開關M6的第二端耦接至開關M2的第一端，且開關M6的控制端耦接至開關M1的第一端。開關M7的第一端用以接收電壓VDD，開關M7的第二端耦接至開關M2的第一端，且開關M7的控制端用以接收時脈信號CLK1。開關M8的控制端耦接至開關M2的第一端，且開關M9的控制端耦接至開關M1的第一端。

藉由上述設置方式，當處於時脈信號CLK1之禁能期間(亦即處於低位準之期間)時，開關M4以及開關M7為導通，而傳送電壓VDD至開關M1的第一端以及開關M2的第一端。等效而言，比較信號VCN+與比較信號VCN-皆被重置至電壓VDD。而當處於時脈信號CLK1之致能期間(亦即處於高位準之期間)時，開關M4與開關M7為關斷，開 關M3為導通。據此，比較器210可比較輸入信號VIN以及參考電壓VREFN。

另外，如第3圖所示，開關M1、M2、M5、M6、M8、M9的設置方式形成正回授。藉由此設置方式，當輸入信號VIN與參考電壓VREF之間存在足夠差異，比較器210可快速輸出具有相反狀態的比較信號VCN+與比較信號VCN-。

上述比較器210的設置方式僅為示例。各種類型的全差動式比較器亦應為於本揭示內容所涵蓋的範圍內。

第4圖為根據本揭示內容之一些實施例所繪示如第1圖中的編碼器模組160的電路示意圖。

於一些實施例中，編碼器模組160包含編碼器420與邏輯電路430。編碼器420用以對多個比較信號VC1+~VCN+進行編碼，以產生數位資料DATA的前X位元DATA[X]~DATA[1]。

於各個實施例中，編碼器420可由各種數位電路實現，並執行各種類型的數位編碼，例如為二進位碼或溫度計碼等等。上述僅為示例，其他各種可實現相同功能的編碼器亦為本揭示內容所涵蓋之範圍。

邏輯電路430包含反相器432、或閘434以及多工器436。反相器432根據位元DATA[1]輸出反相輸出信號VON，其中反相輸出信號VON之狀態與位元DATA[1]之狀態互相相反。或閘434根據多個比較器模組140產生的多個偵測信號VD1~VDN產生控制信號VC。多工器436根據控 制信號VC而選擇位元DATA[1]與反相輸出信號VON中之一者，以輸出為位元DATA[0]。

上述邏輯電路430的設置方式僅為示例。各種可實現與邏輯電路430具有相同功能的設置方式亦應為於本揭示內容所涵蓋的範圍內。

第5圖為根據本揭示內容之一些實施例所繪示的一種資料轉換方法500的流程圖。第6圖為根據本揭示內容之一些實施例繪示第2圖所示之比較器模組於第5圖所示的方法中之操作的訊號時序之部分放大示意圖。為了易於理解，請一併參照第1圖、第2圖、第4圖、第5圖與第6圖，比較器模組140之操作將與資料轉換方法500一併說明。

如第5圖所示，資料轉換方法500包含步驟S510~S570。於步驟S510中，於時脈信號CLK1的致能期間T1內，比較器210比較輸入信號VIN以及參考電壓VREFN，以產生比較信號VCN+以及比較信號VCN-。於步驟S520中，反互斥或閘221根據比較信號VCN+以及比較信號VCN-產生信號VD。於步驟S530中，正反器222根據時脈信號CLKD擷取信號VD，以輸出偵測信號VDN至或閘434。

如第6圖所示，於時脈信號CLK1的禁能期間T0時，比較信號VCN+與比較信號VCN-皆被重置到電壓VDD的位準。於時脈信號CLK1的致能期間T1時，比較器210比較輸入信號VIN與參考電壓VREFN。若輸入信號VIN與參考電壓VREFN之間的差異足夠大時，比較信號VCN+與比 較信號VCN-兩者可在延遲期間TD內被拉開為不同狀態。

舉例而言，當輸入信號VIN大於參考電壓VREFN，且兩者之間的差異足夠大時，比較信號VCN+為邏輯1，而比較信號VCN-為邏輯0。此時，如波形601所示，偵測信號VDN於延遲期間TD就轉態至低電壓位準，故正反器222於延遲期間TD後(亦即時間TR2)輸出具有低電壓位準(對應至邏輯0)的偵測信號VDN。

反之，若輸入信號VIN與參考電壓VREFN之間的差異不夠大時，比較信號VCN+與比較信號VCN-在延遲期間TD內無法被拉開為不同狀態。此時，比較信號VCN+與比較信號VCN-皆為邏輯1。如波形602所示，偵測信號VDN於延遲期間TD仍處於高電壓位準，而需要到時間TA時才轉態至低電壓位準。據此，正反器222於時間TR2輸出具有高電壓位準(對應至邏輯1)的偵測信號VDN。因此，藉由偵測信號VDN於延遲期間TD後(亦即時間TR2)的狀態，可獲取輸入信號VIN與參考電壓VREFN之間的關係。

請繼續參照第5圖，於步驟S540中，編碼器420根據多個比較器模組140輸出的多個比較信號VC1+~VCN+產生數位資料DATA中的前X位元DATA[X]~DATA[1]。於步驟S550中，反相器432根據位元DATA[1]產生反相輸出信號VON。於步驟S560中，或閘434根據多個偵測信號VD1~VDN產生控制信號VC。於步驟S570中，多工器436根據控制信號VC選擇位元DATA[1]與反相輸出信號VON中之一者，以輸出為位元DATA[0]。

舉例而言，如先前所述，當輸入信號VIN與參考電壓VREFN之間的差異足夠大時，比較信號VCN+已為邏輯1，且偵測信號VDN於延遲期間TD內已為邏輯0(例如為第6圖的波形601)。依此類推，當輸入信號VIN與每一組參考電壓VREF1~VREFN之間的差異皆足夠大時，多個偵測信號VD1~VDN於延遲期間TD內皆為邏輯0。

於此條件下，編碼器420會輸出具有邏輯1的前X位元DATA[X]~DATA[1]。由於DATA[1]為邏輯1，反相器432將輸出具有邏輯0的反相輸出信號VON。同時，由於多個偵測信號VD1~VDN皆為邏輯0，或閘434據此輸出具有邏輯0的控制信號VC。如此一來，多工器436根據控制信號VC選擇位元DATA[1]，而輸出具有邏輯1的位元DATA[0]。

或者，輸入信號VIN與參考電壓VREFN之間的差異不夠大，且輸入信號VIN與前N-1個參考電壓VREF1~VREFN-1之間的差異皆足夠大。於此條件下，比較信號VCN+為邏輯1，而偵測信號VDN於延遲時間TD內仍為邏輯1(例如為第6圖的波形602)。如先前所述，當輸入信號VIN與前N-1個參考電壓VREF1~VREFN-1之間的差異皆足夠大時，多個偵測信號VD1~VDN-1於延遲期間TD內皆為邏輯0。

於此條件下，編碼器420會輸出具有邏輯1的前X位元DATA[X]~DATA[1]。由於DATA[1]為邏輯1，反相器432將輸出具有邏輯0的反相輸出信號VON。同時，由 於偵測信號VDN為邏輯1，或閘434據此輸出具有邏輯1的控制信號VC。如此一來，多工器436根據控制信號VC選擇反相輸出信號VON，而輸出具有邏輯0的位元DATA[0]。

第7圖為根據本揭示內容之一些實施例所繪示數位資料DATA的產生示意圖。例如，第1圖中的類比數位轉換器100用於產生4位元的數位資料DATA，亦即X=3。藉由上述方法500的操作，編碼器模組160可藉由比較信號VC1+~VCN+產生數位資料DATA的前三位元DATA[3]~DATA[1]。編碼器模組160可根據多個偵測信號VD1~VDN決定數位資料DATA的最低位元DATA[0]。

舉例而言，如第7圖所示，輸入信號VIN對應之數位資料DATA的前三位元範圍已決定為”011”。若當輸入信號VIN與對應的參考電壓VREFN差異足夠大時，如先前所述，控制信號VC為邏輯0，多工器436選擇位元DATA[1]而輸出具有邏輯1的位元DATA[0]。編碼器模組160據此結合前三位元”011”與DATA[0]，以產生完整的4位元數位資料DATA為”0111”。同理，若當輸入信號VIN與對應的參考電壓VREFN差異不夠大時，如先前所述，控制信號VC為邏輯1，多工器436選擇反向輸出信號VON而輸出具有邏輯0的位元DATA[0]。編碼器模組160據此結合前三位元”011”與位元DATA[0]，以產生完整的4位元數位資料DATA為”0110”。

等效而言，藉由上述比較器模組140的設置方式，可藉由內插運算決定數位資料DATA的最後一位元的資 料。因此，於本案中的類比數位轉換器100僅需2^X-1個比較器210，即可產生具有X+1位元的數位資料DATA。如先前所述，於習知的快閃式類比數位轉換器中，需設置2^(X+1)-1個比較器以及相對應數目的參考電壓以產生具有X+1位元的數位資料DATA。相較於習知的快閃式類比數位轉換器，類比數位轉換器100的電路面積以及功率消耗皆可降低。

上述資料轉換方法500的多個步驟僅為示例，並非限於上述示例的順序執行。在不違背本揭示內容的各實施例的操作方式與範圍下，在資料轉換方法500下的各種操作當可適當地增加、替換、省略或以不同順序執行。

綜上所述，本案所提供的類比數位轉換器100與其資料轉換方法500可透過比較器模組140之操作產生額外的位元，以明顯節省類比數位轉換器的電路面積以及功率消耗。

雖然本案已以實施方式揭露如上，然其並非用以限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧類比數位轉換器

120‧‧‧參考電壓電路

140‧‧‧比較器模組

160‧‧‧編碼器模組

VREF1~VREFN‧‧‧參考電壓

R1~RN+1‧‧‧電阻

VIN‧‧‧輸入信號

VC1+~VCN+‧‧‧比較信號

VREF‧‧‧電壓

DATA‧‧‧數位資料

VD1~VDN‧‧‧偵測信號

DATA[X]~DATA[0]‧‧‧位元

Claims (15)

1. 一種類比數位轉換器，包含：複數個比較器模組，該些比較器模組中每一者用以根據一第一時脈信號比較一參考電壓與一輸入信號，以產生一第一比較信號與一第二比較信號，並根據一第二時脈信號、該第一比較信號以及該第二比較信號產生一偵測信號，其中該第一時脈信號與該第二時脈信號之間具有一延遲期間；以及一編碼器模組，用以根據該些比較器模組的該些第一比較信號產生一數位資料中之一第一位元，並根據該些比較器模組的該些偵測信號以及該第一位元產生該數位資料中之一第二位元。
2. 如請求項1所述的類比數位轉換器，其中該些比較器模組中之一者包含：一比較器，用以在該第一時脈信號之致能期間內比較該參考電壓與該輸入信號，以產生該第一比較信號與該第二比較信號；以及一邏輯電路，用以在該第二時脈信號之致能期間內根據該第一比較信號與該第二比較信號產生該偵測信號。
3. 如請求項2所述的類比數位轉換器，其中該比較器為一全差動式電路。
4. 如請求項2所述的類比數位轉換器，其中該延遲期間設置於該第一時脈信號之上升邊緣與該第二時脈信號的上升邊緣之間。
5. 如請求項2所述的類比數位轉換器，其中該邏輯電路包含：一邏輯閘，用以根據該第一比較信號以及該第二比較信號產生一信號；以及一正反器，用以在該第二時脈信號之上升邊緣時擷取該信號，以輸出該偵測信號。
6. 如請求項5所述的類比數位轉換器，其中該些比較器模組中之該者更包含：一延遲時間電路，用以延遲該第一時脈信號，以產生該第二時脈信號。
7. 如請求項1所述的類比數位轉換器，其中該編碼器模組包含：一編碼器，用以根據該些比較器模組的該些第一比較信號產生該數位資料中之該第一位元；以及一邏輯電路，用以根據該些比較器模組的該些偵測信號以及該第一位元產生該數位資料中之該第二位元。
8. 如請求項7所述的類比數位轉換器，其中該邏輯電路包含： 一反相器，用以根據該第一位元輸出一反相輸出信號；一或閘，用以根據該些比較器模組的該些偵測信號產生一控制信號；以及一多工器，根據該控制信號選擇該第一位元與該反相輸出信號中之一者，以輸出該第二位元。
9. 如請求項1所述的類比數位轉換器，更包含：一參考電壓電路，用以對一第一電壓進行分壓，以產生該參考電壓。
10. 一種資料轉換方法，包含：根據一第一時脈信號將一輸入信號與複數個參考電壓分別進行比較，以產生複數個第一比較信號與複數個第二比較信號；根據一第二時脈信號、該些第一比較信號以及該些第二比較信號產生複數個偵測信號，其中該第一時脈信號與該第二時脈信號之間具有一延遲期間；對該些第一比較信號進行編碼，以產生一數位資料中之一第一位元；以及根據該些偵測信號以及該第一位元產生該數位資料中之一第二位元。
11. 如請求項10所述的資料轉換方法，其中產生該些第一比較信號與該些第二比較信號的步驟包含： 在該第一時脈信號之致能期間內，將該輸入信號分別與該些參考電壓比較，以產生該些第一比較信號與該些第二比較信號。
12. 如請求項11所述的資料轉換方法，其中產生該些偵測信號的步驟包含：經由複數個邏輯閘根據該些第一比較信號與該些第二比較信號產生複數個信號；以及在該第二時脈信號之上升邊緣時，經由複數個正反器擷取該些信號，以輸出該些偵測信號，其中該延遲期間設置於該第一時脈信號之上升邊緣與該第二時脈信號的上升邊緣之間。
13. 如請求項10所述的資料轉換方法，更包含：經由一延遲時間電路延遲該第一時脈信號，以產生該第二時脈信號。
14. 如請求項10所述的資料轉換方法，其中產生該第二位元的步驟包含：根據該第一位元輸出一反相輸出信號，其中該第一位元的邏輯狀態與該反相輸出信號的邏輯狀態相反；根據該些偵測信號產生一控制信號；以及根據該控制信號選擇該第一位元與該反相輸出信號中之一者，以輸出該第二位元。
15. 如請求項10所述的資料轉換方法，更包含：經由對一第一電壓分壓，以產生該些參考電壓。