CN104935345B

CN104935345B - 时间数字转换器系统和方法

Info

Publication number: CN104935345B
Application number: CN201410267704.5A
Authority: CN
Inventors: 周楙轩; 简骏业
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2014-03-18
Filing date: 2014-06-16
Publication date: 2018-08-07
Anticipated expiration: 2034-06-16
Also published as: US9250612B2; CN104935345A; US20150268633A1

Abstract

根据本发明所述的各个实施例，提供了一种器件，该器件包括控制电路、时间数字转换器电路、和选通电路；其中，时间数字转换器电路具有连接至控制电路的第一输入端的第一输出端；选通电路具有连接至第一信号的第一输入端、连接至第二信号的第二输入端和连接至时间数字转换器电路的第一输入端的输出端，其中，控制电路的输出端连接至时间数字转换器电路的第二输入端和选通电路的第三输入端。

Description

时间数字转换器系统和方法

技术领域

本发明涉及半导体领域，更具体地涉及时间数字转换器系统和方法。

背景技术

由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度的提高，半导体工业已经历了快速的发展。在大多数情况下，这种集成度的提高源自半导体工艺节点的缩小(例如，向着亚20nm节点缩小工艺节点)。

伴随着半导体工艺节点的缩小，全数字锁相环(ADPLL)发生了转变。ADPLL用数字组件取代了模拟PLL的模拟部件，并且在一些情况下，完全采用了不同的结构。许多ADPLL结构的一个共同组件是时间数字转换器，或TDC。TDC将时间信息转换为编码的数字信号。可以将这种编码的数字信号输入至数字控制振荡器中。

发明内容

为解决上述问题，本发明提供了一种器件，包括：控制电路；连接的时间数字转换器电路，具有连接至控制电路的第一输入端的第一输出端；以及选通电路，具有连接至第一信号的第一输入端、连接至第二信号的第二输入端、和连接至时间数字转换器电路的第一输入端的输出端，控制电路的输出端连接至时间数字转换器电路的第二输入端和选通电路的第三输入端。

其中，时间数字转换器电路是单端时间数字转换器电路。

其中，时间数字转换器电路是差分时间数字转化器电路。

其中，时间数字转换器电路进一步包括：延迟线，具有连接至时间数字转换器电路的第一输入端的输入端和连接至时间数字转换器电路的第一输出端的输出端；以及读出电路，连接在延迟线和时间数字转换器电路的第二输入端之间。

其中，控制电路配置为向时间数字转换器电路提供时钟信号。

其中，控制电路配置为基于第一信号启动选通电路。

其中，控制电路配置为基于时间数字转换器电路的第一输出端的电平使选通电路复位。

其中，第一信号是参考信号，第二信号是反馈信号。

其中，控制电路进一步包括：第一触发器，包括：输入端，连接至逻辑高值；时钟输入端，连接至控制电路的第一输入端；输出端，连接至控制电路的输出端；以及复位输入端，连接至第一信号。

其中，选通电路进一步包括：第二触发器，包括：输入端，连接至逻辑高值；时钟输入端，连接至选通电路的第一输入端；和复位输入端，连接至选通电路的第三输入端；AND门，包括：第一输入端，连接至选通电路的第二输入端；和第二输入端，连接至第二触发器的输出端；复用器，包括：第一输入端，连接至选通电路的第一输入端；第二输入端，连接至AND门的输出端；和输出端，连接至选通电路的第一输出端；以及延迟部件，连接在选通电路的第一输入端和复用器的选择输入端之间。

此外，还提供了一种电路，包括：延迟线；读出电路，连接至延迟线；控制电路，具有连接至延迟线的输出端的第一输入端和连接至读出电路的第一输入端的输出端；以及选通电路，具有连接至第一信号的第一输入端、连接至第二信号的第二输入端、和连接至延迟线的输入端的输出端，选通电路配置为基于第一信号和控制电路的输出端将第二信号连接至选通电路的输出端。

其中，第一信号和第二信号是周期信号。

其中，当第一信号是逻辑高值而控制电路的输出端是逻辑低值时，选通电路进一步配置为将第二信号连接至选通电路的输出端。

其中，延迟线进一步包括至少一个反相器，反相器的输入端连接至延迟线的输入端，以及其中，读出电路进一步包括：第一触发器，具有连接至延迟线的输入端的输入端和连接至读出电路的第一输入端的时钟输入端；以及第二触发器，具有连接至反相器的输出端的输入端和连接至读出电路的第一输入端的时钟输入端。

其中，控制电路的输出端配置为使选通电路复位，以向选通电路的输出端提供逻辑低值。

其中，选通电路进一步包括：复用器，包括：第一输入端，连接至第一信号；第二输入端，连接至选通的第二信号；选择输入端，连接至延迟的第一信号；以及输出端，连接至选通电路的输出端。

此外，还提供了一种方法，包括：通过选通电路接收第一信号和第二信号；从选通电路向延迟线提供第一信号和选通的第二信号；从延迟线向读出电路和控制电路提供延迟的第一信号和延迟的选通的第二信号；利用控制电路的输出端对读出电路提供时钟信号；以及利用控制电路的输出端将选通电路的输出端复位为逻辑低值。

该方法进一步包括：利用第一信号对选通电路提供时钟信号。

该方法进一步包括：利用第一信号将控制电路的输出端复位为逻辑低值。

该方法进一步包括：基于来自读出电路的读出信号，确定第一信号和第二信号之间的相位差。

附图说明

当结合附图进行阅读时，通过以下详细描述可以最好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘出。事实上，为了清楚的论述，各个部件的尺寸可以任意地增大或缩小。

图1根据一些实施例示出了TDC系统的电路图。

图2根据一些实施例示出了TDC系统的操作的波形图。

图3根据一些实施例示出了节能TDC系统的框图。

图4根据一些实施例示出了节能TDC系统的电路图。

图5是根据一些实施例示出节能TDC系统的操作的波形图。

图6根据一些实施例示出了节能TDC系统的操作方法。

具体实施方式

以下公开内容提供了许多用于实施所提供的主题的不同特征的不同实施例或实例。以下描述部件和布置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者之上可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简明和清楚，而且其本身没有规定所述各个实施例和/或结构之间的关系。

将结合具体上下文，即，节能时间数字转换器(TDC)系统来描述实施例。然而，其他实施例也可以应用于需要降低所需电量的其他系统。

图1根据一些实施例示出了TDC核心100的电路图。TDC核心100至少包括延迟线110和读出电路120。延迟线110在节点150处接收输入信号S0并且输出输出信号S0₁、S0₂、S0₃、…S0_N-1、S0_N。读出电路120基于在节点170处的输入信号S1同时锁存输入信号S0和输出信号S0₁、S0₂、S0₃、…S0_N-1。读出电路输出输出信号S2₁、S2₂、S2₃、…S2_N，如下文所述，这些信号可用于确定输入信号S0和S1之间的相位关系。在一些实施例中，输入信号S0和S1是周期信号。

延迟线110可以包括N个反相器，其中，N是大于零的任何整数值。例如，示出的实施例包括多于四个反相器112、114、116和118。延迟线110的反相器112具有连接至节点150的输入端和连接至节点152的输出端。反相器112将输入信号S0反转以产生信号S0₁，信号S0₁具有与输入信号S0相反的逻辑电平。例如，当输入信号S0是逻辑低值时，信号S0₁是逻辑高值。

延迟线110的反相器114具有连接至节点152的输入端和连接至节点154的输出端。反相器114将输入信号S0₁反转以产生信号S0₂，信号S0₂具有与输入信号S0₁相反的逻辑电平。例如，当输入信号S0₁是逻辑低值时，信号S0₂是逻辑高值。

延迟线110的反相器116具有连接至节点154的输入端。反相器116将输入信号S0₂反转以产生信号S0₃，信号S0₃具有与输入信号S0₂相反的逻辑电平。例如，当输入信号S0₂是逻辑低值时，信号S0₃是逻辑高值。

延迟线110的反相器118具有连接至节点156的输入端。反相器118将信号S0_N-1反转以产生信号S0_N，信号S0_N具有与输入信号S0_N-1相反的逻辑电平。例如，当输入信号S0_N-1是逻辑高值时，信号S0_N是逻辑低值。可以设计反相器112、114、116、…118的数量N以在分辨率、面积、功耗和其他期望的电路性能参数之间获得可接受的权衡。尽管示出了多于四个的反相器，本文也预期涵盖其中延迟线110包括少于四个反相器(例如，三个或两个反相器)的实施例。

读出电路120的触发器122是D型触发器，并且具有输入端(D)、非反相输出端(Q)和时钟(或“使能”)(CK)。触发器122的输入端连接至节点150。触发器122的时钟连接至节点170。从非反相输出端读出由触发器122产生的输出信号S2₁。在一些实施例中，从反相输出端读出输出信号。在一些实施例中，触发器122在输入信号S1为边沿(例如，上升沿)时采集输入信号S0的逻辑电平(例如，“高”或“低”)。

读出电路120的触发器124是D型触发器，并且具有输入端(D)、反相输出端(Q)和时钟(或“使能”)(CK)。触发器124的输入端连接至节点152。触发器124的时钟连接至节点170。从反相输出端读出由触发器124产生的输出信号S2₂。在一些实施例中，从非反相输出端读出输出信号。在一些实施例中，触发器124在输入信号S1为边沿(例如，上升沿)时采集信号S0₁的逻辑电平(例如，“高”或“低”)。

读出电路120的触发器126是D型触发器，并且具有输入端(D)、非反相输出端(Q)和时钟(或“使能”)(CK)。触发器126的输入端连接至节点154。触发器126的时钟连接至节点170。从非反相输出端读出由触发器126产生的输出信号S2₃。在一些实施例中，从反相输出端读出输出信号。在一些实施例中，触发器126在输入信号S1为边沿(例如，上升沿)时采集第二信号S0₂的逻辑电平(例如，“高”或“低”)。

读出电路120的触发器128是D型触发器，并且具有输入端(D)、非反相输出端(Q)和时钟(或“使能”)(CK)。触发器128的输入端连接至节点156。触发器128的时钟连接至节点170。从非反相输出端读出由触发器128产生的输出信号S2_N。在一些实施例中，从反相输出端读出输出信号。在一些实施例中，触发器128在输入信号S1为边沿(例如，上升沿)时采集信号S0_N-1的逻辑电平(例如，“高”或“低”)。触发器122、124、126、…128的数量N可以与反相器112、114、116、…118的数量N相同。尽管示出了读出电路具有多于四个触发器，但是本文也预期涵盖包括少于四个触发器(例如，三个或两个触发器)的读出电路120的实施例。

图2是根据一些实施例示出图1所示的TDC核心100的操作的波形图。在一些实施例中，TDC核心100用于确定输入信号S0和S1的时间信息。在实施例中，时间信息是如图2中Δt₁所示的输入信号S0和S1之间的相位关系。TDC核心100使用延迟线110输出信号S0₁-S0₆以确定输入信号S0和S1的时间信息。在一些实施例中，输出信号S0₁-S0₆与延迟线的反相器延迟的数量相对应。例如，输出信号S0₃与三个反相器延迟相对应，而输出信号S0₅与五个反相器延迟相对应。由读出电路120接收输出信号S0₁-S0₆，读出电路120由输入信号S1提供时钟信号(clocked)。输出电路120在输入信号S1为边沿(例如，上升沿)时采集输出信号S0₁-S0₆。对读出电路120的输出信号S2₁-S2₇进行解码以确定输入信号S0和S1的时间信息。

如图2所示，在输入信号S1的上升沿(由虚线所示)，输入信号S0是高值并且延迟线输出信号S0₁、S0₂、S0₃和S0₄也是高电压，然而，延迟线输出信号S0₅和S0₆是低电压。因此，在这个实例中，输出信号S2₁-S2₇的解码器字符串值＝“1111100”。

图3根据一些实施例示出了节能TDC系统的框图。该系统包括选通电路200、TDC核心100(见图1)和控制电路300。选通电路200在节点150和节点170(见图1)处连接至TDC核心并且在节点170处连接至控制电路300。控制电路在节点160和节点170(见图1)处连接至TDC核心100。

图4根据一些实施例示出了节能TDC系统400的选通电路200和控制电路300的电路图。选通电路200至少包括复用器202、延迟部件204、触发器206和AND门208。在一些实施例中，如下文所述，选通电路200配置为选通至少一个输入信号S4和S5。

延迟元件204具有连接至输入信号S4的输入端和连接至复用器202的选择输入端的输出端。延迟部件204输入输入信号S4并且产生延迟的输入信号S4。可以基于延迟部件204的设计配置延迟部件204产生的延迟数量。延迟部件204可以包括至少两个反相器、一个或多个缓冲器等、或者适合产生一致的延迟的任何其他部件。

复用器202具有连接至信号S4的第一输入端、连接至AND门208的输出信号S7的第二输入端、连接至延迟组件204的输出端的选择输入端以及在节点150处连接至TDC核心100的输出端。复用器202基于选择输入端的值选择合适的输入端(第一输入端或第二输入端)以转发到输出信号S8。例如，当选择输入端是逻辑低值时，选择第一输入端(输入信号S4)且将其转发至复用器202的输出信号S8，并且当选择输入端是逻辑高值时，选择第二输入端(信号S7)且将其转发至复用器202的输出信号S8。

选通电路200的触发器206是D型触发器，并且具有输入端(D)、非反相输出端(Q)、时钟输入端(或“使能端”)(CK)以及复位输入端(R)。触发器206的输入端连接至逻辑高值(图4中示出的‘1’)。触发器206的时钟输入端连接至输入信号S4。触发器206从非反相输出端产生的输出信号S6连接至AND门208的输入端。触发器206的复位输入端连接至TDC核心100的节点170，节点170连接至控制电路300的输出信号S10。在一些实施例中，输出信号来自反相输出端。在一些实施例中，触发器206在输入信号S4为边沿(例如，上升沿)时在输入端(D)采集逻辑高值。在一些实施例中，当控制电路300的输出信号S10在触发器206的复位输入端是逻辑高值时，触发器206的输出信号S6设定为逻辑低值。

AND门208具有连接至输入信号S5的第一输入端、连接至触发器206的输出信号S6的第二输入端和连接至复用器202的第二输入端的输出端。AND门208基于第一输入端和第二输入端(信号S5和S6)的值产生输出信号S7。例如，当输入信号S5和信号S6都是逻辑高值时，输出信号S7是逻辑高值。然而，当输入信号S5和信号S6中的一个或两个都是逻辑低值时，输出信号S7是逻辑低值。

控制电路300至少包括触发器302。在一些实施例中，如下文所述，控制电路300配置为：向TDC核心100的读出电路提供时钟信号，基于输入信号S4启动选通电路200，和/或基于延迟线100的输出信号使选通电路200复位。

控制电路300的触发器302是D型触发器，并且具有输入端(D)、非反相输出端(Q)、时钟输入端(或“使能端”)(CK)以及反相复位输入端(R)。触发器302的输入端连接至逻辑高(如图4中示出的‘1’)。触发器302的时钟输入端在TDC核心100的节点160(见图1)处连接至信号S9。触发器302从非反相输出端产生的输出信号S10连接至TDC核心100的节点170(见图1)和选通电路200的触发器206的复位输入端。在一些实施例中，输出来自反相输出端。触发器302的反相复位输入端连接至输出信号S4。在一些实施例中，触发器302在信号S9为边沿(例如，上升沿)时在输入端(D)采集逻辑高值。在一些实施例中，当输入信号S4在触发器302的反相复位输入端是逻辑低值时，触发器302的输出信号S10设定为逻辑低值。

尽管图1中示出的TDC核心100是单端型TDC，但是节能TDC系统400也可以应用于不同类型的TDC系统。

图5是根据一些实施例示出了节能TDC系统400的操作的波形图。波形图中包括的信号为输入信号S4和S5、控制电路300的输出信号S10和AND门208的输出信号S7，输出信号S7也是复用器202的第二输入端。输入信号S4和S5与上文描述的输入信号S0和S1相似，且本文不再重复这些描述。例如，信号S4可以是参考信号并且输入信号S5可以是反馈信号。

图5中的波形图包括参考点502、504、506、508和510，并且图4中的电路图包括相应的参考点502、504、506、508和510以便于帮助论述图4和图5。参考点502-510用于说明在特定的时间点时图4和图5之间的关系，但是不意在限制电路图中的部件或信号在任何给定的参考点处是有源的或变化的。

在参考点502处，输入信号S4是逻辑低值且输入信号S5在逻辑低值和逻辑高值之间周期性振荡。复用器202的选择输入端处的输入信号S4的逻辑低值使复用器选择并转发输入信号S4的逻辑低电平值到复用器的输出信号S8。由于信号S8是逻辑低值，连接至节点150的延迟线110和读出电路120(见图1)断电并且不能有效地反转和锁存信号。因为在触发器302的反相复位输入端的输入信号S4是逻辑低值，所以控制电路的输出信号S10也是逻辑低值。

在参考点504，输入信号S4从逻辑低值转变为逻辑高值，输入信号S4对选通电路200的触发器206提供时钟信号并产生触发器206的输出信号S6作为AND门208的第二输入端的逻辑高值。输出信号S6的逻辑高值启动选通电路200，并且如下文所述，允许输入信号S5传输穿过AND门208和复用器202。

在参考点506，因为AND门208的第二输入端处的信号S6的逻辑高值，所以AND门208的输出信号S7与AND门208的第一输入端的输入信号S5互为镜像(mirror)。因为连接到复用器202的选择输入端的延迟的输入信号S4是逻辑高值，所以复用器202选择并且转发第二输入信号(与输入信号S5互为镜像的信号S7)到输出信号S8。在一些实施例中，设计延迟部件204，从而使延迟部件204引起的输入信号S4至复用器202的选择输入端的延迟大于至输出信号S6的锁存逻辑高值的触发器206中的延迟，其由输入信号S4提供时钟信号。延迟部件204的较长的延迟确保了复用器202的输出信号S8上的第一上升沿是输入信号S4的上升沿而不是输入信号S5的上升沿。这允许TDC核心100的读出电路120由信号S10提供时钟信号，信号S10由输出信号S8的第一上升沿(例如，输入信号S4的上升沿)在触发器302的时钟输入端(见参考点508)触发。

在参考点508，信号S8的第一上升沿传输通过延迟线110(见图1)并且到达节点160，从而成为信号S9并且对控制电路300的触发器302提供时钟信号。这样使输出信号S10变成逻辑高值，从而在节点170处对读出电路120提供时钟信号，并且通过使选通电路200的触发器206复位从而使选通电路200复位。具有逻辑高值的触发器206的复位输入信号导致触发器206的输出信号S6是逻辑低值，这样使得AND门208的输出信号S7是逻辑低值且复用器202的输出信号S8是逻辑低值。

在参考点510，输入信号S4从逻辑高值转变为逻辑低值，这样使触发器302复位，从而导致信号S10为逻辑低值。因为触发器206的复位输入端连接至输出信号S10，所以具有逻辑低值的控制电路300的输出信号S10使能选通电路200。输入信号S4的逻辑低值也切换复用器202以选择位于其第一输入端的输入信号S4。在参考点510之后，再次关掉TDC核心100，并且使能选通电路200和控制电路300并准备好输入信号S4的下一次上升沿。

通过设计选通电路200和控制电路300使其仅传输用于TDC核心所需的小窗口的时间的输入信号S4和S5，以确定输入信号S4和输入信号S5的时间信息，由于延迟线110的反相器没有持续供电和改变它们的输出值，并且读出电路120的触发器没有持续锁存新的输入值，所以大大降低了TDC核心100的所需功率。在一些实施例中，与不具有选通电路200和控制电路300的TDC系统相比，节能TDC系统400可以降低所需平均电流的约90％。例如，在实验中，其中，输入信号S4具有约100兆赫的频率，和输入信号S5具有约3千兆赫的频率，节能TDC系统400具有约0.298毫安的平均电流消耗，而不具有选通电路200和控制电路300的TDC系统具有约2.631毫安的平均电流消耗。

图6根据一些实施例示出了操作节能TDC系统的方法600。在一些实施例中，通过图4中的节能TDC系统400实施方法600。在步骤602中，通过选通电路(例如，选通电路200)接收第一信号和第二信号(诸如图4中的信号S4和信号S5)。在步骤604中，从选通电路向延迟线(例如，延迟线110)提供第一信号和选通的第二信号。在步骤606中，从延迟线向读出电路(例如，读出电路120)和控制电路(例如，控制电路300)提供延迟的第一信号和延迟的选通的第二信号。在步骤608中，使用控制电路的输出信号(例如，输出信号S10)对读出电路提供时钟信号。在步骤610中，使用控制电路的输出信号(例如，输出信号S10)将选通电路复位至逻辑低值。

通过设计节能TDC系统以使其仅传输用于TDC系统所需的小窗口的时间的输入信号(例如，输入信号S4和输入信号S5)，以确定输入信号的时间信息，由于延迟线没有持续供电且读出电路的触发器没有持续锁存新的输入值，所以大大降低了TDC系统的所需功率。已发现，与不具有选通电路和控制电路的TDC系统相比，节能TDC系统可以降低所需平均电流的约90％。此外，根据上文的描述来运行节能TDC系统以使电路自动地供电或断电，而不管输入信号的频率和相位关系。使用非常低的功率需求和最小的布局面积可以容易地实施选通电路和控制电路。

一个实施例提供了一种器件，该器件包括：控制电路、时间数字转换器电路、和选通电路；其中，时间数字转换器电路具有连接至控制电路的第一输入端的第一输出端；选通电路具有连接至第一信号的第一输入端、连接至第二信号的第二输入端和连接至时间数字转换器电路的第一输入端的输出端，其中，控制电路的输出端连接至时间数字转换器电路的第二输入端和选通电路的第三输入端。

另一实施例提供了一种电路，该电路包括：延迟线、连接至延迟线的读出电路、和控制电路，其中，控制电路具有连接至延迟线的输出端的第一输入端和连接至读出电路的第一输入端的输出端。该电路还包括选通电路，选通电路具有连接至第一信号的第一输入端、连接至第二信号的第二输入端和连接至延迟线的输入端的输出端，选通电路基于第一信号和控制电路的输出端配置为将第二信号连接至选通电路的输出端。

进一步的实施例提供了一种方法，该方法包括：通过选通电路接收第一信号和第二信号；从选通电路向延迟线提供第一信号和选通的第二信号；以及从延迟线向读出电路和控制电路提供延迟的第一信号和延迟的选通的第二信号。该方法进一步包括：利用控制电路的输出端对读出电路提供时钟信号，和利用控制电路的输出端将选通电路的输出端复位至逻辑低值。

上面概述了一些实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于与本文所介绍的实施例执行相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明作出多种变化、替换以及改变。

Claims

1.一种电路器件，包括：

控制电路；

连接的时间数字转换器电路，具有连接至所述控制电路的第一输入端的第一输出端；以及

选通电路，具有连接至第一信号的第一输入端、连接至第二信号的第二输入端、和连接至所述时间数字转换器电路的第一输入端的输出端，所述控制电路的输出端连接至所述时间数字转换器电路的第二输入端和所述选通电路的第三输入端，

其中，所述控制电路配置为向所述时间数字转换器电路提供时钟信号。

2.根据权利要求1所述的器件，其中，所述时间数字转换器电路是单端时间数字转换器电路。

3.根据权利要求1所述的器件，其中，所述时间数字转换器电路是差分时间数字转化器电路。

4.根据权利要求1所述的器件，其中，所述时间数字转换器电路进一步包括：

延迟线，具有连接至所述时间数字转换器电路的第一输入端的输入端和连接至所述时间数字转换器电路的第一输出端的输出端；以及

读出电路，连接在所述延迟线和所述时间数字转换器电路的第二输入端之间。

5.根据权利要求1所述的器件，其中，所述控制电路配置为基于所述第一信号启动所述选通电路。

6.根据权利要求1所述的器件，其中，所述控制电路配置为基于所述时间数字转换器电路的第一输出端的电平使所述选通电路复位。

7.根据权利要求1所述的器件，其中，所述第一信号是参考信号，所述第二信号是反馈信号。

8.根据权利要求1所述的器件，其中，所述控制电路进一步包括：

第一触发器，包括：

输入端，连接至逻辑高值；

时钟输入端，连接至所述控制电路的第一输入端；

输出端，连接至所述控制电路的输出端；以及

复位输入端，连接至所述第一信号。

9.根据权利要求1所述的器件，其中，所述选通电路进一步包括：

第二触发器，包括：

输入端，连接至逻辑高值；

时钟输入端，连接至所述选通电路的第一输入端；和

复位输入端，连接至所述选通电路的第三输入端；

AND门，包括：

第一输入端，连接至所述选通电路的第二输入端；和

第二输入端，连接至所述第二触发器的输出端；

复用器，包括：

第一输入端，连接至所述选通电路的第一输入端；

第二输入端，连接至所述AND门的输出端；和

输出端，连接至所述选通电路的第一输出端；以及

延迟部件，连接在所述选通电路的第一输入端和所述复用器的选择输入端之间。

10.一种电路，包括：

延迟线；

读出电路，连接至所述延迟线；

控制电路，具有连接至所述延迟线的输出端的第一输入端和连接至所述读出电路的第一输入端的输出端；以及

选通电路，具有连接至第一信号的第一输入端、连接至第二信号的第二输入端、和连接至所述延迟线的输入端的输出端，所述选通电路配置为基于所述第一信号和所述控制电路的输出端将所述第二信号连接至所述选通电路的输出端。

11.根据权利要求10所述的电路，其中，所述第一信号和所述第二信号是周期信号。

12.根据权利要求10所述的电路，其中，当所述第一信号是逻辑高值而所述控制电路的输出端是逻辑低值时，所述选通电路进一步配置为将所述第二信号连接至所述选通电路的输出端。

13.根据权利要求10所述的电路，其中，所述延迟线进一步包括至少一个反相器，所述反相器的输入端连接至所述延迟线的输入端，以及其中，所述读出电路进一步包括：

第一触发器，具有连接至所述延迟线的输入端的输入端和连接至所述读出电路的第一输入端的时钟输入端；以及

第二触发器，具有连接至所述反相器的输出端的输入端和连接至所述读出电路的第一输入端的时钟输入端。

14.根据权利要求10所述的电路，其中，所述控制电路的输出端配置为使所述选通电路复位，以向所述选通电路的输出端提供逻辑低值。

15.根据权利要求10所述的电路，其中，所述选通电路进一步包括：

复用器，包括：

第一输入端，连接至所述第一信号；

第二输入端，连接至选通的第二信号；

选择输入端，连接至延迟的第一信号；以及

输出端，连接至所述选通电路的输出端。

16.一种电路器件的操作方法，包括：

通过选通电路接收第一信号和第二信号；

从所述选通电路向延迟线提供所述第一信号和选通的第二信号；

从所述延迟线向读出电路和控制电路提供延迟的第一信号和延迟的选通的第二信号；

利用所述控制电路的输出端对所述读出电路提供时钟信号；以及

利用所述控制电路的输出端将所述选通电路的输出端复位为逻辑低值。

17.根据权利要求16所述的方法，进一步包括：

利用所述第一信号对所述选通电路提供时钟信号。

18.根据权利要求16所述的方法，进一步包括：

利用所述第一信号将所述控制电路的输出端复位为逻辑低值。

19.根据权利要求16所述的方法，进一步包括：

基于来自所述读出电路的读出信号，确定所述第一信号和所述第二信号之间的相位差。