CN102386926A - 时序电路与控制信号时序的方法 - Google Patents

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Abstract

本发明揭露一种时序电路与控制信号时序的方法。所述时序电路包含TDC(Time to Digital Conversion，时间数字转换)电路、校正模块与修正模块。TDC电路是配置来提供时序信号指针，时序信号指针是指示周期参考频率信号与可变回授信号的边缘间的时序差异。TDC电路亦是配置来提供延迟信号，延迟信号是相对于参考频率信号而被可变动地延迟。校正模块配置来提供校正信号，以增加与减少TDC电路的总延迟，总延迟是基于校正信号的时间延迟加上修正信号的时间延迟。修正模块是配置来接收时序信号并提供修正信号，其通过操作在参考频率信号的频率来最小化时序信号的频率响应中的谐波突出(Spurs)。

Description

时序电路与控制信号时序的方法
技术领域
本发明是有关于一种时间数字转换的系统与方法，特别是有关于一种具有校正和修正回路的时间数字转换的系统与方法。
背景技术
时间数字转换器(Time to Digital Converter；TDC)为本技术领域中已知的电路，用以侦测二信号，例如相位锁定回路(Phase Locked Loop；PLL)的控制信号与参考频率信号(Reference Clock Signal)间的相位偏移(例如抖动(jitter))。
图1是绘示以已知为游标尺延迟线(Vernier Delay Line)架构的一种已知TDC的方块图。此TDC 100的原理为Shimizu等人描述于美国专利公开案第2009/0225631号中，其名称为“时间数字转换器(Time-To-Digital Converter)”，在此将其整体内容一并列入参考(Incorporated by Reference)。TDC 100具有第一延迟线，在此第一延迟线中，排列有一序列的延迟单元(Cells)114，以依序延迟一原始频率CK。每个延迟单元114以一预设延迟量τ1来延迟其输入，并将多个延迟接头(Taps)CK1、CK2、CK3、…提供至对应的D型正反器(D-typeFlip Flop)116的数据(D)输入。提供欲测量的信号SC至第二延迟线，在此第二延迟线中，在一序列的延迟单元115的每一延迟单元以一预设延迟量τ2来延迟其输入，其中τ1一般是大于τ2。举例而言，可利用多对反向器(Inverters)来实施第一与第二延迟线。提供来自第二延迟线的连续接头做为频率输入SC1、SC2、SC3…至对应的正反器116。
由于τ1＞τ2，因此序列SC1、SC2、SC3、…中的信号是相对于序列CK1、CK2、CK3、…中的信号前进。换言之，若CK1的上升频率边缘是在SC1的上升频率边缘之前发生，将会有一点沿着第一与第二延迟线，而在这点上，来自第二序列(延迟单元115)的延迟接头“追上”自第一序列(延迟单元114)的对应的延迟接头。在此例子中，来自正反器116的Q输出直到此点时为“1”，而在此点之后为“0”。编码器电路117接收到这些Q输出，并对发生此种交叉的位置进行编码，而被编码的结果代表信号SC的抖动，信号SC将针对参考频率CK而被测量。例如：若使用2N个正反器，则编码器(电路)117提供代表信号SC的一抖动的一N位编码值。
已知TDC 100有某些缺陷。由于制程、电压、和温度的变异，一延迟线的总延迟可能会与所欲的数值不同，造成某些不利的效应。例如：延迟单元115的总延迟中的变异可造成指示抖动的编码信号中不想要的相位噪声。再者，各自的延迟单元间的不匹配可造成编码的抖动信号的频率响应中的谐波“突出(Spurs)”(突出的噪声成分)。此二种缺点减少精确测量抖动的能力。
图2是绘示已知时序电路200的方块图，此时序电路200寻求对付以上所讨论的相位噪声与突出的问题。时序电路200被充分地描述于Temporiti等人的论文(“A 3GHz fractional all-digital PLL with a 1.8MHz bandwidthimplementing spur reduction techniques，”IEEE Journal Solid-State Circuits，vol.44，no.3，pp.824-34，Mar.2009)，以下仅简述此电路的原理。时序电路200包含TDC 230和用以控制TDC 230中的延迟单元的回授。提供待测量的信号CKDCO(由一数字控制震荡器(Digitally Controlled Oscillator；DCO)所提供)至D型正反器(DFF)240-1、240-2、…、240-N(通称为240)的D输入。提供参考频率信号CKREF至频率倍频器(Clock Doubler)210，频率倍频器210亦接收到来自伪随机数产生器(Pseudorandom Number Generator；PRNG)220。不久将明白频率倍频器210和PRNG 220存在的原因。几乎如同在TDC 100中，提供来自频率倍频器210的输出至延迟单元250-1、250-2、…、250-N(通称为250)，并提供依序的延迟接头至对应的D型正反器240的频率输入。TDC 230的输出为代表CKDCO和CKREF间的抖动的一编码信号，而为方便说明，于图2中，此输出是绘示为由最后一个D型正反器240-N所发出，虽然可理解到亦有编码器(未绘示)提供编码功能，几乎如图1所示。
校正模块260包含用以处理位群组的群组器(Grouper)262、加法器264、低通滤波器(Low Pass Filter；LPF)266、和量化器(Quantizer)268。校正模块260根据TDC 230的编码输出来提供校正信号。修正模块270提供N个修正信号，这些修正信号是在加法器280-1、280-2、…、280-N上加入至校正信号，并用以控制延迟单元，例如：透过可变电容的原理。校正和修正回路存在于一回授配置结构中。校正和修正模块的功效为分别减少相位噪声与突出。因为50％的可获得的循环是被拨出来进行校正，故需要有频率倍频器210。PRNG 220是用以投入伪随机数抖动，以通过包含减少多余的周期数来改善性能。
时序电路200中的校正回路收集许多输入信号(用以积分的多个群组，每一个群组有5个信号)，其造成相对较长的校正时间。时序电路200需要乘法器于修正模块270中，其在实际实例中，须有较大的硅面积。亦需要频率倍频器210和PRNG 220，其造成高功率消耗，其降低关于噪声方面的性能。由于频率倍频器210和使用50％样本来进行校正，时序电路200的操作速率为输入频率的两倍。
图3是绘示又一已知时序电路的方块图。电路300被描述于Chang等人的论文(“A Fractional Spur Free All-Digital PLL with Loop Gain Calibration andPhase Noise Cancellation for GSM/GPRS/EDGE，”IEEE Int.Solid-State CircuitsConf.(ISSCC)Dig.Tech.Papers，pp.222-23，598，Feb.2008)。电路300包含一相位频率侦测器与循环式TDC 310，其接收一参考频率CKREF和一回授信号CKFB。如部分的相位锁定回路，电路300提供数字回路滤波器(Digital LoopFilter；DLF)330、数字控制振荡器(Digitally Controlled Oscillator；DCO)332、和除法器(Divider)334，除法器334回授信号CKFB。∑Δ调变器(Sigma-DeltaModulator)是用以随机地改变除法器334的频率分割值，以减少突出的噪声。∑Δ调变器是本技艺所知，并为Hasegawa等人描述于美国专利前案第7,279,990号中，其名称为“PLL电路的∑Δ调变器(Sigma-Delta Modulator for PLLCircuits)”，在此将其整体内容一并列入参考(Incorporated by Reference)。∑Δ调变器340接收一分子值F，其是以可引起除法器334的频率分割比例变化的方式来累积。使用一比例因子370来更新相位锁定回路，此比例因子370为输出频率周期对延迟单元的延迟时间的比率。比例因子取代电路200的校正回路，以减轻相位噪声。电路300未含有修正回路，其造成电路300的相位噪声性能比电路200差。通过加法器320、342和350、延迟组件360、比例因子370和乘法器380，可使用提供一些相位噪声消去的方式来控制至数字回路滤波器330的输入。循环式TDC的使用减少延迟单元的数目但诱发频内(In-Band)噪声，在循环式TDC中，最后的延迟单元的输出回馈至第一个延迟单元的输入。电路300在突出与相位噪声方面的性能比电路200差。
因此，需要使用一种TDC时序技术，其通过减少电路复杂度和增加效率来减少相位噪声。
发明内容
因此，本发明的目的就是在提供一种时序电路与控制信号时序的方法，借以减少相位噪声。
一实施例揭示一种时序电路，时序电路包含：时间数字转换(Time to DigitalConversion；TDC)电路、校正模块和修正模块。此TDC电路是配置以提供一时序信号，其是指示周期性参考频率信号与可变回授信号的边缘间的时序差异。此TDC电路亦配置以提供一延迟信号，其是相对于参考频率信号而被可变动地延迟。校正模块是配置以接收延迟信号和一第二回授信号，并提供一校正信号，以增加与减少TDC电路的一总延迟，此总延迟是基于校正信号的一时间延迟加上修正信号的一时间延迟。修正模块是配置以接收时序信号并提供修正信号，修正模块是通过操作在参考频率信号的一频率，来最小化时序信号的一频率响应中的多个谐波突出。
前述的时序电路还包含：数字回路滤波器(DLF)、数字回路滤波器(DCO)、除法器和计数器。DLF是配置以根据时序信号来提供数字控制信号。DCO是配置以根据数字控制信号来调整输出频率信号的频率。除法器是配置以将输出频率信号的频率除以一整数M或一整数M+1，并提供一被分割的信号，此被分割的信号回馈至TDC电路为第一回授信号，此被分割的信号回馈至校正模块为第二回授信号。计数器是配置以累积第一回授信号，并提供一增量信号，在第一回授信号的一累积总和大于一预设门槛的一事件中，增量信号使除法器除以整数M+1而不除以整数M。
又一实施例揭示一种控制信号的时序的方法。接收参考频率信号、第一回授信号和第二回授信号。通过N个延迟单元来延迟参考频率信号，以提供一延迟信号。产生在参考频率信号的一频率的一时序信号。此时序信号是指示参考频率信号与第一回授信号的边缘间的一时序差异。根据延迟信号、第二回授信号和时序信号来调整延迟单元，以校正延迟单元的一总延迟，并减少延迟单元间的不匹配。
前述的方法亦包含：通过一低通滤波运算并根据时序信号来产生一数字控制信号。根据数字控制信号来调整一输出频率信号的一频率。将输出频率信号的频率除以一整数M或一整数M+1，以提供一被分割的信号，此被分割的信号是被回馈为第一回授信号和第二回授信号。累积第一回授信号，并在第一回授信号超过一预设门槛的一事件中，将输出频率信号除以整数M+1。
本发明实施例的优点为，可提供具有相对于已知技艺较少电路复杂度的时序电路；不需要乘法器于修正回路中，并节省电路面积及减少功率消耗；不需要伪随机数产生器和频率倍频器，因而造成节省额外的路面积及功率；校正的速率快，且无输入工作循环的限制。
当与所附附图一起阅读时，将可由下列特定实施例的描述，来对各种实施例的运作的结构与与方法但加上其优点有最佳的了解。
附图说明
为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1是绘示游标延迟线架构中的已知TDC的方块图；
图2是绘示已知时序电路的方块图；
图3是绘示又一已知时序电路的方块图；
图4是绘示根据一例示实施例的一时序电路的方块图；
图4A是绘示使用三态缓冲器的延迟单元的方块图；
图5是绘示根据一例示实施例的一校正模块的方块图；
图6是绘示根据一例示实施例的一修正模块的方块图；
图7是绘示根据一例示实施例的一累加器的方块图；
图8是绘示根据一例示实施例的一比较器和一缓存器的方块图；
图9是绘示根据一例示实施例的一相位锁定回路的方块图；
图9A是绘示根据一例示实施例的一计数器与用以分数变化的除法器的方块图；
图10是绘示根据一相位锁定回路实施例的一数字回路滤波器的方块图；
图11是绘示根据一例示实施例的流程图。
【主要组件符号说明】
100：TDC         114：延迟单元
115：延迟单元    116：正反器
117：编码器电路                 200：时序电路
210：频率倍频器                 220：伪随机数产生器
230：TDC
240-1、240-2：D型正反器         240-N：D型正反器
250-1、250-2：延迟单元          250-N：延迟单元
260：校正模块                   262：群组器
264：加法器                     266：低通滤波器
268：量化器                     270：修正模块
280-1、280-2：加法器            280-N：加法器
300：电路
310：相位频率侦测器与循环式TDC
320：加法器                  330：数字回路滤波器
332：数字控制振荡器          334除法器
340：∑Δ调变器              342：加法器
350：加法器                  360：延迟组件
370：比例因子                380：乘法器
400：电路                    410：TDC电路
412：闩锁器                  414-1、414-2：延迟单元
414-3、414-N：延迟单元       414-i：延迟单元
415：时序信号                416：缓冲器
418-0：三态缓冲器            418-P：三态缓冲器
420：校正模块                422：相位侦测器
424：计数器                  425：校正信号
430：修正模块                432：累加器
432-1、432-2：累加器         432-i、432-N：累加器
433、433-i：累加信号         434：比较器
434-1、434-2：比较器         434-i、434-N：比较器
435：比较信号                436：缓存器
436-1、436-2：缓存器         436-i、436-N：缓存器
437：修正信号                437-1、437-2：修正信号
437-i、437-N：修正信号     460-1、460-2：加法器
460-3、460-N：加法器       526：加法器
527：闩锁器                710：加法器
720：逻辑门                730：加法器
740：闩锁器                810：加法器
820：加法器                830：正反器
910：加法器                920：数字回路滤波器
930：数字控制震荡器        940：除法器
950：加法器                960：计数器
962：累加器                964：加法器
966：正反器                967、968：反向器
969：与门                  970：乘法器
1005：输入信号             1010、1020乘法器
1030：加法器               1040：延迟组件
1050：加法器               1100：程序
1110：接收参考频率信号与第一和第二回授信号
1120：通过N个延迟单元来延迟参考频率信号以提供延迟信号
1130：在参考频率信号的频率上产生时序信号
1140：根据延迟信号、第二回授信号和时序信号来调整延迟单元
CLK：频率输入
CK1、CK2、CK3：延迟接头
CKDCO：待测量的信号
CKDIV：第一回授信号
CKDIV1：第二回授信号
CKFB：回授信号
CKIN：输入频率信号
CKOUT：输出频率信号
CKREF：参考频率信号
D：输入
DCDLOUT：数字控制延迟线的可变延迟输出
DSM：信号
IN、OUT：节点
Q：输出
SC：欲测量的信号
SC1、SC2、SC3：欲测量的信号
τ1、τ2：预设延迟量
具体实施方式
图4是绘示根据一例示实施例的一时序电路的方块图。电路400包含：时间数字转换(TDC)电路410、用以减少相位噪声的校正模块420、和用以减少突出的修正模块430。校正模块420和修正模块430是被设置在一回授配置中，以提供校正和修正回路，可使用较已知系统简单的电路来建立这些校正和修正回路。结果是，节省硅面积和功率，并相对于已知技艺，增加关于相位噪声和突出方面的性能。
TDC电路410多个闩锁器(Latches)412，闩锁器412是配置以根据参考频率信号CKREF来改变回授信号CKDIV的数值。特定地，在闩锁器为D型正反器的一例子中，CKREF是被提供至包含有延迟单元414-1、414-2、414-3、…、414-N(通称为414)的一延迟线，每一个延迟单元可为一对反相器(Inverters)或由本技艺所的合适的延迟组件所组成。在一例子中，N为16，虽然其也可为其它值。提供来自延迟单元414的延迟接头至D型正反器412的频率边缘(Clock Edges)。当校正是如以下所述来完成时，延迟单元414-N的输出是对应延迟一周期的CKREF的CKREF(因为延迟单元414-N的输出是数字控制延迟线的可变延迟输出，故称为DCDLOUT)。根据来自校正模块420和修正模块430的多个信号来调整(增加或减少延迟)延迟单元414，这些信号是在加法器460-1、460-2、460-3、…、460-N(通称为460)上被相加，这些加法器可被建置为多重加法器或一单一加法器460。CKDIV可被耦接至一延迟线，例如：在本技艺所知的光标尺延迟线配置结构(未绘示)中。TDC电路亦包含一编码器(未绘示)，此编码器编码出指示相对于CKREF的CKDIV的抖动的一时序信号415。时序信号415可为一P位信号，其中N＝2P。可使用本技艺所知的三态(Tri-state)缓冲器来建构延迟单元，例如：如被描述于Park等人的论文(“All-digitalsynthesizable UWB transmitter architectures，”IEEE Int.Conf.on Ultra-Wideband(ICUWB2008)，Vol.2，p30，2008.)。图4A是绘示使用三态缓冲器的延迟单元的方块图。延迟单元414-i可为图4的延迟单元414的任一者，延迟单元414-I包含平行地耦接在一起的缓冲器416和P个三态缓冲器418-0、…、418-P(通称为418)。三态缓冲器418由时序信号415的各自位分别接收到致能(Enable)输入。当被关闭时，每一个三态缓冲器418的输出为高阻抗(“Z”)，借以切换至增加的延迟。相反地，当三态缓冲器418被开启时，延迟时间是减少的。因此，可通过时序信号415的P个位来调整节点IN与OUT间的延迟。校正模块420接收到DCDLOUT与CKDIV1，其中CKDIV1为时间偏移的CKDIV。CKDIV为相位锁定回路所提供的可变的回授信号，而回授信号于不同时间到达电路400的不同部分。因此，由于CKDIV与CKDIV1为不同时间到达不同位置的同一信号时，可便利地将CKDIV称为第一回授信号，CKDIV1称为第二回授信号。
校正模块420包含：相位侦测器(Phase Detector；PD)422和计数器424，而所造成的校正信号425是被提供至加法器460的每一者。修正模块430接收时序信号415。一阵列的多个累加器432处理此时序信号，以提供累加信号433至一阵列的多个比较器434。比较器434提供比较信号435至一阵列的多个缓存器436，其储存比较信号并提供N个修正信号437。如本技艺所知，累加信号433、比较信号435和修正信号437可分别被提供为多重信号或单一信号。提供N个修正信号437至对应的加法器460，以不同地调整不同的延迟单元414，来减少延迟单元414间的不匹配。
图5是绘示根据一例示实施例的一校正模块的方块图。如图4所示，校正模块420包含相位侦测器422和计数器424。相位侦测器可为闩锁器，例如：D型正反器422。DCDLOUT是耦接至正反器422的D输入，CKDIV1是耦接至频率输入CLK。使用正反器的相位侦测器是本技艺所知，并被描述于McCabe等人的美国专利前案第4,593,253号中，其名称为“相位锁定回路的正反相位侦测器(Flip-Flop Phase Detector Circuit for Phase Locked Loop)”；及Kim等人的美国专利公开案第2009/0041172号中，其名称为“相位侦测电路(PhaseDetection Circuit)”，在此将二者的整体内容一并列入参考。相位侦测器422比较输入DCDLOUT和CKDIV1的相位。若DCDLOUT的相位领先CKDIV1，正反器422提供在高位准的Q输出。若DCDLOUT的相位落后CKDIV1，正反器422提供在低位准的Q输出。正反器422的Q输出是被提供至加法器526，其提供多位输出至闩锁器527，例如：至正反器537的D输入。CKDIV1是耦接至对应的频率输入CLK。正反器537的Q输出是回馈至加法器526，使得计数器424可累计相位侦测器422的输出。此被累计的多位输出被提供为校正信号425，其是用以调整每一个延迟单元414的延迟。当校正回路被锁定时，信号DCDLOUT和CKDIV1为同相，而总延迟时间等于DCDLOUT和CKDIV1间相位差。
图6是绘示根据一例示实施例的一修正模块的方块图。提供多位时序信号415至此阵列的累加器432的每一个累加器432-1、432-2、432-3、…、432-N(通称为432)。第i个累加器432-i(其中i在1与N间(包括1和N))亦接收到一常数值i-1。提供来自每一个累加器432-i的输出至比较器434-1、434-2、434-3、…、434-N(通称为434)中的一对应的比较器434-i。第i个比较器434-i(其中i在1与N间(包括1和N))亦接收到一常数值i-1，并将由累加器432-i所收到的数值与此常数值比较。缓存器436-1、436-2、436-3、…、436-N(通称为436)储存来自对应的比较器434的比较输出。来自缓存器436的输出是被提供为对应的修正信号437-1、437-2、437-3、…、437-N(通称为437)。以下提供累加器432、比较器434和缓存器436的细节。
图7是绘示根据一例示实施例的一累加器的方块图。图7所示的累加器432-i可为N个累加器432的任一者。在加法器710上，加入时序信号415和一常数值i-1，并将结果提供至逻辑门720。在一实施例中，加法器710的输出的每一个位是被馈入至逻辑门720的输入，此逻辑门720产生逻辑非或(NOR)运算。逻辑门720的输出是耦接至加法器730的输入，加法器730的输出是耦接至闩锁器740的数据输入，例如：至正反器740的D输入。CKDIV是耦接至至正反器740的频率输入。正反器740的Q输出是回馈至加法器730，并被提供为累加信号433-i，使得累加器432-i被配置来累加TDC电路410的输出。在一实施例中，加法器710是一减法器，即在相加前输入的一者先加上负号。若至逻辑门720的每一个输入是在低位准(“0”)，累加器432-i对一累加值增量。当时序信号415的数值等于常数值i-1时，加法器710的输出为0，而非或门720是在高位准上。因此，累加器432-i被增加1。因而时序信号415的分布是被记录在累加器432-i中，类似于一直方图(Histogram)。
图8是绘示根据一例示实施例的一比较器和一缓存器的方块图。图8所示的比较器434-i可为N个累加器434的任一者。使用一已知技术来将比较信号433-i比较至常数值i-1，例如：配置一加法器810以自累加信号433-i中减去i-1，并提供一结果符号位(Sign Bit)。此结果符号位是耦接至加法器820的输入，加法器820的多位输出是耦接至闩锁器830的数据输入，例如：至正反器830的D输入。为方便说明，正反器830的频率输入并未绘示于图8中，但可能是CKDIV。正反器830的输出是回馈至加法器820，并亦被提供为修正信号437-i。因此，比较器434-i将累加器432-i的输出与常数值i-1比较，而缓存器436-i记录比较器的输出。
图9是绘示根据一例示实施例的一相位锁定回路的方块图。相位锁定回路900可用于频率合成器应用和其类似应用中，相位锁定回路900包含如上所述的TDC电路410、校正模块420、修正模块430和加法器460，以及以下所述的额外的组件。TDC电路410接收到输入频率信号CKIN，其可为图4的参考频率信号CKREF、回授信号CKDIV。TDC提供频率信号415，其标示为图9的TDC[3:0]，以指出当如图4使用N＝16个延迟单元时，频率信号415可为4位。
经由加法器910提供频率信号415至数字回路滤波器(DLF)920，其可使频率信号415被以下所述的消去回路(Cancellation Loop)修正。数字回路滤波器为本技艺所知，并如同模拟回路滤波器在模拟相位锁定回路(PLLs)中进行，数字回路滤波器亦对数字相位锁定回路(PLLs)进行类似的处理。例如：数字回路滤波器是描述于Sakurai等人的美国专利公开案第2009/0302958号中，其名称为“数字控制震荡器与使用数字控制震荡器的相位锁定回路电路(DigitallyControlled Oscillator and Phase Locked Loop Circuit Using the DigitallyControlled Oscillator)”，在此将其整体内容一并列入参考。根据一实施例的数字回路滤波器(DLF)的详细功能将于以下图10的内容中提供。DLF 920提供控制信号以调整数字控制震荡器(DCO)930。
数字控制震荡器(DCOs)是本技艺所知，用以提供如同电压控制震荡器提供给模拟相位锁定回路(PLLs)的类似功能。数字控制震荡器(DCOs)是描述于May等人的美国专利前案第5,727,038号中，其名称为“使用数字回路滤波器和数字控制震荡器的相位锁定回路(Phase Locked Loop Using Digital LoopFilter and Digitally Controlled Oscillator)”，在此将其整体内容一并列入参考。可使用非线性电容器、主动式反向器级或其它已知DCO技术来建置DCO 930，其它已知DCO技术是本技艺所知，并被描述于Ainspan等人的美国专利公开案第2010/0013532号中，其名称为“建置多任务器电路以微调控制数字控制震荡器的相位锁定回路电路与方法(Phase Locked Loop Circuits and MethodsImplementing Multiplexer Circuit for Fine tuning of Digitally ControlledOscillators)”，在此将其整体内容一并列入参考。CKOUT的频率被除法器940所除，其是被一整数M或M+1所除。此种可变除法是分数型相位锁定回路(Fractional-Type PLLs)的技艺所知，并被描述于Albasini等人的美国专利公开案第2004/0223576号中，其名称为“具有相位误差补偿的分数型相位锁定回路电路(Fractional-Type Phase Locked Loop Circuit with Compensation of PhaseErrors)”，在此将其整体内容一并列入参考。
如本技艺所知，提供分数除法可使时序应用有较大的精确度与分辨率。计数器960提供不是0就是1的增量信号加入至加法器950上的常数整数M，以决定除法器940是使用整数M或M+1来进行除法。分数型相位锁定回路的计数器960是本技艺所知，并被描述于Hasegawa等人的美国专利前案第7,279,990号中。图9A是绘示计数器960的例示建置的方块图。根据频率信号CKDIV并使用累加器962来累加分子值F，累加器962包含加法器964和正反器966。提供正反器966的Q输出的最重要的一位至又一正反器967和反向器968。提供与门(And Gate)969的输出至除法器940，与门969知输入是耦接至反向器968和正反器967。换言之，当被累加的数值超过对应至预设门槛的一分子数值(模数值)时，符合一溢出条件，且除数加1至M+1。在一实施例中，提供计数器960的输出至消去回路，如果具有对应至图2中的乘法器380的乘法器970的图9所示，以进一步减少相位噪声。
消去回路减少相位噪声，类似图2中的时序电路200的消去回路。在以下的讨论中，请参照图2中的时序电路200的组件，虽然应理解的是这些组件是建置于如以下所述的本技术主题的实施例中。若除数改变，消去回路消去CKIN和CKDIV间的相位误差，其发生在分数型PLL的分数变化期间。计数器960(其控制除数)能预测相位误差。例如，若平均除数为1.25(分数部分＝0.25)，则除数可变化如：1、1、1、2，以达成累加效果：5/4＝1.25，随着时间进行的计数器960的输出(即如图3中的信号DSM)可为0、0、0、1(以对除数增量)。在比较中，分子值F为0.25、0.25、0.25、0.25。关于相位误差，CKIN可发展在每一次叠代(Iteration)的一迟滞(Lag)，例如：其可在第一叠代期间与CKOUT同相；可在一次叠代后落后CKOUT 0.25个CKOUT周期；可在再一次叠代后落后CKOUT0.5个CKOUT周期；可在又一次叠代后落后CKOUT 0.75个CKOUT周期；可在又再一次叠代后再与CKOUT同相。在加法器342上自F减去DSM产生消去因子0.25、0.25、0.25、-0.75。将这些消去因子加入至以上所述的相位误差产生0.25、0.5、0.75、0的一总和项，即消去相位误差。因此，被一比例因子所乘的总和项等于相位误差，其中比例因子为输出周期与TDC分辨率(其为延迟单元的延迟时间)间的比率。
图10是绘示根据一相位锁定回路(DLF)实施例的一数字回路滤波器的方块图。DLF 920提供一数字输出，此数字输出是做为用以频率调整DCO 930的控制信号，如本技艺所知。在功能上，DLF 920进行如图10所示的低通滤波运算，可使用本技艺中具有通常技术者所知的各种方式来建置DLF 920，以达成此种功能。输入信号1005可表示为x[n]。乘法器1010和1020、加法器1030和1050、延迟组件1040可配置为如图10图10，以提供输出信号y[n]＝βx[n]+α(x[n]+x[n-1])。低通滤波平滑化至DCO的输入，其是因为数字化的效果而有帮助的，如本技艺所知。因此，DLF 920提供与一串联电阻电容(RC)电路对低通滤波相等同的功能。
图11是绘示根据一例示实施例的流程图。在程序1100开始后，接收参考频率信号与第一和第二回授信号(步骤1110)。通过N个延迟单元来延迟参考频率信号，以提供延迟信号(步骤1120)。在参考频率信号的频率上产生时序信号(步骤1130)。时序信号是指示参考频率信号与第一回授信号的边缘间的一时序差异。根据延迟信号、第二回授信号和时序信号来调整延迟单元(步骤1140)，以校正延迟单元的总延迟，并减少延迟单元间的不匹配。虽然程序1100是绘示后续地结束于图11中，但应理解的是，根据相位锁定回路的原理，程序1100可继续以叠代的格式来进行，以提供连续的时序调整。
各种实施例发现通讯系统中的广泛应用。有利地，各种实施例提供具有相对于已知技艺较少电路复杂度的时序电路。不需要乘法器于修正回路中，并节省电路面积及减少功率消耗。类似地，不需要伪随机数产生器和频率倍频器，因而造成节省额外的路面积及功率。仅使用两个输入的校正的速率比已知将两个以上(例如：5个)信号群组在一起的校正技术快，且无输入工作循环的限制，不像在已知技艺中专门地保留了例如全部样本一半以进行校正。各种实施例使用简单的电路组件，例如：相位侦测器、计数器、累加器、和缓存器，以及由闩锁器(例如：D型正反器)所提供的以下切换。
已成功地建置各种实施例。根据65mm的CMOS制程，总晶粒面积可被制作至少如长1/4mm乘以宽0.8mm一般小；而TDC与数字逻辑电路的面积为0.025m2。已知技术典型地须要大于0.1m2的TDC与数字逻辑电路的面积。相较于群组多个输入信号的已知建构中的大于20个输入频率周期，各种实施例能于大约4个输入频率周期中提供快速校正。
表一是列示与各种实施例的噪声性能相关联的表现结果。
表一
表一是列示各种案例的DCO码的变异，其中数字码中的变异愈少愈好，代表较紧的时序控制。表一是列示整数频率除法(除以40)与分数除法(除以40+1/64)的表现。传统地，107的码变异是以分数运算来展示，其比以整数运算来展示的6的码变异差。仅有消去回路时，码变异是减少至9；而根据各种实施例具有消去与校正回路时，码变异是减少至4。因此，相位噪声被各种揭示实施例减少20log(104/7)＝28.55dBc/Hz。通过各种实施例，功率消耗是小于2mW。额外地，各种实施例中的修正回路的使用减少不想要的突出。因此，各种实施例有利地提供相对于已知技艺的关于相位噪声与突出方面的优异性能；提供关于功率、面积与速度方面的增大的效率；提供减少的电路复杂度。
以上所述提供许多不同的实施例，以建置不同的特征。描述组件与程序的特定的实施例以助于阐明本发明。其当然只是实施方式，并未意图成为过于权利要求书所述的限制。
虽然实施例在此是x绘示或叙述于一或多个特定的例子，然实施例并未意图受限于所示的细节，此是因为其中可作各种修正与结构变化，并不会脱离实施例的精神，且位于权利要求书的等同者的范围内。

Claims (10)

1.一种时序电路，其特征在于，包含：
一时间数字转换电路，配置以提供：
一时序信号，其是指示周期性的一参考频率信号与一第一回授信号的边缘间的一时序差异；以及
一延迟信号，其是相对于该参考频率信号而被可变动地延迟；
一校正模块，配置以：
接收该延迟信号和一第二回授信号；以及
提供一校正信号，以增加与减少该时间数字转换电路的一总延迟，该总延迟是基于该校正信号的一时间延迟加上一修正信号的一时间延迟；以及
一修正模块，配置以接收该时序信号并提供该修正信号，该修正模块是通过操作在该参考频率信号的一频率，来最小化该时序信号的一频率响应中的多个谐波突出。
2.根据权利要求1所述的时序电路，其特征在于，
该时间数字转换电路包含：
多个闩锁器；
一第一延迟线，具有耦接至该第一回授信号的多个接头，该第一延迟线的每一该些接头是耦接至一对应闩锁器的一频率输入；
一第二延迟线，具有耦接至该参考频率信号的多个接头，该第二延迟线的每一该些接头是耦接至一对应闩锁器的一数据输入；以及
一编码器，配置以对来自该些接头的输出进行编码，来提供该时序信号；
该校正模块包含：
一相位侦测器，配置以对该延迟信号的一相位和该第二回授信号的一相位进行比较；以及
一计数器，配置以累计该相位侦测器的输出；
该修正模块包含：
一阵列的多个累加器，配置以累加该时序信号的数值；
一阵列的多个比较器，耦接至该阵列的该些累加器，每一该些比较器是配置以比较多个P-位常数值的一者至一对应累加器的输出；以及
一阵列的多个缓存器，配置以累积并储存来自该些比较器的输出。
3.根据权利要求2所述的时序电路，其特征在于，该相位侦测器包含：
一闩锁器，具有：
一数据输入，耦接至该延迟信号；以及
一频率输入，耦接至该第二回授信号。
4.根据权利要求3所述的时序电路，其特征在于，每一该些累加器包含：
一第一P-位加法器，配置以接收该些P-位常数值的一者为一第一输入，及接收该时序信号为一第二输入；
至少一逻辑门，配置以接收来自该第一P-位加法器的一输出的P个输入信号；
一第二P-位加法器，配置以接收该至少一逻辑门的一输出为一第一输入；以及
一闩锁器，配置以：
接收来自该第二P-位加法器的一P-位输出为一数据输入，及接收该第一回授信号为一频率输入；以及
提供耦接至该第二P-位加法器的一第二输入的一P-位输出信号。
5.根据权利要求4所述的时序电路，其特征在于，每一该些缓存器包含：
一P-位加法器，配置以接收来自一对应比较器的一输出为一第一输入；以及
一闩锁器，具有：
一数据输入，耦接至该缓存器的该P-位加法器的一输出；以及
一输出，耦接至该缓存器的该P-位加法器的一第二输入。
6.根据权利要求5所述的时序电路，其特征在于，该时间数字转换电路的该些闩锁器、该相位侦测器的该闩锁器、该些累加器的该些闩锁器、及该些缓存器的该些闩锁器为D型正反器；
该时间数字转换电路包含在该第二延迟线中的2p个延迟单元，该修正模块包含2p个累加器、2p个比较器和2p个缓存器，在该第二延迟线中的每一该些延迟单元是对应至一不同的累加器、一不同的比较器和一不同的缓存器；以及
该修正信号是被提供为2p个单独的修正信号，每一该些单独的修正信号是被一对应缓存器所提供，并被加入至该校正信号中，以调整在该第二延迟线中的一对应延迟单元的一延迟。
7.根据权利要求1所述的时序电路，其特征在于，还包含：
一数字回路滤波器，配置以根据该时序信号来提供一数字控制信号；
一数字控制震荡器，配置以根据该数字控制信号来调整一输出频率信号的一频率；
一除法器，配置以将该输出频率信号的频率除以一整数M或一整数M+1，并提供一被分割的信号，该被分割的信号回馈至该时间数字转换电路为该第一回授信号，该被分割的信号回馈至该校正模块为该第二回授信号；以及
一计数器，配置以累积该第一回授信号，并提供一增量信号，在该第一回授信号的一累积总和大于一预设门槛的一事件中，该增量信号使该除法器除以整数M+1而不除以整数M。
8.一种控制信号的时序的方法，其特征在于，包含：
接收一参考频率信号、一第一回授信号和一第二回授信号；
通过N个延迟单元来延迟该参考频率信号，以提供一延迟信号；
产生在该参考频率信号的一频率的一时序信号，该时序信号是指示该参考频率信号与该第一回授信号的边缘间的一时序差异；
根据该延迟信号、该第二回授信号和该时序信号来调整该些延迟单元，以校正该些延迟单元的一总延迟，并减少该些延迟单元间的不匹配。
9.根据权利要求8所述的控制信号的时序的方法，其特征在于，该产生该时序信号的步骤包含：
提供来自该些延迟单元的多个接头分别至多个闩锁器的多个频率输入；
分别有条件地切换该些闩锁器至该第一回授信号的多个被延迟的数值；以及
根据该些闩锁器的输出，来对该些闩锁器间的一位置进行编码，以提供该时序信号，其中该些闩锁器的输出是由一第一逻辑数值改变至一第二逻辑数值。
10.根据权利要求8所述的控制信号的时序的方法，其特征在于，该调整该些延迟单元的步骤包含：
于N个累加器的一对应者上累加N个累加信号的每一者，直到基于该时序信号和N个常数值的一者的一条件被满足为止；
比较该些累加信号至对应的常数值，以提供N个比较信号；
根据一对应比较信号来更新N个缓存器的每一者，以提供N个修正信号至该些缓存器的输出；以及
根据该些修正信号来调整每一该些延迟单元，以补偿延迟单元的不匹配；
加入该校正信号至每一该些修正信号，以提供N个延迟更新信号；
根据一对应延迟更新信号来更新每一该些延迟单元的一延迟；以及
提供在0与2p-1间(包括0和2p-1)的一不同的整数为至每一该些累加器和每一该些比较器的一对应常数值。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104935345A (zh) * 2014-03-18 2015-09-23 台湾积体电路制造股份有限公司 时间数字转换器系统和方法
CN106896709A (zh) * 2015-11-25 2017-06-27 英特尔Ip公司 高频时间交织数字时间转换器dtc
CN110132327A (zh) * 2019-06-05 2019-08-16 知恒科技(天津)有限公司 一种光电编码器

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2980272B1 (fr) * 2011-09-15 2013-10-11 St Microelectronics Grenoble 2 Caracterisation de la gigue d'un signal d'horloge
CN102629859B (zh) * 2012-03-30 2014-12-31 上海大学 一种用于窄带信号的数字带通滤波器及滤波方法
US8736338B2 (en) * 2012-04-11 2014-05-27 Freescale Semiconductor, Inc. High precision single edge capture and delay measurement circuit
JP2014045268A (ja) * 2012-08-24 2014-03-13 Toshiba Corp 時間デジタル変換回路、および、デジタル時間変換回路
KR101503732B1 (ko) * 2013-06-14 2015-03-20 연세대학교 산학협력단 시간-디지털 변환기
US9209820B2 (en) * 2013-12-26 2015-12-08 Intel Corporation Apparatus for symmetric and linear time-to-digital converter (TDC)
US9385737B1 (en) 2014-12-11 2016-07-05 Maxin Integrated Products, Inc. Adaptive correction of interleaving errors in time-interleaved analog-to-digital converters
WO2016124227A1 (en) * 2015-02-03 2016-08-11 Huawei Technologies Co., Ltd. Time register
US9319058B1 (en) * 2015-02-10 2016-04-19 Maxim Integrated Products, Inc. Interleaving error correction and adaptive sample frequency hopping for time-interleaved analog-to-digital converters
US9310776B1 (en) * 2015-09-02 2016-04-12 Realtek Semiconductor Corp. High-speed analog-to-digital converter and method
US9853807B2 (en) * 2016-04-21 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic detection of change in PLL locking trend
WO2017197581A1 (zh) 2016-05-17 2017-11-23 华为技术有限公司 一种时间数字转换器及数字锁相环
KR102546302B1 (ko) 2016-07-08 2023-06-21 삼성전자주식회사 클락 지터 측정 회로 및 이를 포함하는 반도체 장치
US10007235B2 (en) * 2016-09-23 2018-06-26 Microsemi Semiconductor Ulc Time-to-digital converter with phase-scaled course-fine resolution
EP3333650B1 (en) 2016-12-08 2019-07-03 NXP USA, Inc. System and method for calibrating a time to digital converter device
US9804573B1 (en) * 2016-12-29 2017-10-31 Silicon Laboratories Inc. Use of redundancy in sub-ranging time-to-digital converters to eliminate offset mismatch issues
US10050634B1 (en) * 2017-02-10 2018-08-14 Apple Inc. Quantization noise cancellation for fractional-N phased-locked loop
TW201904200A (zh) 2017-06-07 2019-01-16 財團法人國家實驗研究院 時間殘餘回饋式時間數位轉換裝置及方法
US10067478B1 (en) 2017-12-11 2018-09-04 Silicon Laboratories Inc. Use of a recirculating delay line with a time-to-digital converter
US10686456B2 (en) 2018-03-09 2020-06-16 Texas Instruments Incorporated Cycle slip detection and correction in phase-locked loop
US10516401B2 (en) 2018-03-09 2019-12-24 Texas Instruments Incorporated Wobble reduction in an integer mode digital phase locked loop
US10498344B2 (en) 2018-03-09 2019-12-03 Texas Instruments Incorporated Phase cancellation in a phase-locked loop
US10516402B2 (en) 2018-03-09 2019-12-24 Texas Instruments Incorporated Corrupted clock detection circuit for a phase-locked loop
US10491222B2 (en) 2018-03-13 2019-11-26 Texas Instruments Incorporated Switch between input reference clocks of different frequencies in a phase locked loop (PLL) without phase impact
US10505555B2 (en) 2018-03-13 2019-12-10 Texas Instruments Incorporated Crystal oscillator offset trim in a phase-locked loop
US10496041B2 (en) 2018-05-04 2019-12-03 Texas Instruments Incorporated Time-to-digital converter circuit
US10505554B2 (en) * 2018-05-14 2019-12-10 Texas Instruments Incorporated Digital phase-locked loop
US10763876B2 (en) * 2018-10-29 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus, circuits and methods for calibrating a time to digital converter
CN109787588B (zh) * 2018-12-29 2023-03-14 西安紫光国芯半导体有限公司 一种ddr时钟路径及其低功耗的占空比校正电路
CN110212912B (zh) * 2019-06-06 2020-07-03 复旦大学 一种具有高精度时间数字转换器的倍数延迟锁相环
JP2021027496A (ja) * 2019-08-07 2021-02-22 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体
CN113114237B (zh) * 2021-03-03 2022-08-23 浙江大学 一种能够实现快速频率锁定的环路系统
CN115005842B (zh) * 2022-08-09 2022-11-15 之江实验室 一种频率调制的脑机接口芯片输入阻抗增强方法及系统
CN116015285B (zh) * 2022-12-31 2024-03-12 成都电科星拓科技有限公司 一种基于步进ldo校正tdc延迟步进的方法及装置
CN116360234A (zh) * 2023-02-15 2023-06-30 天王电子（深圳）有限公司 校时电路、控制方法及校时设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233691A (zh) * 2005-08-03 2008-07-30 高通股份有限公司 时间模数转换器用轨对轨延迟线
US7688242B2 (en) * 2007-03-26 2010-03-30 Semiconductor Technology Academic Research Center Analog-to-digital (AD) converter and analog-to-digital conversion method
CN101753142A (zh) * 2008-12-01 2010-06-23 三星电子株式会社 时间数字转换器及全数字锁相环

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5727038A (en) 1996-09-06 1998-03-10 Motorola, Inc. Phase locked loop using digital loop filter and digitally controlled oscillator
US6850051B2 (en) 2001-03-26 2005-02-01 Mcgill University Timing measurement device using a component-invariant vernier delay line
EP1458101B1 (en) 2003-03-14 2005-11-30 STMicroelectronics S.r.l. A fractional-type phase-locked loop circuit
EP1657821B1 (en) 2003-11-28 2007-05-23 Fujitsu Limited Sd modulator of pll circuit
KR100920831B1 (ko) 2007-08-10 2009-10-08 주식회사 하이닉스반도체 위상 검출 회로
TWI340552B (en) 2007-12-11 2011-04-11 Univ Nat Taiwan All digital phase-locked loop with widely locked frequency
US8854094B2 (en) 2008-03-21 2014-10-07 Broadcom Corporation Phase locked loop
JP2009296375A (ja) 2008-06-05 2009-12-17 Toshiba Corp デジタル制御発振器及びこれを用いた位相同期回路
US7750701B2 (en) 2008-07-15 2010-07-06 International Business Machines Corporation Phase-locked loop circuits and methods implementing multiplexer circuit for fine tuning control of digitally controlled oscillators
US8031008B2 (en) * 2009-04-21 2011-10-04 Mediatek Inc. PLL with loop bandwidth calibration circuit
TWI347085B (en) * 2009-10-09 2011-08-11 Ind Tech Res Inst Pipeline time-to-digital converter

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233691A (zh) * 2005-08-03 2008-07-30 高通股份有限公司 时间模数转换器用轨对轨延迟线
US7688242B2 (en) * 2007-03-26 2010-03-30 Semiconductor Technology Academic Research Center Analog-to-digital (AD) converter and analog-to-digital conversion method
CN101753142A (zh) * 2008-12-01 2010-06-23 三星电子株式会社 时间数字转换器及全数字锁相环

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104935345A (zh) * 2014-03-18 2015-09-23 台湾积体电路制造股份有限公司 时间数字转换器系统和方法
CN104935345B (zh) * 2014-03-18 2018-08-07 台湾积体电路制造股份有限公司 时间数字转换器系统和方法
CN106896709A (zh) * 2015-11-25 2017-06-27 英特尔Ip公司 高频时间交织数字时间转换器dtc
CN106896709B (zh) * 2015-11-25 2019-12-20 英特尔Ip公司 高频时间交织数字时间转换器dtc
CN110132327A (zh) * 2019-06-05 2019-08-16 知恒科技(天津)有限公司 一种光电编码器
CN110132327B (zh) * 2019-06-05 2021-09-17 知恒科技(天津)有限公司 一种光电编码器

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