CN109787588B - 一种ddr时钟路径及其低功耗的占空比校正电路 - Google Patents

一种ddr时钟路径及其低功耗的占空比校正电路 Download PDF

Info

Publication number
CN109787588B
CN109787588B CN201811647665.6A CN201811647665A CN109787588B CN 109787588 B CN109787588 B CN 109787588B CN 201811647665 A CN201811647665 A CN 201811647665A CN 109787588 B CN109787588 B CN 109787588B
Authority
CN
China
Prior art keywords
circuit
clock
output
duty ratio
low power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811647665.6A
Other languages
English (en)
Other versions
CN109787588A (zh
Inventor
郭晓锋
刘成
薛小飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Unilc Semiconductors Co Ltd
Original Assignee
Xian Unilc Semiconductors Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Unilc Semiconductors Co Ltd filed Critical Xian Unilc Semiconductors Co Ltd
Priority to CN201811647665.6A priority Critical patent/CN109787588B/zh
Publication of CN109787588A publication Critical patent/CN109787588A/zh
Application granted granted Critical
Publication of CN109787588B publication Critical patent/CN109787588B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dram (AREA)

Abstract

本发明一种DDR时钟路径及其低功耗的占空比校正电路，电路包括依次连接在时钟输入端和时钟输出端之间的耦合电路、反相传输电路和输出电路，输入端和输出端分别连接时钟输入端和时钟输出端的直通电路，以及连接在反相传输电路输出端和输入端之间的反馈电路；时钟路径包括依次连接的RCV电路、低功耗的占空比校正电路、DLL电路和DCC电路。电路能够在满足占空比要求的情况下，通过直通电路进行直接输出，在不满足要求的情况下再通过反向传输电路进行占空比调节，极大的提高了传输效率，降低了器件功耗，还减小了器件的面积；链路短，处理快，设置到DDR时钟路径中，能有效解决DRAM时钟系统中时钟在时钟路径上丢失的问题。

Description

一种DDR时钟路径及其低功耗的占空比校正电路
技术领域
本发明涉及DRAM的空比校正电路，具体为一种DDR时钟路径及其低功耗的占空比校正电路。
背景技术
传统占空比矫正电路，主要由DCC延迟链1、DCC延迟链2、鉴相器、控制器和时钟合成器等组成，如图1所示。时钟000经过DCC延迟链1和DCC延迟链2后得到时钟360，时钟000和时钟360在鉴相器中进行相位比较，控制器根据鉴相器的输出来增加或减少DCC延迟链的长度，直到时钟000和时钟360的相位对齐。当时钟000和时钟360的相位对齐后，时钟180和时钟000的延迟时间刚好为半个时钟周期。时钟000和时钟180在时钟合成器中组合得到输出时钟，如图2所示。其由于涉及两个延迟链，以及相关配合电路，在实现占空比调整时，功耗高，面积大，电路复杂；同时其在DDR时钟路径上使用在容易造成时钟信号的丢失。
发明内容
针对现有技术中存在的问题，本发明提供一种DDR时钟路径及其低功耗的占空比校正电路，结构简单，设计合理，功耗低，面积小，电路简单可靠。
本发明是通过以下技术方案来实现：
一种低功耗的占空比校正电路，包括依次连接在时钟输入端和时钟输出端之间的耦合电路、反相传输电路和输出电路，输入端和输出端分别连接时钟输入端和时钟输出端的直通电路，以及连接在反相传输电路输出端和输入端之间的反馈电路。
优选的，所述的耦合电路包括依次连接的电阻R1和电容C3，以及一端设置在电阻R1和电容C3之间的电容C1，电容C1的另一端接地。
优选的，反相传输电路包括依次连接的奇数个反相器。
优选的，所述的输出电路包括一个反相器。
优选的，所述的直通电路包括依次连接三态反相器组和反相器组，三态反相器组内的三态反相器为偶数个，反相器组内的反相器为偶数个；三态反相器的使能端连接使能信号，反使能端连接反相使能信号。
优选的，输出电路的输出和直通电路的输出经连接的数据选择器选择后输出连接时钟输出端，数据选择器的控制端连接使能信号。
进一步，所述的反馈电路包括依次连接在反相传输电路输出端和输入端之间的传输门和共模反馈电路，共模反馈电路的输出端连接MOSE管M1的源极，MOSE管M1的漏极接地；使能信号经使能反相器分别连接MOSE管M1的栅极和传输门的控制输入端；传输门的控制输出端连接数据选择器的控制端。
进一步，共模反馈电路包括连接在传输门和MOSE管M1源极之间的电阻R2，以及一端连接在电阻R2和MOSE管M1源极之间，另一端接地的电容C3。
一种DDR时钟路径，包括依次连接的RCV电路、上述任意一项所述的低功耗的占空比校正电路、DLL电路和DCC电路。
进一步，低功耗的占空比校正电路的输入端连接时钟信号CLKRCV，输出端输出占空比50％的时钟信号CLKLP。
与现有技术相比，本发明具有以下有益的技术效果：
本发明低功耗的占空比校正电路中的器件简单，通过反馈电路的控制能够在满足占空比要求的情况下，不重复进行占空比的调节，而通过直通电路进行直接输出，在不满足要求的情况下再通过反向传输电路进行占空比调节，极大的提高了传输效率，降低了器件功耗，同时还减小了器件的面积；并且由于链路短，处理快，因此设置到DDR时钟路径中，能有效解决DRAM时钟系统中时钟在时钟路径上丢失的问题。
附图说明
图1是现有技术中时钟占空比校正电路的结构框图。
图2是现有技术中时钟合成电路的时钟合成图。
图3是本发明实例中所述占空比校正电路的结构框图。
图4是本发明实例中所述占空比校正电路的电路图。
图5是现有技术中DRAM的时钟系统路径示意图。
图6是本发明实例中所述DRAM的时钟系统路径示意图。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
本发明一种低功耗的占空比校正电路，主要由耦合电路、反相传输电路、反馈电路、输出电路及直通电路组成，如图3所示。
具体的，如图4所示，反相器INV1、反相器INV2、反相器INV3、电阻R2、电容C3组成反馈环路。其中反相器INV1、反相器INV2、反相器INV3整形时钟，电阻R2、电容C3共模反馈，建立N2的直流工作点。
电阻R1、电容C1和电容C2组成前馈通路，通过电容C2的耦合，在N2点建立交流振荡。
en＝1时，传输门FER1导通，MOSE管M1关闭；环路正常工作；三态反相器TR1和三态反相器TR2关闭；数据选择器MUX1选择N5节点信号输出；
en＝0时，传输门FER1关闭，MOSE管M1导通；环路不正常工作；三态反相器TR1和三态反相器TR2导通；数据选择器MUX1选择N6节点信号输出；环路正常工作时，如果N4点时钟的占空比不为50％，假设小于50％，则经过共模反馈CMFB以后，N2点的直流工作点降低，N1时钟经过电容C2耦合，N2点的信号整体幅值降低，反相器INV1的下降沿翻转延迟，上升沿翻转提前，故N6点时钟占空比增大，从而增大N4点的时钟占空比。
DDR传统时钟路径，时钟由芯片的引脚输入到RCV电路，经过DLL和DCC后产生占空比为50％的时钟信号，如图5所示。当输入时钟的占空比太大或太小，或者RCV电路有较大的占空比失真的问题，CLKRCV有可能在DCC电路或DCC电路中丢失。
本发明所述的DDR时钟路径，能够解决上面时钟容易丢失的现象，在时钟路径的RCV电路后插入本发明所述的低功耗占空比矫正电路，经过低功耗DCC电路后，不论时钟信号CLKRCV的占空比是多少，时钟信号CLKLP的占空比都是几乎为50％，从而可以防止时钟在DLL电路或DCC电路中丢失，如图6所示。

Claims (7)

1.一种低功耗的占空比校正电路，其特征在于，包括依次连接在时钟输入端和时钟输出端之间的耦合电路、反相传输电路和输出电路，输入端和输出端分别连接时钟输入端和时钟输出端的直通电路，以及连接在反相传输电路输出端和输入端之间的反馈电路；
所述的直通电路包括依次连接三态反相器组和反相器组，三态反相器组内的三态反相器为偶数个，反相器组内的反相器为偶数个；三态反相器的使能端连接使能信号，反使能端连接反相使能信号；
输出电路的输出和直通电路的输出经连接的数据选择器选择后输出连接时钟输出端，数据选择器的控制端连接使能信号；
所述的反馈电路包括依次连接在反相传输电路输出端和输入端之间的传输门和共模反馈电路，共模反馈电路的输出端连接MOSE管M1的源极，MOSE管M1的漏极接地；使能信号经使能反相器分别连接MOSE管M1的栅极和传输门的控制输入端；传输门的控制输出端连接数据选择器的控制端。
2.根据权利要求1所述的一种低功耗的占空比校正电路，其特征在于，所述的耦合电路包括依次连接的电阻R1和电容C3，以及一端设置在电阻R1和电容C3之间的电容C1，电容C1的另一端接地。
3.根据权利要求1所述的一种低功耗的占空比校正电路，其特征在于，反相传输电路包括依次连接的奇数个反相器。
4.根据权利要求1所述的一种低功耗的占空比校正电路，其特征在于，所述的输出电路包括一个反相器。
5.根据权利要求1所述的一种低功耗的占空比校正电路，其特征在于，共模反馈电路包括连接在传输门和MOSE管M1源极之间的电阻R2，以及一端连接在电阻R2和MOSE管M1源极之间，另一端接地的电容C3。
6.一种DDR时钟路径，其特征在于，包括依次连接的RCV电路、权利要求1-5任意一项所述的低功耗的占空比校正电路、DLL电路和DCC电路。
7.根据权利要求6所述的一种DDR时钟路径，其特征在于，低功耗的占空比校正电路的输入端连接时钟信号CLKRCV，输出端输出占空比50％的时钟信号CLKLP。
CN201811647665.6A 2018-12-29 2018-12-29 一种ddr时钟路径及其低功耗的占空比校正电路 Active CN109787588B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811647665.6A CN109787588B (zh) 2018-12-29 2018-12-29 一种ddr时钟路径及其低功耗的占空比校正电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811647665.6A CN109787588B (zh) 2018-12-29 2018-12-29 一种ddr时钟路径及其低功耗的占空比校正电路

Publications (2)

Publication Number Publication Date
CN109787588A CN109787588A (zh) 2019-05-21
CN109787588B true CN109787588B (zh) 2023-03-14

Family

ID=66499713

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811647665.6A Active CN109787588B (zh) 2018-12-29 2018-12-29 一种ddr时钟路径及其低功耗的占空比校正电路

Country Status (1)

Country Link
CN (1) CN109787588B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102754161A (zh) * 2010-01-19 2012-10-24 阿尔特拉公司 用于集成电路中的存储器接口的占空比校正电路
CN103546151A (zh) * 2013-10-30 2014-01-29 西安华芯半导体有限公司 一种高速延迟锁相环
US8736329B1 (en) * 2013-02-06 2014-05-27 Qualcomm Incorporated Systems and methods for providing duty cycle correction
CN104270122A (zh) * 2014-09-16 2015-01-07 中国科学院微电子研究所 一种占空比校正电路
CN105577173A (zh) * 2016-02-26 2016-05-11 西安紫光国芯半导体有限公司 一种检测最终时钟输出的延迟锁相环和占空比矫正电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424180B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
KR100701423B1 (ko) * 2005-09-29 2007-03-30 주식회사 하이닉스반도체 듀티 보정 장치
KR101068572B1 (ko) * 2010-07-06 2011-10-04 주식회사 하이닉스반도체 듀티 보정 회로
US8193963B2 (en) * 2010-09-02 2012-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for time to digital conversion with calibration and correction loops
US8933738B2 (en) * 2012-03-05 2015-01-13 Mediatek Singapore Pte. Ltd. Signal duty cycle detector and calibration system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102754161A (zh) * 2010-01-19 2012-10-24 阿尔特拉公司 用于集成电路中的存储器接口的占空比校正电路
US8736329B1 (en) * 2013-02-06 2014-05-27 Qualcomm Incorporated Systems and methods for providing duty cycle correction
CN103546151A (zh) * 2013-10-30 2014-01-29 西安华芯半导体有限公司 一种高速延迟锁相环
CN104270122A (zh) * 2014-09-16 2015-01-07 中国科学院微电子研究所 一种占空比校正电路
CN105577173A (zh) * 2016-02-26 2016-05-11 西安紫光国芯半导体有限公司 一种检测最终时钟输出的延迟锁相环和占空比矫正电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
用于高速传感器的宽频差分50%占空比校正器;陈祥雨;《传感技术学报》;20171231(第12期);全文 *

Also Published As

Publication number Publication date
CN109787588A (zh) 2019-05-21

Similar Documents

Publication Publication Date Title
US6750688B2 (en) Semiconductor integrated circuit device and delay-locked loop device
CN108832915B (zh) 一种占空比校准电路
US7839192B1 (en) Duty cycle correction methods and circuits
US6828837B2 (en) Low power flip-flop circuit
WO2022100149A1 (zh) 脉冲信号产生电路和产生方法、存储器
CN111726108A (zh) 一种延迟电路、时钟控制电路以及控制方法
CN109787588B (zh) 一种ddr时钟路径及其低功耗的占空比校正电路
KR100336750B1 (ko) 양방향 지연을 이용한 디엘엘 회로
CN111010148B (zh) 一种高频dram的上升沿触发脉冲生成器及方法
US11073862B2 (en) Synchronization circuit and cascaded synchronization circuit for converting asynchronous signal into synchronous signal
US7385430B2 (en) Data output clock generating circuit and method of generating data output clock of semiconductor memory apparatus
JP4902903B2 (ja) 高速の半導体メモリ装置のデータ入力バッファリング方法及び装置
WO2023178989A1 (zh) 用于输入缓冲器的偏移消除校准电路的自对准控制电路
JP4580047B2 (ja) クロック同期メモリ
CN105577173B (zh) 一种检测最终时钟输出的延迟锁相环和占空比矫正电路
US10665274B2 (en) Semiconductor device and memory system for combining reversed-phase data
US11671106B2 (en) Pulse signal generation circuit and method, and memory
JP2008109608A (ja) フリップフロップ回路
US20120306556A1 (en) Double edge triggered flip flop
CN109830252B (zh) 实现时钟周期的数字电路及实现四分之一时钟周期的方法
CN100379151C (zh) 用于修正时钟信号的方法及时钟信号输入/输出装置
CN109547005B (zh) 转换电路
CN104734699A (zh) 具有启动电路的延迟单元及自适应启动的环形振荡器
JPH0832413A (ja) 同期式ラッチ回路
WO2023206658A1 (zh) 信号产生器和存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant